KR920010674B1 - 반도체 장치와 그의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치와 그의 제조방법
제1도 내지 제8도는 종래 기술에 따른 다양한 제조단계의 E/D 구성 반도체 장치의 단면도.
제9도 및 제10도는 고안된 기술에 따라 제조된 E/D 구성 반도체 장치의 단면도.
제11도는 다른 게이트 구조를 갖는 E/D 구성 반도체 장치의 단면도.
제12도 내지 제22도는 본 발명의 방법에 따른 다양한 제조단계의 E/D 구성 반도체 장치의 단면도.
본 발명은 2차원 전자가스(2DEG)를 사용하므로써 고속으로 동작하는 증가 모드(E-모드) 전계효과 트랜지스터(FET)와 공핍 모드(D-모드) 전계효과 트랜지스터로 이루어진 반도체 장치에 관한 것이고, 반도체 장치의 제조방법에 관한 것이다.
언급한 FET들의 각각은 헤테로접합을 가지며, 잘 알고 있는 바와 같이 고전자 이동 트랜지스터(HEMT)이다.
일반적으로, 상기 FET들은 반절연 갈리움 아세나이드(GaAs)기판, 기판위에 연속적으로 형성된 도핑되지 않은 GaAs 채널층, n형 알루미늄-갈리움-아세나이드(AlGaAs) 전자공급층, n형 GaAs캡(cap)층으로 이루어져 있다. FET의 한계전압은 Vth는 도핑되지 않은 GaAs 채널층과 게이트 전극의 접촉부 사이의 n형 AlGaAs 전자공급층을 포함하는 반도체층의 두께에 따라 좌우된다. 이 두께는 에칭처리에 의해 반도체층의 형성된 게이트 전극부의 깊이에 의해 조절된다.
더욱이, 집적회로 장치는 기본 인버터 회로로서 널리 사용되는 HEMT들, DCFL(direct coupled FET logic)로 이루어졌다. 인버터 회로는 로드측에서 D-모드 HEMT와 드라이브측에서 E-모드 HEMT로 구성된 증가/공핍(E/D) 구성을 가지며, 인버터 회로에 대한 E/D 구성 반도체 장치에서, 그것은 동일한 반도체 기판에 하나의 한계전압을 갖는 E-모드 HEMT와 다른 하나의 한계전압을 갖는 D-모드 HEMT를 형성하기에 필요하다.
컴퓨터 시스템 속도의 증가에 대한 흐름요구는 초고속 동작을 갖는 화합 반도체 집적회로 장치의 발전을 가져왔다.
상기 요구를 응하기 위해서는 고속 동작을 향상시킬 뿐만 아니라 이들 장치의 신빙성을 증가시키는 것이 필요하다. 그러므로 집적회로 장치를 구성하는 HEMT들에서, HEMT의 게이트 길이는 고속 동작을 향상시킬 수 있도록 짧게 하였다. 더욱이, 다음의 성질들을 제공하는 것이 필요하다.
(a) 낮은 소오스 저항 Rs
(b) 작은 기생용량 Cp
(c) 높은 게이트 항복전압을 포함하는 뛰어난 게이트 특성.
더욱이, 동일한 반도체 기판에 상기 성질들을 갖는 E-모드와 D-모드를 동시에, 쉽게 형성하는 것이 필요하다. E-모드와 E-모드 HEMT들이 고안된, 예를들면, 미국 특허 번호 4,615,102의 동일한 기판에 동시에 형성된 E/D 구성 반도체 장치의 제조방법. 미국 특허에 따라, 반도체 장치는 다음의 방법(제1도 내지 제8도 참조)으로 제조된다.
제1도에 도시한 바와 같이, 반절연 GaAs 기판 1위에 도핑하지 않은 GaAs 채널층(첫번째 반도체층), 2n형 AlGaAs 전자 공급층(GaAs층 2의 그것보다 작은 전자 친화력을 갖는 두번째 반도체층) 3, D-모드 HEMT에 대한 n형 GaAs 한계전압 조절층(세번째 반도체층) 4, n형 AlGaAs 첫번째 에칭-정지층(네번째 반도체층) 5, n형 GaAs 오믹-접촉층(다섯번째 반도체층) 6, n형 AlGaAs 두번째 에칭-정지층(여섯번째 반도체층), n형 GaAs 오믹-접촉층(일곱번째 반도체층) 8은 분자비임 에픽택시(MBE)법 또는 금속 유기 화학 증기 침식(MOCVD) 법에 의해 순차적으로 형성(즉, 에피택셜 성장)된다.
제2도에 도시한 바와 같이, E-모드 HEMT와 D-모드 HEMT를 서로 분리시키기 위하여, 반도체층 8 내지 2 및 반도체 기판 1은 적합한 부식액, 예를들면, 하이드로플루오릭을 사용하여 습식 에칭법에 의해 선택적으로 에칭하고, 홈 9를 형성하기 위하여, E-모드 트랜지스터 영역 “E”를 분리시키고, D-모드 트랜지스터 영역 “D”를 분리시킨다. 이 홈 9는 기판 1에 확장된다. 에칭처리 대신에 이온주입처리가 사용될 수 있다. 이 경우에 산소이온들 또는 프로톤들은 분리영역을 형성하기 위하여 홈 9에 해당하는 부분에 도핑하였다.
제3도에 도시한 바와 같이, E-모드 트랜지스터의 게이트 영역에 대응하는 n형 AlGaAs층 7과 n형 GaAs층 8의 일부는 적합한 에칭법(즉, E영역에 요(凹)부 10을 형성하기 위하여 HF용액을 사용한 습식 에칭법)에 의해 선택적으로 에칭된다. n형 GaAs층 6의 일부는 요부 10에 노출되고, 동시에 에칭될 것이다.
제4도에 도시한 바와 같이, 절연층 11, 예를들면 이산화 실리콘(SiO2)는 화학 증기침식(CVD)법에 의해 노출된 표면의 전체위에 형성된다. 절연(SiO2)층 11은 오프닝(opening)을 갖는 레지스트층(도시하지 않았음)과 코팅되고, 그런다음 거기에 접촉 오프닝을 형성하기 위하여, HF 용액을 사용하는 습식에칭법에 의해 선택적으로 에칭된다. 레지스트층에 있어서, AuGe/Au, AuGe/Ni/Au, AuGe/Ni의 금속막 및 그와 같은 것은 증기 침식법에 의한 오프닝의 일곱번째 n형 GaAs층 8의 노출부와 레지스트층에 형성된다. 레지스트층은 적합한 용매에 의해 제거되고, 그것에 의해서 레지스트층의 금속막의 일부는 또한 제거된다. 리프트-오프(lift off) 처리 결과와 같이, 전극부 12, 13, 14 및 15는 일곱번째 n형 GaAs층 8위에 남고, 합금에 대한 열처리는 E-모드 및 D-모드 HEMT들의 소오스 및 드레인 전극의 오믹 접촉전극 12 내지 15를 형성하기 위하여 실행된다.
제5도에 도시한 바와 같이, 레지스트층(마스킹층) 16은 E-모드와 D-모드 트랜지스터의 게이트 전극의 홈의 형성에 대한 오프닝 17D 및 17E를 형성하기 위하여 코팅하고, 노출하고, 성장시킨다. 마스크로서 레지스트층 16을 사용함으로써, SiO2층 11은 HF용액을 사용하는 습식 에칭법에 의해 오프닝 17D 및 17E를 통하여 에칭되므로, 오프닝 18D 및 18E를 SiO2층 11에 형성된다. CCl2F2로 이루어진 부식액 가스를 사용하는 반응 이온 에칭(RIE) 처리의 경우에 선택적 건식에칭처리는 오프닝 19D와 19E를 각각 형성하기 위하여 D영역의 일곱번째 n형 GaAs층 8 및 오프닝 17E를 통하여 E 영역에 다섯번째 n형 GaAs층 6을 비등방성 에칭을 하기 위하여 실행된다. E 영역의 네번째 n형 AlGaAs층 5와 여섯번째 n형 AlGaAs층은 7은 에칭정지층으로서 제공된다.
언급한 CCl2F2가스를 사용하는 RIE법은 AlGaAs 보다 약 200배 빠르게 GaAs를 에칭할 수 있다. 에칭은 n형 AlGaAs층 5와 7의 표면에서 자동적으로 정지한다.
제6도에 도시한 바와 같이, 오프닝 17E 내지 19E와 17D 내지 19D의 AlGaAs층 5와 7의 노출부는 E영역에 세번째 n형 GaAs층 4와 D영역의 다섯번째 n형 GaAs층 6을 노출시키기 위하여 HF용액을 사용하는 습식 에칭법에 의해 에칭된다. 이 에칭처리가 AlGaAs층을 제거할 목적으로 실행되고, AlGaAs층 5와 7의 두께가 얇기 때문에, 세번째와 다섯번째 GaAs층 4와 6의 완전한 제거없이 AlGaAs층 5와 7의 에칭을 제어하는 것이 용이하다. 에칭의 결과로, 오프닝 20D와 20E는 GaAs층 4 및 6과 AlGaAs층 5와 7에 형성된다. 그것은 건식에칭법에 의한 에칭처리를 실행하는 것이 가능하다.
제7도에 도시한 바와같이, CCl2F2가스를 사용하는 선택적인 건식에칭(이 경우, RIE) 처리는 오프닝 17D를 통과한 D영역의 다섯번째 GaAs층 6과 오프닝 17E를 통과한 E 영역에 세번째 GaAs층 4를 에칭시키기 위하여 실행되므로, 오프닝 21D와 21E는 각각 형성된다. D영역의 네번째 n형 AlGaAs층 5와 E 영역의 두번째 n형 AlGaAs층 3은 에칭정지층으로서 제공된다. 언급한 에칭처리의 결과와 같이, 오프닝 18E 내지 21E 및 18D 내지 21D로 이루어진 홈들 22E 및 22D 각각이 완성되었다.
제8도에 도시한 바와 같이, 쇼트키 장벽에 대한 금속층, 예를들면, 알루미늄(Al)은 홈들 22E 및 22D와 나머지 레지스트층 16에서 증기침식법에 의해 형성된다. 레지스트층 16은 적합한 용매에 의해 제거되고, 그것에 의해 레지스트층 16의 금속막의 일부가 또한 제거된다. 결과와 같이, 금속부, 즉, E-모드 및 D-모드 HEMT들의 게이트 전극 23 및 24가 각각 형성된다. 그러므로, E-모드 및 D-모드 HEMT들로 이루어진 반도체 장치가 얻어진다.
종래의 언급한 제조방법에 따라, 절연층 11의 오프닝 18D 및 18E를 통과한 게이트 전극 형성과 에칭처리는 자기 정합 체계로 실행된다. 그것은 정확하게 제어된 한계전압 Vth를 갖고, D-모드 및 E-모드 HEMT들로 이루어진 반도체 장치를 쉽게 제조하는 것이 가능하다.
제8도에 도시한 E-모드 및 D-모드 HEMT들로 이루어진 DCFL 회로의 동작속도를 증가시키기 위하여 드라이브측 트랜지스터, 즉, E-모드 HEMT를 인에이블시키고, 고속으로 동작시키는 것이 필요하다. 이 마지막 수단으로, E-모드 HEMT의 게이트 길이는 1㎛ 이하, 즉, 1마이크론 이하와 거의 비슷하게 짧아진다. 그러나, 이 경우에 낮은 소오스 저항 Rs와 기생용량 Cp는 심각한 문제가 된다.
제8도에 도시한 반도체 장치에서 n형 GaAs 오믹-접촉층 6의 두께 조절은 이들 문제를 해결하기 위해 사용될 것이다. n형 GaAs층 4가 한계전압 Vth를 조절하기 위해 제공되기 때문에, 그것의 두께는 집적회로 반도체 장치의 회로 실행 조건에 따라 결정되고, 쉽게 차아질될 수 없다. 더욱이, n형 AlGaAs 에칭정지층 5 및 7은 얇은 상태에서 충분히 형성된다. 따라서 이들층은 그 문제를 풀기 위한 파라미터에 포함될 수 없다.
E-모드 트랜지스터의 소오스 저항 Rs를 작게하기 위하여 n형 GaAs층 6의 두께는 증가할 수 있으나, 제8도의 장치와 같이, 증가한 층 두께는 층 6과 게이트 전극 23 및 24 사이의 접촉영역의 증가를 포함한다. 그 결과 기생용량 Cp는 증가하고, 전극 23, 24와 층 6 사이의 누설전류는 또한 증가한다. 그것에 의해서 E-모드 및 D-모드 트랜지스터의 게이트 항복전압이 낮아진다. 한편, 게이트 항복전압을 증가시키고 트랜지스터의 기생용량 Cp를 줄이기 위하여, n형 GaAs층 6을 얇게 만든다. 그러나, 얇은 층 6은 소오스 저항 Rs의 증가와 트랜지스터의 트랜스코덕턴스 gm의 감소를 가져온다. E/D 구성 반도체 장치에 대한 향상된 게이트 구조가 고안되어 왔고, 언급한 모순이 제거된다. 이 향상된 게이트 구조는 제9도와 제10도의 참조로 다음의 방법으로 형성되고, 참조번호와 심볼들은 제1도 내지 제8도의 장치의 일부에 해당하는 동일부분을 나타내는 제1도 내지 제8도에 사용된다.
제9도는 종래의 제5도에 도시한 그것에 대응하는 제조단계를 도시하였다. 이 경우에, D-모드부의 n-GaAs층 8과 E-모드부의 n-GaAs층 6의 동시에 에칭단계는 제5도에 사용된 비등방성 방법 대신, 등방성 방법으로 실행된다. 따라서, 형성된 오프닝 19E와 19E는 횡방향으로 확장된다. 등방성 에칭은 GaAs 내지 AlGaAs의 높은 선택을 유지하는 CCl2F2에칭가스를 사용하는 RIE법으로 바이어스 전압과 가스압력을 제어함으로써 실행될 수 있다.
제10도는 제8도에 도시한 그것과 대응하는 제조단계를 도시하였다. 이 단계의 제조단계들은 제6도 내지 제8도에서 실행되는 것과 같다.
향상된 게이트 구조는 갖는 제조된 반도체 장치에서, 게이트 전극 23, 24는 제10도에 도시한 것과 같이 n형 GaAs층들 6, 8 각각과 접촉하지 않는다. 그러므로, 얻어진 반도체 장치는 제1도 내지 제8도와 관련하여 설명한 반도체 장치와 비교할 때, 그것에 의하여 게이트 한계전압을 향상시키기 위한 작은 기생용량 Cp와 적은양의 누설전류를 나타낸다. 더욱이, E-모드 영역의 게이트 전극 23이 n형 GaAs층 6과 접촉하지 않기 때문에, 소오스 저항 Rs를 감소시키기 위한 층 6의 두께의 증가는 E-모드 트랜지스터의 기생용량의 증가를 일으키지 않는다.
그럼에도 불구하고, n형 GaAs층의 6의 두께의 증가는 언급한 바와같이, D-모드 트랜지스터의 게이트 항복전압을 감소시키고 게이트 누설전류를 증가시키는 D-모드 영역에 게이트 전극 24와 층 6 사이의 접촉영역의 증가를 여전히 야기시킨다. 그러므로, D-모드 트랜지스터의 게이트 성질의 저하는 게이트 전극 24와 소오스 및 드레인 전극 14, 15 사이의 쇼트키 다이오드의 형성을 막고, 집적회로의 설계를 방해하고, 반도체 장치의 신빙성을 감소시킨다.
D-모드 트랜지스터의 언급한 문제를 해결하기 위하여, D-모드 영역의 n형 GaAs층 6과 E-모드 영역의 n형 GaAs층 4의 동일한 에칭은 비등방성 방법 대신에 등방성 방법에서 제7도에 도시한 오프닝 21E 및 21D를 형성하기 위하여 고려되어 왔다. 따라서 오프닝 21E 및 21D는 제11도에 도시한 바와 같이 횡방향으로 확장된다. 이 경우에, 게이트 전극 24는 n형 GaAs층 6과 접촉하지 않을때까지 형성하나, E-모드트랜지스터의 표면 공핍층은 E-모드 트랜지스터의 동작을 방해하도록 도핑되지 않은 GaAs 채널층 2까지 이른다. 그러므로, 게이트 전극에 대한 요부(홈)의 형성에 대한 마지막 에칭 단계는 총 4와 접촉하는 전극 23의 일부를 비등방성으로 초래되도록 실행되어야 한다.
언급한 설명에서 E-모드와 D-모드 트랜지스터들은 2차원 전자가스를 활용하는 HEMT들이나. 전자가스 대신 2차원 호올가스를 활용하는 트랜지스터를 사용하는 것이 가능하다. “2차원 캐리어 가스”는 2차원 전자가스와 2차원 호울가스를 포함한다.
본 발명의 목적은 2차원 캐리어 가스, 작은 소오스 저항 Rs, 작은 기생용량 Cp 및 높은 한계전압을 갖는 증가 모드 트랜지스터와 높은 항복전압을 또한 갖는 공핍 모드 트랜지스터를 활용하는 F/D 구성 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 언급한 향상된 E/D 구성 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 1㎛ 이하의 게이트 길이를 갖는 E-모드와 D-모드 트랜지스터로 이루어진 E/D 구성 반도체 장치를 제공하는 것이다.
본 발명의 상기 또는 다른 목적은 증가 또는 트랜지스터와 공핍 모드 트랜지스터로 이루어진 반도체 장치를 제공하고 2차원 캐리어 가스를 활용함으로써 성취되고, 반절연 반도체 기판; 2차원 캐리어 가스가 발생하는 채널층인 첫번째 반도체층; 캐리어 공급층으로 제공하기 위하여 첫번째 반도체층의 그것보다 작은 전자친화력을 갖는 두번째 반도체층; 소정의 부식액 위에 두번째 반도체층의 그것보다 큰 에칭비율을 가지며, 공핍 모드 트랜지스터에 대한 한계전압 조절층인 세번째 반도체층; 첫번째 에칭정지층인 네번째 반도체층; 소정의 부식액 위에 네번째 반도체층의 그것보다 큰 에칭비율을 갖고 오믹 접촉층인 다섯번째 반도체층; 두번째 에칭정지층인 여섯번째 반도체층; 소정의 부식액 위에 여섯번째 반도체층의 그것보다 큰 에칭 비율을 갖고 접촉 캡층인 일곱번째 반도체층, 기판에 에피택설 및 연속적으로 형성된 첫번째 내지 일곱번째 반도체 장치들; 두번째 반도체층으로 확장하는 첫번째 요부에 형성된 증가 모드 트랜지스터에 대한 첫번째 게이트 전극을 일곱번째 반도체층에 부분적으로 놓여져 있는 소오스 및 드레인 전극; 네번째 반도체층으로 확장하는 두번째 요부에 형성된 공핍 모드 트랜지스터에 대한 두번째 게이트 전극으로 이루어졌고, 반도체 장치가 소정의 부식액위에 다섯번째 반도체층의 그것보다 작은 에칭비율을 갖는 세번째 에칭정지층인 여덟번째 반도체층으로 더 이루어지고, 상부층과 상부층보다 얇은 하부층으로 분리되는 다섯번째 반도체층에 형성되고, 여기서 첫번째 게이트 전극이 일곱번째와 여덟번째 반도체층을 통하여 네번째 반도체층과 접촉하지 않고 두번째 게이트전극이 여섯번째 및 일곱번째 반도체층들과 상부층인 여덟번째 반도체층과 접촉하지 않는 특징을 지닌다.
본 발명의 목적은 증가 모드 트랜지스터와 공핍 모드 트랜지스터로 이루어진 반도체 장치의 제조방법을 제공하고, 2차원 캐리어 가스를 활용함으로써 또한 성취될 수 있고, 2차원 캐리어 가스가 발생하는 채널층인 첫번째 반도체층, 캐리어 공급층인 두번째 반도체층, 공핍 모드 트랜지스터에 대한 한계전압 조절층인 세번째 반도체층, 첫번째 에칭정지층인 네번째 반도체층, 오믹 접촉층인 다섯번째, 반도체층, 두번째 에칭정지층인 여섯번째 반도체층, 접촉 캡층인 일곱번째 반도체층을 반절연 반도체 기판에 에픽택셜 및 연속적으로 형성하고; 증가 모드 트랜지스터의 첫번째 게이트 전극에 대응하는 영역에 일곱번째 및 여섯번째 반도체층을 연속적으로 에칭하고; 첫번째 게이트 전극에 대한 여섯번째 요부를 형성하기 위하여, 세번째, 네번째 및 다섯번째 반도체층을 연속적으로 에칭하고, 공핍 모드 트랜지스터의 두번째 게이트 전극에 대한 두번째 요부를 형성하기 위하여 다섯번째, 여섯번째 및 일곱번째 반도체층을 선택적으로 에칭하고; 첫번째와 두번째 요부 각각에 첫번째와 두번째 게이트전극을 동시에 형성하고; 다섯번째 반도체층을 형성하는 단계 세번째 에칭정지층인 여덟번째 반도체층, 하부층, 네번째 반도체층위의 하부층보다 두꺼운 상부층을 에피택셜 및 연속적으로 형성하는 단계로 대치되고, 여기서, 첫번째 요부에 대한 에칭단계에서, 상부층과 하부층은 등방성으로 에칭하고, 두번째 요부에 대한 에칭단계에서, 일곱번째 반도체층과 상부층은 비등방성으로 에칭된다.
본 발명에 따라, 갭(간격)은 E-모드 트랜지스터의 게이트 전극과 다섯번째 반도체층의 상. 하부층 사이에 형성되고, 여기서 기생용량 Cp는 감소되고 게이트 한계전압은 증가한다. 더욱이, 상부층은 E-모드 트랜지스터의 소오스 저항 Rs를 감소시키기에 충분한 두께로 형성된다. 다른 갭(간격)이 D-모드 트랜지스턴의 게이트 전극과 다섯번째 반도체층의 상부층 사이에 형성되므로, 요구되는 작은 두께를 갖는 하부층의 형성이 D-모드 트랜지스터의 게이트 한계전압을 증가시킨다. 즉, E-모드 트랜지스터의 소오스 저항 Rs의 감소와 게이트 한계전압의 증가는 두꺼운 상부층과 얇은 하부층에 다섯번째 반도체층을 분할함으로써 동시에 얻어진다.
본 발명은 첨부된 도면에 의거한 바람직한 실시예로 부터 뚜렷해질 것이다.
제12도 내지 제22도에 관련하여, 본 발명의 바람직한 실시예에 따른 E/D 구성 반도체 장치의 제조방법을 지금 부터 설명한다.
제12도에 도시한 바와 같이, 반절연 기판 41위에 도핑되지 않은 GaAs 채널층(첫번째 반도체층) 42, n형 AlGaAs 전자공급층(두번째 반도체층) 43, D-모드 트랜지스터에 대한 n형 GaAs 한계전압 조절층(세번째 반도체) 44, n형 AlGaAs 첫번째 에칭정지층(네번째 반도체층) 45, n형 GaAs 하부층 46, n형 AlGaAs 세번째 에칭정지층(여덟번째 반도체층) 47, n형 GaAs 상부 정지층(여섯번째 반도체층) 49 및 n형 GaAs 접촉 캡층(일곱번째 반도체층) 50은 MBE 방법 및 MOCVD 방법등의 특유한 방법에 의해 순차적으로 형성(즉, 에틱택셜 성장)된다. 하부층 46, 상부층 48 및 여덟번째 반도체층 47은 n형 GaAs 오믹접촉층의 다섯번째 반도체층에 대응한다. 바람직하게는, 하부층 46의 두께는 상부층 48의 두께의 반보다 얇게, 특히 1/4이다. 얇은 하부층, D-모드 트랜지스터의 적은 게이트 누설전류 및 그 결과의 게이트 항복전압은 향상(증가)된다.
예를들면, 성장 반도체층들의 각각은 다음의 두께와 도너(donor)농도:
(a) 도핑되지 않은 GaAs층 42:
두께:50nm
(b) n형 AlGaAs층 43:
두께:30nm
도너 농도 : 2×1018cm-3
(c) n형 GaAs층 44:
두께:10nm
도너 농도:2×1018cm -3
(d) n형 AlGaAs층 45:
두께:5nm
도너 농도:2×1018cm -3
(e) n형 GaAs층 46:
두께:15nm
도너 농도:2×1018cm -3
(f) n형 AlGaAs층 47:
두께:5nm
도너 농도:2×1018cm -3
(g) n형 GaAs층 48:
두께:60nm
도너 농도:2×1018cm -3
(h) n형 AlGaAs층 49:
두께:5nm
도너 농도:2×1018cm -3
(i) n형 GaAs층 50:
두께:40nm
도너 농도:2×1018cm -3
제13도에 도시한 바와 같이, E-모드 FET와 D-모드 FET를 서로 분리시키기 위하여, 반도체층 50 내지 42와 반도체 기판 41은 적합한 부식액, 예를들면, 하이드로플루오릭산(HF)을 사용하는 습식에칭법에 의해 선택적으로 에칭된다. 홈 51을 형성하기 위하여, E-모드 FET 영역 “E”를 분리시키고, D-모드 FET 영역 “D”를 분리시킨다. 이 홈 51은 기판 41로 확장된다. 에칭처리를 하는 대신에 이온주입처리가 사용된다. 이 경우에 산소이온 또는 프로톤들은 분리영역을 형성하도록 홈 51에 대응하는 부분에 도핑된다.
제14도에 도시한 바와 같이, E-모드 FET 게이트 영역에 대응하는 n형 GaAs층 50과 n형 AlGaAs층 49의 일부는 E 영역의 요부 52를 형성하도록 적합한 에칭법(예를들면, HF 용액을 사용하는 습식에칭법)에 의해 에칭된다. 요부 52의 n형 GaAs 상부층 48의 일부는 노출되고, 동시에 에칭될 것이다.
언급한 에칭 단계 대신에, 요부 52는 n형 GaAs층 50을 선택적으로 에칭하기 위하여 건식 에칭법, 예를들면 CCl2F2로 이루어진 에칭가스를 사용하는 RIE법과, n형 AlGaAs(두번째 에칭정지)층 49를 에칭하기 위한 HF 용액을 사용하는 습식 에칭법에 의해 형성될 것이다.
제15도에 도시한 바와 같이, 절연층 53, 예를들면, 이산화실리콘(SiO2)는 화학증기 침식(CVD)법에 의해 노출된 표면의 전체 위에 형성된다. SiO2층 53은약 300nm의 두께를 갖는다. 절연(SiO2)층 53은 오프닝을 갖는 레지스트층(도시되지 않았음)과 코팅되고, 거기에 접촉 오프닝을 형성하기 위하여 HF 용액을 사용하는 습식 에칭법에 의해 선택적으로 에칭된다. 레지스트층에 있어서, AuGe/Au, AuGe/Ni/Au. AuGe/Ni의 금속막 또는 그의 같은 것은 증기침식법에 의한 오프닝의 일곱번째 n형 GaAs층 50의 노출부분과 레지스트층에 형성된다. 예를들면, AuGe/Au막은 약 30nm 두께의 AuGe층과 270nm 두께의 Au층으로 구성되어 있다. 레지스트층은 적합한 용매에 의헤 제거되고, 그것에 의해서 레지스트층 위에 금속막의 일부는 또한 제거된다. 리프트-오프 처리의 결과로, 전자금속부 60, 61, 62 및 63은 일곱번째 n형 GaAs층 50에 남는다. 합금에 대한 열처리(예를들면, 1분에 약 450℃로)는 E-모드와 D-모드 FET들의 소오스 및 드레인 전극의 오믹접촉 전극 60 내지 63을 형성하기 위해 실행된다.
제16도에 도시한 바와 같이, 레지스트층(마스킹층)는 64는 E-모드와 D-모드 FET들 각각의 게이트 전극에 대한 홈들의 형성을 위한 오프닝 54E와 54D를 형성하기 위하여 코팅하고, 노출시키고, 성장시킨다.
제17도에 도시한 바와 같이, 마스크로서의 레지스트층 64를 사용함으로써, SiO2층 53은 HF 용액을 사용하는 습식 에칭법에 의해 오프닝 54E와 54D를 통하여 에칭되므로, 오프닝 55E와 55D는 SiO2층 53에 형성된다. SiO2의 에칭은 CF4, CHF3, C2F6및 C3F8등의 에칭가스를 사용하는 RIE법에 의해 실행될 것이다.
CCl2F2로 이루어진 부식액 가스를 사용하는 반응이온 에칭(RIE)처리의 경우에, 오프닝 56E와 56D를 형성하기 위하여 선택적으로 건식 에칭처리는 오프닝 54D를 통과한 D 영역의 일곱번째 n형 GaAs층 50과 오프닝 54E를 통과한 E영역을 n형 GaAs 상부층을 등방성으로 에칭하기 위하여 30V의 바이어스 전압과 압력 20Pa로 실행된다. D영역의 여섯번째 n형 AlGaAs층 49와 E 영역의 여덟번째 n형 AlGaAs층 47은 에칭정지층으로서 제공된다.
만약 CCl2F2가스를 사용하는 RIE법이 압력 5Pa와 바이어스 전압 100V의 조건하에서 실행된다면, GaAs은 비등방성으로 에칭될 수 없다. 오프닝 56E와 56E의 실행은 에칭처리에 의해 실행될 수 있다.
제18도에 도시한 바와 같이, 오프닝 54E 내지 56E와 54D 내지 56D의 AlGaAs층 47과 49의 노출부분은 D 영역의 n형 GaAs 상부층 48과 E 영역의 n형 GaAs 하부층 46을 노출시키도록 HF 용액을 사용하는 습식 에칭법에 의해 에칭된다. 이 에칭처리가 AlGaAs층을 제거할 목적으로 실행되고, AlGaAs층 47과 49의 두께가 매우 얇기(5mm) 때문에, 하부와 상부 GaAs층 46 및 48의 완전히 제거하지 않고 AlGaAs층 47과 49의 에칭을 제거하는 것은 용이하다. 에칭의 결과로 오프닝 56E와 56D는 GaAs층 46과 48의 일부와 AlGaAs층 47과 49를 통하여 확장된다. 습식에칭법 대신에 Ar, He, H2및 BCl3등의 부식액 가스를 사용하는 건식 에칭법에 의한 에칭처리를 실행하는 것이 가능하다. 그것은 GaAs보다 약 30-40배 빠른 AlGaAs를 에칭할 수 있는 I2와 K1혼합물의 습식 에칭을 사용하는 것이 또한 가능하다.
제19도에 도시한 바와 같이, 마스크로서의 레지스트층 64를 사용하므로써 E영역의 n형 GaAs 하부층 46과 n형 GaAs 상부층 48의 노출부분은 압력 20Pa와 바이어스 전압 30V로 CCl2F2에칭가스를 사용하는 RIE법에 의해 등방성으로 에칭되고, 오프닝 56E와 56D는 더 확장되고, E 영역의 네번째 AlGaAs층 45와 D영역의 여덟번째 AlGaAs층 47은 에칭정지층으로 제공된다.
제20도에 도시한 바와 같이, AlGaAs(첫번째와 세번째 에칭정지)층 45와 47은 E 영역의 세번째 n형 GaAs층 44와 D 영역의 n형 GaAs 하부층 46을 노출시키도록 HF 용액을 사용하는 습식 에칭법에 의해 선택적으로 에칭되고, 오프닝 56E와 56D는 더 확장된다. 적합한 건식 에칭법은 습식 에칭법 대신 채택될 것이다.
제21도에 도시한 바와 같이, CCl2F1가스를 사용하는 선택적 건식에칭(이 경우, RIE) 처리는 오프닝 56E를 통과한 E 영역의 세번째 GaAs층 44와 오프닝 56D를 통과한 D영역의 n형 GaAs 하부층 46을 비등방성으로 에칭하기 위하여 압력 5Pa와 바이어스 전압 100V로 실행하였다. E 영역의 두번째 n형 AlGaAs층 43과 D영역의 네번째 n형 AlGaAs층 45는 에칭정지층으로 제공된다. 오프닝 56E와 56D는 요부가 바닥과 도핑되지 않은 GaAs 채널층 표면사이의 거리(반도체층 두께)를 제한하는 요부들(홈들) 57E과 57D를 완성하기 위해 확장되고, 여기서 거리는 E-모드와 D-모드 트랜지스터 각각의 소정의 한계전압을 얻는다.
만약 한계전압 Vth를 매분마다 제어하기에 필요하다면, 노출된 두번째와 네번째 AlGaAs층 43과 45는 적합한 에칭법에 의해 점차적으로 에칭된다. 비록 D영역의 네번째 AlGaAs층(첫번째 에칭정지층) 45가 세번째 GaAs(한계전압 조절층) 44를 노출시키기 위하여 제거되지만, 이것은 D-모드 트랜지스터의 동작의 문제를 일으키지 않는다.
제22도에 도시한 바와 같이, 예를들면, 알루미늄(Al)의 쇼트키 장벽에 대한 금속층은 요부들 57E와 57D와 나머지 레지스트층 64에서 증기침식법에 의해 형성된다. 금속층의 두께는 약 400nm이다. 레지스트층 64는 적합한 용매에 의해 제거되고, 그것에 의해서 레지스트층 64의 금속막의 일부는 또한 제거된다. 그 결과, 금속부분, 예를들면, E-모드와 D-모드 트랜지스터 각각의 게이트 전극 66과 67이 형성되고, E-모드와 D-모드 HEMT들로 이루어진 반도체 장치가 얻어졌다.
얻어진 E/D 구성 반도체 장치의 E-모드와 D-모드 트랜지스터의 각각은 정확하게 제어된 한계전압 Vth, 높은 게이트 항복전압 및 낮은 소오스 저항 Rs를 갖는다. E-모드 트랜지스터의 게이트 전극 66이 형성되므로 전극 66의 사이드는 종래의 E-모드 트랜지스터의 다섯번째 오믹접촉층에 대응하는 GaAs층 46 및 48과 접촉하지 않으나 한계전압 조절 GaAs층 45와 접촉하고, 동시에, D-모드 트랜지스터의 게이트 전극 67이 형성되므로 전극 67의 사이드는 상부층(GaAs층) 48과 접촉하지 않으나 층 48보다 얇은 하부층(GaAs층) 46과 접촉한다. 그러므로, E-모드와 D-모드 트랜지스터 각각의 게이트 길이가 1㎛ 이하로 짧을 때, 동작속도를 증가시키기 위하여, E-모드 트랜지스터의 소오스 저항 Rs는 기생용량의 증가없이 채널층 42에 표면 공핍층의 확장없이 GaAs층 46 및 48의 모든 두께를 증가시킴으로써 감소되고, 동시에 D-모드 트랜지스터의 게이트 누설전류는 게이트 항복전압을 증가시키기 위하여 감소된다. 즉, D-모드 트랜지스터의 게이트 항복전압은 E-모드 트랜지스터의 성질의 저하없이 향상될 수 없다. 더욱이, E-모드와 D-모드 트랜지스터들은 용이하고, 동시에 종래의 경우에 사용된 유사한 방법으로 동일기판에 자기 정합으로 형성된다.
본 발명은 언급한 실시예에 제한하지 않고 많은 변화는 본 발명의 영역의 벗어남이 없이 종래의 기술에 숙련된 사람들에 대해 가능함이 명백하다. 예를들면, 성장된 반도체층들 44 내지 50의 도체형은 n형 내지 p형으로 변할 수 있다. 이 경우에, 2차원 호올가스는 채널층 42에서 발생한다. 만약 두번째 층 43의 전자 친화력의 첫번째 층의 그것보다 작고, 전자공급층 43의 격자상수는 채널층 42의 그것과 같거나 유사하고, 게르마늄(Ge), InSb(indium-antimonide) 또는 InAs(indium-arsenide)는 채널층 42에 대해 사용될 것이고, AlGaAs, GaAs, CdTe(cadmium-telluried) 또는 GaSb(gallium-antimonide)는 전자공급층 43에 대해 사용될 것이다. GaAs와 AlGaAs의 결합에 추가된 InAs와 GaSb, InSb와 CdTe, Ge과 GaAs, Ge(첫번째 층)과 AlGaAs(두번째층)의 결합으로 사용되는 것이 가능하다. 층들 44, 46, 48 및 50은 Ge, InSb 또는 InAs로 만들어질 것이고, 에칭정지층들 45, 47 및 49는 AlGaAs, CdTe 또는 GaSb로 만들어질 것이다.
본 발명에 따른 반도체 장치에 대해 사용된 반도체 재료를 결합함에 따라 적합한 부식액을 채택하는 것이 가능하다.

Claims (16)

  1. 증가 모드 트랜지스터와 공핍 모드 트랜지스터로 이루어진 반도체 장치에 있어서, 2차원 캐리어 가스를 활용하고, 반절연 반도체 기판(41); 2차원 캐리어 가스가 발생하는 채널층인 첫번째 반도체층(42); 캐리어 공급층으로 제공되는 상기 첫번째 반도체층의 그것보다 작은 전자친화력을 갖는 두번째 반도체층(43); 공핍 모드 트랜지스터에 대한 한계전압 조절층이고, 소정의 부식액 위에 상기 두번째 반도체층(43)의 그것보다 큰 에칭비율을 갖는 세번째 반도체층(44); 첫번째 에칭정지층인 네번째 반도체층(45); 오믹접촉층이며, 상기 소정의 부식액 위의 상기 네번째 반도체층(45)의 그것보다 큰 에칭비율을 갖는 다섯번째 반도체층(46, 48); 두번째 에칭정지층인 여섯번째 반도체층(49); 접촉 캡층이며, 소정의 부식액 위에 상기 여섯번째 반도체층(49)의 그것보다 큰 에칭비율을 가지는 일곱번째 반도체층(50), 기판(41) 위에 에피택셜 및 연속적으로 형성되는 첫번째 내지 일곱번째 반도체층; 일곱번째 반도체층(50)에 부분적으로 놓여진 소오스와 드레인 전극(60-63); 두번째 반도체층(43)으로 확장된 첫번째 요부(57E)에 형성된 증가 모드 트랜지스터에 대한 첫번째 게이트 전극(66); 네번째 반도체층으로 확장된 두번째 요부(57D)에 형성된 공핍 모드 트랜지스터에 대한 두번째 게이트 전극(67)로 이루어지고, 상기 소정의 부식액 위에 상기 다섯번째 반도체층의 그것보다 작은 에칭 비율을 갖는 세번째 에칭정지층이며, 상부층(48)보다 얇은 하부층(46)과 상부층(48)에 상기 층을 분리하도록 다섯번째 반도체층에 형성된 여덟번째 반도체층(47)을 더 포함하고, 여기서 첫번째 게이트 전극(66)이 네번째 내지 일곱번째 반도체층들(45 내지 50)과 접촉하지 않고 두번째 게이트전극(67)이 여덟번째 반도체층(47), 상부층(48), 다섯번째와 일곱번째 반도체층들(49, 50)과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  2. 특허청구범위 제1항에 있어서, 상기 첫번째와 두번째 게이트 전극(66, 67)이 각각이 1㎛ 이하의 게이트 길이를 갖는 반도체 장치.
  3. 특허청구범위 제1항에 있어서, 하부층(46)의 두께가 상부층(48)의 두께의 반보다 작은 반도체 장치.
  4. 특허청구범위 제3항에 있어서, 하부층(46)의 두께가 상부층 두께의 1/4보다 작은 반도체 장치.
  5. 특허청구범위 제1항에 있어서, 2차원 캐리어 가스가 2차원 전자가스인 반도체 장치.
  6. 특허청구범위 제5항에 있어서, 트랜지스터들이 고전자 이동 트랜지스터인 반도체 장치.
  7. 특허청구범위 제1항에 있어서, 첫번째, 세번째, 다섯번째 및 일곱번째 반도체층들이 GaAs이고, 두번째, 네번째, 여섯번째 및 여덟번째 반도체층들이 AlGaAs인 반도체 장치.
  8. 증가 모드 트랜지스터와 공핍 모드 트랜지스터로 이루어진 반도체 제조방법에 있어서, 2차원 캐리어 가스를 활용하고, 반절연 반도체 기판(41) 위에 2차원 캐리어 가스가 발생하는 채널층인 첫번째 반도체층(42), 캐리어 공급층으로 제공된 첫번째 반도체층의 그것보다 작은 전자친화력을 갖는 두번째 반도체층(43), 공핍 모드 트랜지스터에 대한 한계전압 조절층이며 소정의 부식액 위의 상기 두번째 반도체층(43)의 그것보다 큰 에칭 비율을 갖는 세번째 반도체층(44), 첫번째 에칭정지층인 네번째 반도체층(45); 오믹접촉층이며 소정의 부식액위의 상기 네번째 반도체층(45)의 그것보다 큰 에칭 비율을 갖는 다섯번째 반도체층(46, 48), 두번째 에칭정지층인 여섯번째 반도체층(49), 접촉 캡층이며 소정의 부식액 위의 상기 여섯번째 반도체층(49)의 그것보다 더 큰 에칭 비율을 갖는 일곱번째 반도체층(50)을 에피택셜 및 연속적으로 형성하고; 증가 모드 트랜지스터의 첫번째 게이트 전극에 대응하는 영역에 일곱번째와 여섯번째 반도체층들(50, 49)를 선택적으로 에칭하고; 첫번째 게이트 전극에 대한 첫번째 요부(57E)를 형성하기 위한 다섯번째, 네번째, 세번째(48, 46, 45, 44) 반도체층들은 선택적으로 에칭하고, 동시에 공핍 모드 트랜지스터의 두번째 게이트 전극에 대한 두번째 요부(57D)를 형성하기 위한 일곱번째, 여섯번째, 다섯번째 반도체층들(50, 49, 48, 46)을 선택적으로 에칭하고; 첫번째와 두번째 요부(57E, 57D)내의 각각에 첫번째와 두번째 게이트 전극(66, 67)을 동시에 형성하는 단계로 이루어지고; 다섯번째 반도체층(46, 48)이 하부층(46)과, 상기 소정의 부식액 위에 상기 다섯번째 반도체층의 그것보다 작은 에칭비율을 갖는 세번째 에칭정지층인 여덟번째 반도체층(47)을 에피택셜 및 연속적으로 형성하는 단계로 대치되고, 상부층(48)은 첫번째 요부(56E)에 대한 에칭단계에서 네번째 반도체층(45) 위의 하부층(46)보다 두껍고, 상부층(48)과 하부층(46)이 등방성으로 에칭되고, 두번째 요부(56D)에 대한 에칭 단계에서 일곱번째 반도체층(50)과 상부층(48)이 등방성으로 에칭되는 특징을 갖는 반도체 제조방법.
  9. 특허청구범위 제8항에 있어서, 첫번째와 두번째 게이트 전극(66, 67) 각각이 1㎛ 이하의 게이트 길이를 만들기 위해 금속을 침전시킴으로써 형성되는 반도체 제조방법.
  10. 특허청구범위 제8항에 있어서, 하부층(46)이 상부층(48) 두께의 반보다 작은 두께를 갖는 반도체 제조방법.
  11. 특허청구범위 제10항에 있어서, 하부층(46)이 상부층(48)의 두께의 1/4보다 작은 두께를 갖는 반도체 제조방법.
  12. 특허청구범위 제8항에 있어서, 세번째 반도체층(44)가 n형 도체에 제공되므로, 2차원 캐리어 가스가 2차원 전자가스인 반도체 제조방법.
  13. 특허청구범위 제12항에 있어서, 트랜지스터들이 고전자 이동 트랜지스터들인 반도체 제조방법.
  14. 특허청구범위 제8항에 있어서, 첫번째, 세번째, 일곱번째 반도체층들과 하부, 상부층들이 GaAs로 구성되고, 두번째, 네번째, 여섯번째, 여덟번째 반도체층들이 AlGaAs로 구성된 반도체 제조방법.
  15. 특허청구범위 제8항에 있어서, 첫번째 요부(56E)에 대한 에칭과 두번째 요부(56D)에 대한 에칭이 두번째와 다섯번째 반도체층들 각각에 의해 정지되고, 층들이 이 단계에 사용된 부식액에 의해 약간 에칭되는 반도체 제조방법.
  16. 특허청구범위 제8항에 있어서, 두번째 네번째 반도체층들이 트랜지스터의 한계전압을 조절하도록 약간 에칭되는 반도체 제조방법.
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