KR100356883B1 - 프리차지트리거링방법,프리차지트리거드디지탈디바이스,프리차지트리거드펑션스테이지,및동기식파이프라인시스템 - Google Patents

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Abstract

프리차지 트리거링 기술은 펑션부(12)를 논-프리차지드 프론트-엔드 로직(12a) 및 프리차지드 펑션 로직(12b)에 공급하는 입력 레지스터(11)을 포함하는 동기식 파이프라인 스테이지와 관련하여 사용된다(제1b도). 출력부(13)은 프리차지 페이즈의 개시시에 즉, 액티브 페이즈의 종료시에 프리차지 신호를 제공하기 위해 프리차지 라인(21)을 활성화시키는 프리차지 제어 로직을 포함한다. 입력 레지스터 프리차지 라인이 활성으로 스위치될 때 다음 상승 클럭 연부 이전에 트리거 되므로(21), 그다음 액티브 페이즈가 그다음 클럭 싸이클의 개시 이전 및 현재의 클럭 싸이클의 프리차지 페이즈의 종료 이전에 개시된다(제1d도). 현재의 프리차지 페이즈의 개시시에 그다음 액티브 페이즈를 초기화하고, 프리차지 로직이 프리차지 페이즈일 때까지 논-프리차지드 프론트-엔드 로직으로 입력 데이타를 통과시킴으로써, 스루풋의 증가가 획득되므로 최소한 프리차지 페이즈의 일부분이 전위를 통한 전달 딜레이내에 차단될 수 있다.

Description

프리차지 트리거링 방법, 프리차지 트리거드 디지탈 디바이스, 프리차지 트리거드 펑션 스테이지, 및 동기식 파이프라인 시스템
본 발명은 일반적으로 프리차지드 디지탈 디바이스에 관한 것으로, 특히, (그다음 클럭 싸이클의 개시부가 아니라) 한 클럭 싸이클의 프리차지 페이즈의 개시부에서 레지스터 출력을 트리거함으로써 스루풋을 증가시키기 위한 방법에 관한 것이다. 보다 더 구체적으로는, 프리차지 트리거드 레지스터는 (액티브 페이즈의 종료 및 프리차지 페이즈의 개시를 지시하는) 프리차지 신호에 응답하여 마스터 래치내의 데이타를 레지스터의 출력에 전송하고, 다음 클럭 싸이클의 개시 이전에 다음 펑션 스테이지에 데이타 입력을 개시한다.
마이크로프로세서 및 다른 디지탈 시스템들은 스루풋을 증가시키기 위해 동기식 파이프라이닝 기술을 통상적으로 사용한다. 이 시스템들은 입력 레지스터에 이어서 출력부를 갖는 펑션부를 포함하는 동기식 파이프라인 스테이지들로 기능적으로 나뉘어진다. 각각의 파이프라인 스테이지들은 입력을 업스트림 파이프라인 스테이지로부터 수신하여, 임무를 완료한 후, 출력을 다운스트립 파이프라인 스테이지에서 이용할 수 있게 한다.
동기식 파이프라인 시스템들은 n-채널 트랜지스터에 의해 HI로 활성화된 프리차지 라인 및 p-채널 트랜지스터에 의해 LO로 활성화된 라인들을 통상적으로 포함하므로, 이에 따라 트랜지스터 형태들에서 HI/LO 데이타 값을 전달하는 각각의 속도를 고려한다. 이러한 프리차지 시스템들에 있어서, 각각의 클럭 싸이클은 액티브(또는 평가) 페이즈와 프리차지 페이즈로 나누어질 수 있다.
본 발명이 적용될 수 있는 특별한 문제는, 프리차지드 동기식 파이프라인 시스템내에서 레지스터 스루풋을 증가시키는 것이다. 보다 일반적인 문제는 소정의 파이프라인 스테이지들의 스루풋에 대한, 필요한 프리차지 페이즈의 효과를 감소시키는 것이다.
각각의 파이프라인 스테이지에 있어서, 유효 데이타는 클럭 싸이클의 개시 이전에, 적어도 최소 설정 시간동안 입력 레지스터에서 이용 가능하게 됨으로써, 입력 레지스터의 마스터부가 유효 데이타를 래치하고 액티브 페이즈를 개시하는 것이 가능하다. 액티브 페이즈 및 프리차지 페이즈를 포함하는 실행 시간은 가변적이어서, 시스템 클럭은 가장 느린 스테이지를 수용하도록 조절된다.
몇가지 파이프라인 스테이지들은 프리차지드 로직과 논-프리차지드 로직의 조합을 포함한다. 예를 들어, 랜덤 억세스 메모리는 일반적으로 a) 입력 어드레스/데이타 레지스터, b) 디코더 프론트-엔드(front-end) 및 워드라인들 및 비트라인들에 의해 정해진 메모리 셀 어레이를 포함하는 메모리부 및 c) 감지 증폭기 및 드라이버를 포함하는 출력부를 포함한다. 프리차지 동작은 메모리 어레이(워드라인 및 비트라인) 및 감지 증폭기와 관련하여 수행될지라도, 디코더 전위에서 프리차지를실현하는 것은 일반적으로 실용적이지 못하다.
메모리 스테이지의 노멀 동작에 있어서, 새로운 클럭 싸이클의 개시 훨씬 이전에, 즉 메모리 스테이지가 현재의 클럭 싸이클의 프리차지 페이즈로 유지되는 동안, 업스트림 스테이지로부터의 유효 어드레스/데이타가 입력 어드레스/데이타 레지스터에서 사용될 수 있다. 이 어드레스/데이타는 새로운 클럭 싸이클의 개시 때까지 입력 레지스터들에서 유지되다가, 프리차지 페이즈의 완료시에 입력 레지스터내의 마스터 래치에 의해 래치되고, 슬레이브 래치를 통해 디코더 프론트-엔드로 전달되어 다시 프리차지드 메모리 어레이로 전달된다. 한편, 메모리 스테이지는 유효 어드레스/데이타가 입력 레지스터에서 이용 가능할지라도 프리차지 페이즈의 완료를 기다린다.
따라서, 일반적으로 프리차지드 디지탈 시스템을 통해 스루풋을 증가시키고 특히, 스루풋에 대한 프리차지 효과를 감소시킬 필요가 있다.
본 발명은 한 클럭 싸이클의 프리차지 개시부에서 즉, 그다음 클럭 싸이클의 개시 이전에 레지스터 출력을 트리거함으로써, 스루풋의 증가를 달성하는 프리차지트리거링 기술에 관한 것이다. 예시적인 실시예에 있어서, 프리차지 트리거링은, 동기식 파이프라인 스테이지에서 프리차지드 로직에서의 프리차지 페이즈의 종료 이전에 새로운 액티브 페이즈를 개시하기 위해, 입력 레지스터내의 데이타를 논-프리차지드 프론트-엔드 로직에 전송하는 데에 사용된다.
본 발명의 한 특징에 따르면, 프리차지 트리거링 기술은 프리차지 신호가 액티브 페이즈의 종료 및 프리차지 페이즈의 개시를 지시하는 프리차지드 디지탈 시스템에 내장된 클럭된 디바이스와 함께 사용된다. 즉, 클럭된 디바이스는 액티브 페이즈를 개시하기 위해 각각의 클럭 싸이클의 개시부에서 정상적으로 트리거된다. 프리차지 트리거링 기술은 a) 다음 액티브 페이즈의 개시에 대비하여 클럭된 디바이스에 입력 데이타를 제공하는 단계 및 b) 다음 클럭 싸이클의 개시 이전에, 프리차지 신호를 사용하여 클럭된 디바이스를 트리거하는 단계(그러므로, 현재의 프리차지 페이즈의 종료 이전에 그다음 액티브 페이즈를 개시하는 단계)를 포함한다.
본 발명의 다른 특징에 따르면, 프리차지 트리거링 기술은 클럭된 입력 레지스터, 및 그에 이어지는 논-프리차지드 프론트-엔드 로직 및 프리차지드 펑션 로직을 포함하고, 액티브 페이즈의 종료 및 프리차지 페이즈의 개시를 지시하는 프리차지 신호를 발생시키는 펑션 스테이지와 함께 사용된다. 입력 레지스터가 (예를 들어, 한 클럭 싸이클의 프리차지 페이즈의 개시 때에) 트리거될 때, 이것은 입력 데이타를 프론트-엔드 로직에 제공함으로써 액티브 페이즈를 개시한다.
본 발명의 이 특징 때문에, 프리차지 트리거링 기술은 a) 다음 액티브 페이즈를 대비하여 입력 데이타를 입력 레지스터에 제공하는 단계, b) 다음 클럭 싸이클의 개시 이전에, 프리차지 신호를 이용하여 입력 레지스터를 트리거하는 단계 및 (c) 프리차지 트리거링에 응답하여, 프리차지드 로직에서의 프리차지 페이즈의 종료 이전에 새로운 액티브 페이즈를 개시하기 위해, 입력 레지스터로부터 프론트-엔드 로직에 입력 데이타를 전송하는 단계를 포함한다.
이 프리차지 트리거링 기술은 펑션 스테이지의 스루풋을 개선하기 위한 부수적인 설계 파라메타를 제공한다. 즉, 모든 로직부들이 프리차지될 수 있는 펑션 스테이지들에 대해서도, 논-프리차지드 프론트-엔드 로직을 포함하도록 펑션부를 설계함으로써, 잔여 프리차지를 위한 프리차지 시간이 논-프리차지드 프론트-엔드를 통한 전파 딜레이중에 숨겨지게 되므로, 스루풋이 향상될 수 있다.
본 발명의 예시적인 실시예에 있어서, 프리차지 트리거링 기술은 입력 어드레스/데이타 레지스터, 논-프리차지드 프론트-엔드 디코더 로직, 프리차지드 메모리 어레이 및 프리차지드 출력 로직을 포함하는 동기식 파이프라인 메모리 스테이지와 함께 사용된다. 각각의 입력 어드레스/데이타 레지스터는 슬레이브 래치 패스 게이트와 함께 프리차지 패스 게이트가 부가되는 종래의 마스터/슬레이브 레지스터이다. 즉, 프리차지 신호에 의해 턴온될 때, 프리차지 패스 게이트는 슬레이브 래치를 통해 마스터 래치내에 래치된 데이타를 레지스터 출력으로 전달한다.
업스트림 파이프라인 스테이지는 메모리 스테이지에서 현재의 액티브 페이즈의 종료 이전에 유효 어드레스/데이타를 입력 어드레스/데이타 레지스터에 제공한다. 입력 어드레스/데이타 레지스터는 프리차지 신호에 응답하여 유효 어드레스/데이타를 프론트-엔드 디코더 로직에 전송하여, 현재의 프리차지 페이즈의 종료 이전에 다음 액티브 페이즈를 개시한다.
본 발명의 기술적 장점은 아래와 같은 점을 포함한다. 프리차지 트리거링 기술은 프리차지 신호를 사용하여 액티브 페이즈의 개시부를 트리거함으로써, 현재의 프리차지 페이즈의 종료 이전에 새로운 액티브 페이즈를 개시하게 한다. 입력 레지스터의 경우에, 프리차지 신호는 다음 클럭 싸이클의 개시부에서 슬레이브 패스 게이트가 트리거되기 이전에, 마스터 래치내에 래치된 데이타가 슬레이브 래치를 통해 레지스터 출력으로 전달되게 한다. 동기식 파이프라인 스테이지와 같은 펑션 스테이지의 경우에 있어서, 프리차지 신호는 입력 레지스터 내의 유효 데이타가 논-프리차지드 프론트-엔드 로직에 직접 전달되게 하는데 사용될 수 있고, 프리차지 로직의 프리차지를 완료하기 이전에 새로운 액티브 페이즈를 개시함으로써, 적어도 프리차지 페이즈의 일부분이 논-프리차지드 프론트-엔드 로직을 통한 전파 딜레이중에 숨겨지게 한다. 그러므로, 프리차지 트리거링은 논-프리차지드 프론트-엔드 로직을 포함함으로써, 펑션 스테이지에서 최적의 스루풋을 달성하기 위한 설계의 유연성을 제공한다. 펑션 스테이지가 완전히 프리차지(즉, 임의의 프리차지 되지 않은 프론트-엔드 로직을 포함하지 않음)될지라도, 입력 레지스터를 프리차지 트리거함으로써, 다음의 펑션부로의 데이타 전송이 다음 클럭 싸이클의 개시 때 (즉, 다음 액티브 페이즈의 개시 때)에 즉시 개시되어, 슬레이브 패스 게이트 및 입력 레지스터의 래치를 통한 전파 딜레이에 대응하는 최소한의 스루풋의 향상이 달성된다.
본 발명의 특징 및 장점을 보다 잘 이해하기 위해, 이제, 첨부 도면을 참조하여 본 발명의 양호한 실시예를 하기에서 상세히 설명한다.
프리차지 트리거링 기술의 예시적인 실시예의 상세한 설명은 아래와 같이 구성된다:
1. 프리차지 트리거링 기술
2. 실시예
2.1. 프리차지 트리거드 레지스터
2.2. 프리차지 트리거드 메모리 스테이지
3. 결론
예시적인 프리차지 트리거링 기술은, 메모리 스테이지와 같은 소정의 파이프라인 스테이지가, 프리차지 트리거링이 나머지 프리차지드 로직이 아직 프리차지 페이즈인 동안 새로운 액티브 페이즈를 개시하게 해주는 논-프리차지드 프론트-엔드 로직을 포함하는, 동기식 파이프라인 시스템과 관련하여 사용된다. 그러나, 본 발명은 프리차지드 디지탈 디바이스 및 시스템내에 사용하기 위한 일반적인 적용가능성을 갖는다.
1. 프리차지 트리거링.
예시적인 프리차지 트리거링 기술은 논-프리차지드 프론트-엔드 로직 및 프리차지드 펑션 로직을 갖는 펑션부에 데이터를 공급하는 입력 레지스터를 포함하는 동기식 파이프라인 시스템내의 파이프라인 스테이지와 관련하여 사용된다.
제1a도는 파이프라인 스테이지(10)를 갖는 동기식 파이프라인 시스템의 일부분을 도시한 것이다. 각각의 파이프라인 스테이지(10)는 입력 레지스터(11)와, 이에 이어지는 펑션부(12) 및 출력부(13)을 포함한다.
각각의 파이프라인 스테이지에서, 출력부는 프리차지 페이즈의 개시시에, 즉, 액티브 페이즈의 종료시에, 프리차지 신호를 제공하기 위해 프리차지 라인을 활성화시키는 프리차지 제어 로직을 포함한다. 한 파이프라인 시스템 내의 몇개의 파이프라인 스테이지들은 프리차징을 사용하지 않으므로, 이들은 어떠한 프리차지 제어 로직도 포함하지 않는다.
제1b도는 파이프라인 스테이지들중 한 스테이지를 보다 상세하게 도시한 것이다. 펑션부(12)는 논-프리차지드 프론트-엔드 로직(12a) 및 프리차지드 로직(12b)를 포함한다. 프리차지될 수 있는 출력부는 프리차지 라인을 제어하는데 필요한 프리차지 제어 로직을 포함한다.
프리차지 트리거링 기술은 업스트림 스테이지가 액티브 페이즈를 완료하여 입력 레지스터가 트리거될 때 유효 데이터가 입력 레지스터에서 이용될 수 있도록 하는 것을 필요로 한다. 다음 액티브 페이즈가 다음 클럭 싸이클의 개시 이전 (및 현재의 클럭 싸이클의 프리차지 페이즈의 종료 이전)에 개시되도록, 다음 상승 클럭 연부 이전에 프리차지 라인이 활성으로 스위치될 때 입력 레지스터가 트리거된다(21). 그 다음, 입력 레지스터에 존재하는 입력 데이타는 프론트-엔드 로직(12a)에 전송된다(22). 프리차지 페이즈가 완성될때까지, 프론트-엔드 로직이 기다리지 않기 때문에, 이것은 입력 데이타 프로세싱을 즉시 개시한다.
프론트-엔드 전파 딜레이 후, 프론트-엔드 로직(12a)의 출력은 프리차지 로직(12b)에서 이용될 수 있다. 즉, 프론트-엔드 로직 출력은 프리차지 제어 로직이 프리차지 페이즈가 완료되었다는 것을 지시할 때까지 디스에이블된다. 다음 클럭 싸이클의 개시부에서, 프리차지 제어 로직은 프리차지 라인을 비활성으로 스위치하여 프리차지 페이즈의 종료를 지시하여, 프론트-엔드 로직의 출력이 프리차지드 로직으로 전달된다(23). 프리차지드 로직이 프로세싱을 완료하고 유효 출력 데이타가 출력 로직(13)으로부터 이용될 수 있을때, 출력 로직 내의 프리차지 제어 로직은 프리차지 라인(21)을 활성으로 스위치하여 다음 프리차지 페이즈 및 다음 액티브페이즈를 개시한다.
즉, 프리차지 신호는 a) 현재의 액티브 페이즈가 완료되고 유효 데이타가 출력 로직(13)으로부터 이용 가능하게 될 때 활성 상태로 스위치되어, 다음 액티브 페이즈를 개시하고, b) 시스템 클럭의 상승 연부와 동기하여 비활성 상태로 스위치되어 프리차지 페이즈의 종료를 지시한다. 스루풋의 증가는 현재의 프리차지 페이즈의 개시부에서 다음 액티브 페이즈를 개시하고, 프리차지 로직이 아직 프리차지 페이즈내에 존재할 때 논-프리차지드 프론트-엔드 로직으로 입력 데이타를 전달함으로써 달성되므로, 적어도 프리차지 페이즈의 일부분이 프론트-엔드를 통한 전파 딜레이중에 숨겨질 수 있다. 숨겨질 수 있는 프리차지 딜레이는 프론트-엔드 전파 딜레이 및 프리차지 페이즈의 상대 지속 기간에 좌우된다.
제1c도 및 제1d도는 프리차지 트리거링을 사용하지 않은 파이프라인 스테이지와 프리차지 트리거링을 사용하는 파이프라인 스테이지 간의 차이를 도시한 것이다. 프리차지 트리거링에 의해 달성된 스루풋은 (프리차지 페이즈의 전체가 논-프리차지드 프론트-엔드 로직을 통한 전파 딜레이중에 숨겨질 수 있다고 가정하면) 프리차지 페이즈의 지속기만큼 증가되는 것으로 관측될 것이다.
제1c도를 참조하면, 프리차지 트리거링을 사용하지 않은 파이프라인 스테이지에서, 클럭 싸이클의 주기는 액티브/프리차지 싸이클의 주기와 일치한다. 즉, 시간 T0에서, 새로운 클럭 싸이클(상승하는 클럭 연부)은 새로운 액티브 페이즈를 개시한다. 이 클럭 싸이클 동안 어느 시각에서, 액티브 페이즈는 종료하고 프리차지페이즈를 개시한다. 클럭 싸이클의 종료시에, 프리차지 페이즈가 종료하고 (그 다음 클럭 싸이클의 개시시에) 새로운 액티브 페이즈가 T1에서 개시한다.
제1d도를 참조하면, 프리차지 트리거링을 사용하는 파이프라인 스테이지에서, 각각의 클럭 싸이클의 개시는 프리차지 페이즈의 종료에 대응하고, 액티브 페이즈의 개시는 프리차지 페이즈의 개시에 대응한다. 그러므로, 액티브 페이즈는 시간 T0에서 개시하여 프리차지의 개시에 대응하는 시각 T1에서 종료한다. 이와 동시에 T1에서, 다음 액티브 페이즈가 (즉, 현재의 프리차지 페이즈 중에) 개시한다. 다음 클럭 싸이클의 개시시에, 현재의 프리차지 페이즈는 종료한다. 유사하게, 후속의 액티브 페이즈는 관련된 프리차지 페이즈의 개시에 대응하는 시각 T2 및 T3에서 개시된다.
현재의 프리차지 페이즈와 (현재의 프리차지 페이즈의 개시시에 개시하는) 다음 액티브 페이즈 사이의 중첩은 논-프리차지드 프론트-엔드 로직내에 숨겨지는 것으로 가정된다. 프리차지 페이즈의 종료시에, 논-프리차지드 프론트-엔드 로직의 출력은 액티브 페이즈를 완성하기 위해 프리차지드 로직으로 입력된다. 그러므로, 이 중첩, 즉 프리차지의 지속기간은 (프리차지 페이즈의 전체가 논-프리차지드 프론트-엔드 로직을 통한 전파 딜레이 중에 숨겨질 수 있다고 가정하면), 프리차지 트리거링 기술을 사용함으로써 달성할 수 있는 스루풋의 증가를 나타낸다.
예를 들어, (프리차지 트리거링이 없는) 공칭의 25 ns 싸이클 시간 및 액티브/프리차지 비율 1/4을 가정하는 경우, 새로운 액티브/프리차지 싸이클은 액티브 페이즈의 시작 후 약 20 ns 경에 개시할 것이다. 그러므로, 프리차지 트리거링은 20 ns 의 액티브/프리차지 싸이클 시간을 허용한다.
프리차지 트리거링을 갖지 않은 시스템 설계에서와 마찬가지로, 시스템 싸이클 시간은 최장 액티브 페이즈와 최장 프리차지 페이즈 (동일 스테이지에서 발생하지만 항상 그렇지는 않음) 에 의해 결정된다. 프리차지 트리거링을 추가함으로써, 최소한 몇개의 파이프라인 스테이지에서 프리차지 페이즈의 어떤 부분은, 액티브 페이즈의 초기 부분, 즉 논-프리자지드 프론트-엔드 로직을 통한 전달 릴레이중에 숨겨질 수 있다. 프리차지 트리거링에 의해 가능한 스루풋 이득은 최종 시스템 클럭 싸이클 시간을 유도하기 위한 팩터가 되고, 프리차지 신호는 이 클럭과 동기화된다.
2. 실시예
제2도 및 제3a도는 섹션 1에서 기술된 프리차지 트리거링 기술의 실시예를 도시한 것인데, 제2도는 프리차지 트리거드 레지스터를 도시한 것이고, 제3a도는 동기식 파이프라인 시스템의 프리차지 트리거드 메모리 스테이지를 도시한 것이다.
2.1. 프라차지 트리거드 레지스터
제2a도를 참조하면, 예시적인 프리차지 트리거드 레지스터는 프리차지 트리거링을 제공하기 위해 종래의 마스터/슬레이브 레지스터로부터 구현된다. 통상적인 레지스터의 구성은 패스 게이트(PGM) 및 마스터 래치(LM), 그 다음에 이어지는 슬레이브 패스 게이트(PGS) 및 슬레이브 래치(LS)를 포함한다.
클럭은 슬레이브 패스 게이트에 직접 인가되고 인버터를 통해 마스터 패스 게이트에 인가된다. 상승 클럭 연부는 마스터 패스 게이트(PGM)을 폐쇄하여 입력 데이타를 마스터 래치로 래치하고 슬레이브 패스 게이트를 개방하여 래치된 데이타를 (1개의 패스 게이트 및 1개의 인버터의 전달 딜레이를 갖는) 레지스터 출력으로 전달된다.
프리차지 트리거링은 프리차지 패스 게이트(PGP)를 슬레이브 패스 게이트(PGS)와 병렬로 결합함으로써 구현된다. 이제, 레지스터 출력은 프리차지 패스 게이트(PGP)를 개방하는 프리차지 신호에 의해 트리거될 수 있어서, PGM 및 PGS에서, 상승 클럭의 부재시에도 마스터 래치내의 데이타를 슬레이브 래치를 통해 레지스터 출력으로 전달시킨다. 프리차지 트리거링을 위해, 유효 데이타는 프리차지 신호의 수신 이전에 마스터 래치내에 존재해야 하고, 최소한 다음 상승 클럭 연부가 레지스터 입력의 로직 레벨을 변화시킬 때 이 변화로부터 레지스터 출력을 분리시키기 위해 마스터 패스 게이트를 폐쇄할 때까지 유효로 유지되어야 한다.
2.2. 프라차지 트리거드 메모리 스테이지
제3a도를 참조하면, 파이프라인 시스템의 예시적인 프리차지드 트리거 메모리 스테이지는 종래의 메모리 스테이지를 사용하여 구현되는데, 섹션 2.1.에서 기술한 바와 같이 프리차지 트리거하기 위해 구성된 프리차지 트리거드 입력 어드레스/데이타 레지스터(ADR)를 포함하도록 변형된다.
프리차지드 메모리는, 입력으로부터 후속되는 메모리부로 어드레스를 전달하는 입력 어드레스 레지스터(AR)를 포함하는데, 이 메모리부는 이것은 논-프리차지드 프론트-엔드 디코더 로직(DEC), 메모리 어레이(MEM), 감지 증폭기 로직(SA), 및 출력 드라이버 로직(OD)를 포함한다. 출력 드라이버 로직은 어드레스 레지스터(AR)에 결합된 프리차지 라인을 제어하는 프리차지 제어 로직을 포함한다.
제3b도는 프리차지 트리거링을 포함하는 프리차지 트리거드 메모리 스테이지의 동작을 도시한 여러가지 로직에서 파형을 제공한다. 시스템 클럭(CLK) 및 (액티브 및 프리차지 페이즈들을 나타내는) 프리차지 파형이 또한 도시되어 있다.
업스트림 스테이지로부터의 유효 입력은 마스터 래치(파형 M)에서 설정 시간 보다 긴 시간 동안 입력 어드레스 레지스터(AR) (파형 IN)에서 이용될 수 있고, 프리차지 페이즈의 개시 (및 액티브 페이즈의 종료)를 지시하기 위해 프리차지 라인이 HI로 유도되기 이전의 시간에 이용될 수 있다고 가정된다. 이 입력 어드레스는 슬레이브 패스 게이트가 폐쇄(파형 S)되기 때문에 입력 어드레스 레지스터 내에 유지된다.
다음 클럭 싸이클의 개시 이전에, 프리차지 신호는 입력 어드레스 레지스터(AR)를 트리거한다 (즉, 프리차지 패스 게이트를 개방한다). 입력 어드레스는 다음 액티브 페이즈를 프론트-엔드 디코더 로직(파형DEC)으로 전달함으로써 개시한다. 이때, 메모리 어레이(MEM), 감지 증폭기(SA) 및 출력 드라이버(OD)는 현재의 프리차지 페이즈(MEM, SA 및 OD)로 유지된다.
디코더 수행이 완료되면, 디코드된 어드레스는 메모리 어레이(MEM)에 입력되도록 준비된다. 프론트-엔드 디코더 로직에서의 전달 릴레이가 프리차지 딜레이 보다 적은 경우, 디코드된 어드레스는 프리차지 페이즈의 종료시까지 디코더 로직의 출력에서 유지된다 (즉, 프리차지 신호는 또한 메모리 어레이에 대한 디코더 출력을 인에이블시키는 데에 사용된다.)
다음 클럭 싸이클의 개시시에, 프리차지 제어 로직은 프리차지 라인를 LO로끌어 내려 현재의 프리차지 페이즈의 종료를 신호화한다. 다음 액티브 페이즈가 프리차지 신호 (HI인 프리차지 라인)에 의해 개시되기 때문에, 디코드된 어드레스는 이미 디코더 로직을 통해 (전파 딜레이가 프리차지 페이즈보다 길지 않다는 것을 가정하면) 메모리 어레이에 인가되어 이용 가능하다. 입력 어드레스는, 어드레스된 데이타를 검색하기 위해, 적절한 워드라인 및 비트라인들을 활성화시키는데, 이것은 감지증폭기 로직(SA)에 의해 감지되어 출력 드라이버 로직(OD)에 의해 출력된다 (파형 MEM, SA, 및 OD).
유효한 어드레스된 데이타가 출력 드라이버 로직(OD)으로부터 출력될 때, 프리차지 제어 로직은 프리차지 라인을 HI로 구동시켜 메모리 어레이, 감지 증폭기 로직 및 출력 드라이버 로직에게 액티브 페이즈의 종료 및 다음 프리차지 페이즈의 개시를 지시한다. 그 결과 이 동작은 입력 어드레스 레지스터로부터 프론트-엔드디코더 로직으로 다음 입력 어드레스를 전달함으로써, 다음 액티브 페이즈를 개시한다.
그러므로, 프리차지 트리거링 기술은 프리차지드 파이프라인 시스템의 스루풋을 증가시키기 위한 부수적인 설계 파라메타를 제공한다. 논-프리차지드 프론트-엔드 로직을 갖는 프리차지드 파이프라인 스테이지에서, 현재의 프리차지 페이즈의 개시시에 다음 액티브 페이즈의 개시는, 적어도 프리차지 딜레이의 일부분을 프론트-엔드 전파 딜레이중에 숨길 수 있도록 한다. 모든 구성 로직을 통상적으로 프리차지하는 파이프라인들에서도, 논-프리차지드 프론트-엔드를 포함하도록 스테이지를 설계하면 프론트-엔드를 프리차지하지 않을 경우의 임의의 패널티를 상쇄하는분만큼 나뉜 스루풋의 이득을 발생시킬 수 있다.
임의의 논-프리차지드 프론트-엔드를 포함하지 않는 파이프 라인들에서, 최소한 1개의 슬레이브 패스 게이트와 1개의 슬레이브 인버터에서의 스루풋의 증가는 입력 데이타가 프리차지 페이즈의 종료시에 (즉, 클럭 싸이클의 개시시에), 이미 레지스터 출력에서 이용할 수 있도록, 입력 레지스터를 프리차지 트리거링함으로써 달성될 수 있다.
3. 결론.본 발명의 상세한 설명이 소정의 예시적 실시예에 관한 것일지라도, 이 실시예의 여러가지 변형예 뿐만아니라 별개의 실시예들이 본 분야에 숙련된 기술자에 의해 제안될 수 있다. 예를 들어, 프리차지 트리거링 기술의 장점을 채택할 수 있는 다른 프리차지드 시스템은 (AND- 및 OR- 들로 길어진 비트라인들 때문에) 프로그램가능한 로직 어레이 및 판독 전용 메모리들을 포함한다.
본 발명은 첨부된 특허 청구의 범위내에 있는 임의의 변형예 또는 다른 실시예를 포함한다는 것을 이해하여야 한다.
제1a도는 여러가지 파이프라인 스테이지들이 프리차지 트리거링을 사용하는 동기 파이프라인 시스템을 개략적으로 도시한 도면.
제1b도는 소정의 파이프라인 스테이지에서의 프리차지 트리거링 기술을 도시한 도면.
제1c도 및 제1d도는 프리차지 트리거링을 사용하지 않은 파이프라인, 및 프리차지 트리거링을 사용하는 파이프라인 각각에서 클럭 싸이클과 액티브/프리차지 싸이클을 비교하는 파형을 도시한 도면.
제2도는 파이프라인 스테이지 내의 입력 레지스터를 형성할 수 있는 예시적인 프리차지 트리거드 레지스터를 기능적으로 도시한 도면.
제3a도는 동기 파이프라인 시스템내의 예시적인 프리차지 트리거드 메모리스테이지를 기능적으로 도시한 도면.
제3b도는 메모리 스테이지에 관련되는 프리차지 트리거링 기술의 타이밍도.
도면의 주요 부분에 대한 부호의 설명
10 : 파이프라인 스테이지
11 : 입력 레지스터
12 : 펑션부
12a : 프론트-엔드 로직
12b : 프리차지드 펑션 로직
13 : 출력부

Claims (3)

  1. 액티브 페이즈(active phase)를 개시하기 위해 각 클럭 싸이클 동안 트리거 가능한 입력 로직을 포함하고, 액티브 페이즈의 종료 및 프리차지 페이즈의 개시를 지시하는 프리차지(PRECHARGE) 신호를 발생시키는 프리차지드 디지탈 디바이스에 사용하기 위한 프리차지 트리거링 방법에 있어서,
    다음번 클럭 싸이클의 개시를 대비하여 입력 데이타를 상기 입력 로직에 제공하는 단계, 및
    각 클럭 싸이클의 개시 이전에, 상기 입력 데이타를 상기 입력 로직의 출력으로 전달하기 위해 상기 프리차지 신호를 사용하여 상기 입력 로직을 트리거하는 단계를 포함하고,
    상기 디지탈 디바이스는 프리차지드 펑션 로직을 더 포함하며,
    상기 입력 로직을 트리거하는 단계 이후에,
    상기 입력 데이타를 상기 입력 로직으로부터 상기 프리차지드 펑션 로직으로 전달하는 단계, 및
    상기 액티브 페이즈 동안 상기 프리차지드 펑션 로직에서 상기 입력 데이타를 처리한 후 상기 프리차지 신호를 발생시키는 단계
    를 더 포함하는 것을 특징으로 하는 프리차지 트리거링 방법.
  2. 액티브 페이즈와 프리차지 페이즈에 특징이 있고, 상기 액티브 페이즈의 종료와 상기 프리차지 페이즈의 개시가 프리차지 신호에 의해 지시되는 프리차지 트리거드 디지탈 디바이스에 있어서,
    트리거되기 이전에 입력 데이타를 수신하는 입력 로직, 및
    액티브 페이즈 동안 상기 입력 로직으로부터 수신된 입력 데이타를 처리하며, 적어도 일부가 프리차지되는 펑션 로직
    을 포함하며, 상기 입력 로직은 상기 프리차지 신호에 의해 트리거되어 상기 입력 데이터가 상기 펑션 로직에 사용될 수 있도록 하는 것을 특징으로 하는 프리차지 트리거드 디지탈 디바이스.
  3. 프리차지 펑션 스테이지를 위한 프리차지 트리거링 방법에 있어서, 프리차지 신호가 액티브 페이즈의 종료 및 프리차지 페이즈의 개시를 지시하고, 상기 펑션 스테이지는 논-프리차지드 프론트-엔드 로직 및 프리차지드 펑션 로직이 뒤따르는 입력 로직을 포함하며, 상기 입력 로직은 각 클럭 싸이클 동안에 트리거되는 것이 가능하여 입력 데이터가 상기 프론트-엔드 로직에 사용 가능하도록 만들며, 상기 프리차지 트리거링 방법은,
    다음 클럭 싸이클의 개시를 대비하여 입력 데이타를 상기 입력 로직에 제공하는 단계,
    상기 다음 클럭 싸이클의 개시 이전에, 상기 프리차지 신호를 사용하여 상기 입력 로직을 트리거하는 단계, 및
    상기 프리차지드 로직에 대한 상기 프리차지 페이즈의 종료 이전에 새로운액티브 페이즈를 개시하기 위해 상기 입력 데이타를 상기 입력 레지스터로부터 상기 프론트-엔드 로직으로 전달시키는 단계
    를 포함하여, 상기 프론트-엔드 로직을 통한 전파 딜레이 중에 적어도 프리차지 페이즈의 일부를 숨기는 것을 특징으로 하는 프리차지 트리거링 방법.
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