JPH0691431B2 - フリツプフロツプ回路用クロツク制御回路 - Google Patents

フリツプフロツプ回路用クロツク制御回路

Info

Publication number
JPH0691431B2
JPH0691431B2 JP62047064A JP4706487A JPH0691431B2 JP H0691431 B2 JPH0691431 B2 JP H0691431B2 JP 62047064 A JP62047064 A JP 62047064A JP 4706487 A JP4706487 A JP 4706487A JP H0691431 B2 JPH0691431 B2 JP H0691431B2
Authority
JP
Japan
Prior art keywords
clock signal
inverter
mos transistor
channel mos
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62047064A
Other languages
English (en)
Other versions
JPS63214017A (ja
Inventor
久利 茂木
彰 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP62047064A priority Critical patent/JPH0691431B2/ja
Priority to US07/162,226 priority patent/US4843254A/en
Publication of JPS63214017A publication Critical patent/JPS63214017A/ja
Publication of JPH0691431B2 publication Critical patent/JPH0691431B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Landscapes

  • Manipulation Of Pulses (AREA)
  • Shift Register Type Memory (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、クロック信号に同期してデータの入出力制御
を行なうトランスファゲートを複数個有するマスタスレ
ーブ型のフリップフロップ回路にクロック信号を供給す
るフリップフロップ回路用クロック制御回路に関するも
のである。
（従来の技術） フリップフロップ回路は、記憶素子の一種で、クロック
制御回路から供給されるクロック信号に同期して入力さ
れたデータをある一定の期間出力として保持する順序回
路であり、マイクロプロセッサ等においてはレジスタや
カウンタによく用いられる回路である。フリップフロッ
プ回路はクロック信号に同期して出力状態が保持あるい
は切り替わるが、マスタスレーブ型フリップフロップ回
路はマスタ部によるデータ保持と、スレーブ部によるデ
ータ保持の期間を１サイクルとするクロック信号で制御
され、マスタ部でのデータ保持が開始するときの信号の
エッジで出力状態が切り替わるようにしている。
従来、この種の技術としては、西澤潤一編、江刺正喜
著「半導体集積回路の基礎」初版（昭61−２−20）、
（株）培風館P.267、および「プリンサプルズ オブ
シーモス ブイエルエスアイ デザイン（PRINCIPLES
OF CMOS VLSI DESIGN）」（1985）アゾィソン・ウエス
リィ パブリッシング カンパニィ（ADDISON−WESLEY
PUBLISHING COMPANY）（米）P.213に、記載されるもの
があった。以下、その構成を図を用いて説明する。
第２図は従来のフリップフロップ回路用クロック制御回
路の構成例を示す回路図である。この回路図では、ダイ
ナミック動作を行なうマスタスレーブ型のフリップフロ
ップ回路（以下、FF回路という）１と、それを駆動する
クロック制御回路10とが示されている。
FF回路１は上記文献に記載された回路を相補型MOSト
ランジスタ（以下、CMOSという）で構成したものであ
る。このFF回路１はデータ入力端子Ｄ及びデータ出力端
子Ｑを有し、そのデータ入力端子Ｄには直列にマスタ側
のトランファゲート２及びインバータ３とスレーブ側の
トランスファゲート４及びインバータ５とが接続され、
さらにそのスレーブ側のインバータ５がデータ出力端子
Ｑに接続されている。トランスファゲート2,4はCMOSで
構成される双方向スイッチであり、クロック制御回路10
から供給されるクロック信号φ及びその反転クロック信
号でオン，オフ動作を行なう機能を有している。この
トランスファゲート2,4のうち、一方のトランスファゲ
ート２はＰチャネルMOSトランジスタ（以下、PMOSとい
う）2aとＮチャネルMOSトランジスタ（以下、NMOSとい
う）2bとの並列接続からなるCMOSで構成され、そのPMOS
2aのゲート電極に反転クロック信号が、そのNMOS2bの
ゲート電極にクロック信号φがそれぞれ供給される。他
方のトランスファゲート４はPMOS4aとNMOS4bの並列接続
からなるCMOSで構成され、そのPMOS4aのゲート電極にク
ロック信号φが、そのNMOS4bのゲート電極に反転クロッ
ク信号がそれぞれ供給される。またインバータ3,5は
入力信号を反転する回路であり、PMOSとNMOSが直列接続
されたCMOSでそれぞれ構成されている。これらのトラン
スファゲート２とインバータ３の間には寄生容量C1が存
在すると共に、トランスファゲート４とインバータ５の
間には寄生容量C2が存在している。
第２図におけるクロック制御回路10は一般的に用いられ
ているクロック信号供給回路である。このクロック制御
回路10は基準となるクロック信号φ０を入力する入力端
子11、クロック信号φを出力する出力端子12、及び反転
クロック信号を出力する出力端子13を有している。入
力端子11と出力端子12の間には２段のインバータ14,15
が直列に接続され、さらにそのインバータ14,15間に出
力端子13が接続されている。インバータ14,15は、例え
ばCMOSでそれぞれ構成されている。
ここで、第２図におけるトランスファゲート2,4、及び
インバータ3,5,14,15の理解を助けるために、それらの
構造説明図を第３図及び第４図に示す。
第３図はトランスファゲートの構造説明図である。この
トランスファゲート20は、PMOS21及びNMOS22を有し、そ
れらのソース電極同志とドレイン電極同志がそれぞれ互
いに接続された構造をしている。PMOS21はゲート電極が
低レベル（以下、“L"という）のときオン状態、高レベ
ル（以下、“H"という）のときオフ状態となる。反対に
NMOS22はゲート電極が“H"のときオン状態、“L"のとき
オフ状態となる。トランスファゲート20のPMOS21とNMOS
22の各ゲート電極には互いに反転したクロック信号φ，
が供給され、信号S1（またはS2）をそのまま信号S2
（またはS1）として出力するか、あるいは遮断するかの
機能を有している。
第４図はインバータの構造説明図である。このインバー
タ30はソース電極に電源電位VDDが与えられるPMOS31を
有し、そのPMOS31のドレイン電極にNMOS32のドレイン電
極が接続され、さらにそのNMOS32のソース電極に接地電
位VSSが与えられる。PMOS31及びNMOS32は各ゲート電極
が共通接続されると共に各ドレイン電極が共通接続さ
れ、そのゲート電極に入力された信号S11を反転してそ
のドレイン電極から信号S12を出力する機能を有してい
る。
第５図は第２図の回路の動作を示すタイムチャートであ
り、この第５図を参照しつつ第２図の回路の動作を説明
する。
今、第２図のクロック制御回路10は時間遅れがなく、理
想的な形で動作するものと仮定する。期間T1において、
基準となるクロック信号φ０（＝“H"）がクロック制御
回路10の入力端子11に供給されると、そのクロック信号
φ０はインバータ14で反転されて反転クロック信号
（＝“L"）として出力端子13から出力されると共に、イ
ンバータ15でさらに反転されてクロック信号φ（＝
“H"）として出力端子12から出力される。さらに期間T2
において入力端子11に供給される基準のクロック信号φ
０が“L"のときは、出力端子12から“L"のクロック信号
φが出力されると共に、出力端子13から“H"の反転クロ
ック信号が出力される。以下同様に、期間T3ではクロ
ック信号φが“H"、反転クロック信号が“L"、期間T3
ではクロック信号φが“L"、反転クロック信号が“H"
という繰り返し波形の信号が出力端子12,13からそれぞ
れ出力される。それらのクロック信号φ及び反転クロッ
ク信号は、各トランスファゲート2,4に供給される。
期間T1においてデータ入力端子Ｄからの最終入力データ
をD1とすると、クロック信号φが“H"及び反転クロック
信号が“L"のときにオン状態のマスタ側トランスファ
ゲート２を通して取り込まれた該入力データD1は、期間
T2になるとクロック信号φが“L"、反転クロック信号
が“H"となり、マスタ側トランスファゲート２がオフ状
態になると共にスレーブ側トランスファゲート４がオン
状態になるため、そのスレーブ側のトランスファゲート
４及びインバータ５を通して出力端子Ｑからそのデータ
D1が出力される。ここで、期間T1では取り込まれた入力
データD1が寄生容量C1に一時的に蓄えられるため、期間
T2においてその蓄えられたデータを利用して出力D1の値
が保持される。
期間T3になると、再びクロック信号φが“H"、反転クロ
ック信号が“L"となり、スレーブ側トランスファゲー
ト５がオフ状態になると共にマスタ側トランスファゲー
ト２がオン状態となるため、期間T2で寄生容量C2に蓄え
られたデータD1により、出力端子Ｑの値が維持される。
期間T4に移り、再びクロック信号φが“L"になると共に
反転クロック信号が“H"になると、期間T3の間に期間
T1のときと同様にして取り込まれた最終入力データD2
は、マスタ側トランスファゲート２がオフ状態になると
共にスレーブ側トランスファゲート４がオン状態になる
ため、期間T2での動作と同様にしてそのスレーブ側トラ
ンスファゲート４及びインバータ５を通して出力端子Ｑ
へ出力される。以下、前記期間T3〜T4と同様の動作が繰
り返される。
以上の動作では、クロック制御回路10が遅れのない理想
的なクロック信号φ及びその反転クロック信号を出力
するという前提に基づいて説明しているが、実際には第
５図のような理想的なクロック信号φ及びその反転クロ
ック信号を生成することは難しい。すなわち、第２図
のクロック制御回路10では、基準となるクロック信号φ
０がインバータ14で反転れて反転クロック信号として
出力するため、その反転クロック信号にはインバータ
１段分の遅延が生じる。同様に、インバータ13の出力は
インバータ15で反転されてクロック信号φとして出力さ
れるため、そのクロック信号φにはインバータ２段分の
遅延が生じる。そのため、FF回路１は第６図に示すよう
に誤動作を生じるおそれがあった。
第６図は第２図の回路におけるスキュー（Skew,ずれ）
による誤動作を示すタイムチャートである。ここで、ク
ロック制御回路10におけるインバータ１段分の遅延時間
をτで示す。
今、期間T1での最終入力データをD1とすると、制御回路
10から出力されたクロック信号φが“H"及びその反転ク
ロック信号が“L"の期間にマスタ側トランスファゲー
ト２を通して取り込まれた該データD1は、期間T2になる
と、基準となるクロック信号φ０の“L"により、遅延時
間τだけ遅れて反転クロック信号が“H"、遅延時間２
τだけ遅れてクロック信号φが“L"となるため、スレー
ブ側トランスファゲート４がオン状態、マスタ側トラン
スファゲート２がオフ状態となり、インバータ５を通し
て出力端子Ｑから該データD1が出力される。次に、期間
T3になると、クロック信号φ０の“H"により、遅延時間
τだけ遅れて反転クロック信号が“L"、遅延時間２τ
だけ遅れてクロック信号φが“H"となるため、遅延時間
τの間にクロック信号φ及び反転クロック信号が共に
“L"となる場合が生じる。そのため、トランスファゲー
ト2,4のPMOS2a,4aが同時にオン状態となり、そのときの
入力データD1-1が出力端子Ｑに出力されてしまう。これ
は誤動作である。
このような誤動作を解決する手段としては、上記文献
に記載されるクロック制御回路があり、この回路図を第
７図に示す。
このクロック制御回路は、第２図のクロック制御回路10
におけるインバータ14の出力側と出力端子13との間にト
ランスファゲート40を接続した構成である。このトラン
スファゲート40は、PMOS40aとNOMS40bが並列接続された
CMOSで構成され、そのPMOS40aのゲート電極が大地に接
続されると共に、そのNMOS40bのゲート電極に電源電位V
DDが印加され、常にオン状態となっている。そしてイン
バータ14の出力をトランスファゲート40で遅延させ、出
力端子13から出力される反転クロック信号と、インバ
ータ15を通して出力端子12から出力されるクロック信号
φとを同一遅延時間とすることにより、第２図における
制御回路１の誤動作を防止している。
（発明が解決しようとする問題点） しかしながら、上記第７図のクロック制御回路では、各
種環境条件にわたってクロック信号φとその反転クロッ
ク信号の立ち上がりおよび立ち下がりエッヂを同一時
間にすることは難しく、温度変動等に対する回路の動作
マージンを広く確保することが困難であった。また、上
記第７図のクロック制御回路では、反転クロック信号
がトランスファゲート40を介して出力されるため、第２
図のクロック制御回路10に比べて駆動能力が低下する。
従って反転クロック信号の信号線に対するファンアウ
ト制限が第２図の回路よりも厳しくなり、１クロック制
御回路当りの制御可能なFF回路数が減少する。言い換え
れば、単位FF回路数当りのクロック制御回路数が増加す
るということであり、これはハード量の増大という問題
につながるものであった。
本発明は前記従来技術が持っていた問題点として、トラ
ンスファゲートを有するクロック制御回路の動作マージ
ンが小さい点と、ハード量が増大するという点について
解決したFF回路用クロック制御回路を提供するものであ
る。
（問題点を解決するための手段） 第１の発明は、前記問題点を解決するために、第１のPM
OS及び第１のNMOSからなるCMOSで構成され、共通クロッ
ク信号及び第１のクロック信号によりオン，オフ動作し
て入力データを取り込むマスタ側の第１のトランスファ
ゲートと、前記第１のトランスファゲートの出力信号を
反転するマスタ側インバータと、第２のPMOS及び第２の
NMOSからなるCMOSで構成され、第２のクロック信号及び
前記共通クロック信号によりオン，オフ動作して前記マ
スタ側インバータの出力信号を転送するスレーブ側の第
２のトランスファゲートと、前記第２のトランスファゲ
ートの出力信号を反転して出力データを出力するスレー
ブ側インバータとを、備えたマスタスレーブ型FF回路に
対して、前記共通クロック信号、前記第１のクロック信
号及び前記第２のクロック信号を供給するFF回路用クロ
ック制御回路において、次のような素子を備えている。
すなわち、この第１の発明のFF回路用クロック制御回路
では、基準クロック信号を反転して所定の遅延時間だけ
遅れた第２のクロック信号を出力して前記第２のNMOSの
ゲート電極に与える第１のインバータと、前記第１のイ
ンバータの出力信号を反転して前記遅延時間だけ遅れた
共通クロック信号を出力して前記第１のNMOSのゲート電
極及び前記第２のPMOSのゲート電極に与える第２のイン
バータと、前記第２のインバータの出力信号を反転して
前記遅延時間だけ遅れた第１のクロック信号を出力して
前記第１のPMOSのゲート電極に与える第３のインバータ
とを、備えている。
第２の発明では、第１のPMOS及び第１のNMOSからなるCM
OSで構成され、共通クロック信号及び第１のクロック信
号によりオン，オフ動作して入力データを取り込むマス
タ側の第１のトランスファゲートと、前記第１のトラン
スファゲートの出力信号を反転しさらにそれを反転する
２段のマスタ側インバータ回路と、第２のPMOS及び第２
のNMOSからなるCMOSで構成され、共通クロック信号及び
前記第２のクロック信号によりオン，オフ動作して前記
マスタ側インバータ回路の出力信号をその入力側に帰還
するマスタ側の第２のトランスファゲートと、第３のPM
OS及び第３のNMOSからなるCMOSで構成され、前記第２の
クロック信号及び前記共通クロック信号によりオン，オ
フ動作して前記マスタ側インバータ回路の出力信号を転
送するスレーブ側の第３のトランスファゲートと、前記
第３のトランスファゲートの出力信号を反転しさらにそ
れを反転する２段のスレーブ側インバータ回路と、第４
のPMOS及び第４のNMOSからなるCMOSで構成され、前記共
通クロック信号及び前記第１のクロック信号によりオ
ン，オフ動作して前記スレーブ側インバータ回路の出力
信号をその入力側に帰還するスレーブ側の第４のトラン
スファゲートとを、備えたマスタスレーブ型FF回路に対
して、前記共通クロック信号、前記第１のクロック信号
及び前記第２のクロック信号を供給するFF回路用クロッ
ク制御回路において、次のような素子を備えている。
すなわち、この第２の発明のFF回路用クロック制御回路
では、基準クロック信号を反転して所定の遅延時間だけ
遅れた第２のクロック信号を出力して前記第２及び第３
のNMOSのゲート電極に与える第１のインバータと、前記
第１のインバータの出力信号を反転して前記遅延時間だ
け遅れた共通クロック信号を出力して前記第１及び第４
のNMOSのゲート電極と前記第２及び第３のPMOSのゲート
電極とに与える第２のインバータと、前記第２のインバ
ータの出力信号を反転して前記遅延時間だけ遅れた第１
のクロック信号を出力して前記第１及び第４のPMOSのゲ
ート電極に与える第３のインバータとを、備えている。
第３の発明では、第１のPMOS及び第１のNMOSからなるCM
OSで構成され、共通クロック信号及び第１のクロック信
号によりオン，オフ動作して入力データを取り込む第１
のトランスファゲートと、前記第１のトランスファゲー
トの出力信号を反転するマスタ側インバータと、第２の
PMOS及び第２のNMOSからなるCMOSで構成され、第２のク
ロック信号及び前記共通クロック信号によりオン，オフ
動作して前記マスタ側インバータの出力信号を転送する
第２のトランスファゲートと、前記第２のトランスファ
ゲートの出力信号を反転して出力データを出力するスレ
ーブ側インバータと、第３のPMOS及び第３のNMOSからな
るCMOSで構成され、前記共通クロック信号及び前記第２
のクロック信号によりオン，オフ動作して前記出力デー
タを前記マスタ側インバータの入力側に帰還する第３の
トランスファゲートとを、備えたマスタスレーブ型FF回
路に対して、前記共通クロック信号、前記第１のクロッ
ク信号及び前記第２のクロック信号を供給するFF回路用
クロック制御回路において、次のような素子を備えてい
る。
すなわち、この第３の発明のFF回路用クロック制御回路
では、基準クロック信号を反転して所定の遅延時間だけ
遅れた第２のクロック信号を出力して前記第２及び第３
のNMOSのゲート電極に与える第１のインバータと、前記
第１のインバータの出力信号を反転して前記遅延時間だ
け遅れた共通クロック信号を出力して前記第１のNMOSの
ゲート電極と前記第２及び第３のPMOSのゲート電極とに
与える第２のインバータと、前記第２のインバータの出
力信号を反転して前記遅延時間だけ遅れた第１のクロッ
ク信号を出力して前記第１のPMOSのゲート電極に与える
第３のインバータとを、備えている。
（作 用） 第１の発明によれば、以上のようにFF回路用クロック制
御回路を構成したので、この回路から出力される共通ク
ロック信号及び第1,第２のクロック信号はタイミングが
ずれて出力され、FF回路の第１と第２のトランスファゲ
ートに与えられる。そのため、FF回路におけるマスタ側
の第１のトランスファゲートとスレーブ側の第２のトラ
ンスファゲートとがタイミングがずれてオン状態となる
ので、それらが同時にオン状態とならず、それによって
FF回路の誤動作の防止が図れる。さらに、このクロック
制御回路では、共通クロック信号及び第1,第２のクロッ
ク信号を意図的にずらせて出力することにより、各種環
境条件に対して広い動作マージンの確保を可能にする働
きがあると共に、少なくとも第1,第2,第３のインバータ
で回路を構成することにより、駆動能力の低下を制御す
る働きがある。
第２の発明によれば、第１の発明と同様に、FF回路用ク
ロック制御回路から、タイミングがずれた共通クロック
信号及び第1,第２クロック信号が出力され、FF回路の第
1,第４のトランスファゲートと第2,第３のトランスファ
ゲートとが異なるタイミングでオン状態となることによ
って同時にオン状態とならない。これにより、FF回路の
誤動作の防止が図れる。さらに、この第２の発明のクロ
ック制御回路では、共通クロック信号及び第1,第２のク
ロック信号を意図的にずらせて出力することにより、第
１の発明の同様の働きがある。
第３の発明によれば、クロック制御回路から、タイミン
グがずれた共通クロック信号及び第1,第２のクロック信
号が出力されるので、第１のトランスファゲートと第2,
第３のトランスファゲートとが異なるタイミングでオン
状態となることによって同時にオン状態とならず、それ
によって該FF回路の誤動作の防止が図れる。さらに、こ
の第３の発明のクロック制御回路では、共通クロック信
号及び第1,第２のクロック信号を意図的にずらせて出力
することにより、第１の発明と同様の働きがある。従っ
て、前記問題点を除去できるのである。
（実施例） 第１図は本発明の実施例を示すFF回路用クロック制御回
路の回路図である。この第１図では、ダイナミック動作
を行なうマスタスレーブ型FF回路50と、それを駆動する
クロック制御回路60とが示されている。
FF回路50は従来の第２図の回路と同様に、データ入力端
子Ｄ及びデータ出力端子Ｑを有し、そのデータ入力端子
Ｄにはマスタ側のスイッチング素子（例えば、第１のト
ランスファゲート）51の一方の入出力端子が接続され、
そのトランスファゲート51の他方の入出力端子にマスタ
側インバータ52の入力端子が接続され、さらにそのイン
バータ52の出力端子にスレーブ側のスイッチング素子
（例えば、第２のトランスファゲート）53の一方の入出
力端子が接続されている。トランスファゲート53の他方
の入出力端子にはスレーブ側インバータ54の入力端子が
接続され、そのインバータ54の出力端子がデータ出力端
子Ｑに接続されている。マスタ側の第１のトランスファ
ゲート51の他方の入出力端子とインバータ52の入力端子
との間には寄生容量C1が存在すると共に、スレーブ側の
第２のトランスファゲート53の他方の入出力端子とイン
バータ54の入力端子との間にも寄生容量C2が存在してい
る。
ここで、各トランスファゲート51,53は低消費電力のCMO
Sで構成される双方向スイッチであり、クロック制御回
路60から供給される共通のクロック信号φ、第１のクロ
ック信号である反転クロック信号１、及び第２のクロ
ック信号である反転クロック信号２でオン，オフ動作
を行なう機能を有している。このうち、マスタ側トラン
スファゲート51は第１のPMOS51aと第１のNMOS51bとの並
列接続からなるCMOSで構成され、そのPMOS51aのゲート
電極51aに反転クロック信号１が、そのNMOS51bのゲー
ト電極にクロック信号φがそれぞれ供給される。スレー
ブ側トランスファゲート53は第２のPMOS53aと第２のNMO
S53bの並列接続からなるCMOSで構成され、そのPMOS53a
のゲート電極にクロック信号φが、そのNMOS53bのゲー
ト電極53bに反転クロック信号２がそれぞれ供給され
る。またインバータ52,54は入力信号を反転する回路で
あり、例えばPMOSとNMOSが直列接続されたCMOSでそれぞ
れ構成されている。
第１図のクロック制御回路60は、インバータ３段直列型
の回路であり、基準となるクロック信号φ０を入力する
入力端子61、共通のクロック信号φを出力する出力端子
62、反転クロック信号１を出力する出力端子63、及び
反転クロック信号２を出力する出力端子64を有してい
る。入力端子61には１段目の第１のインバータ65の入力
端子が接続され、そのインバータ65の出力端子が２段目
の第２のインバータ66の入力端子と出力端子64とに接続
されている。２段目のインバータ66の出力端子には３段
目の第３のインバータ67の入力端子と出力端子62とが接
続され、さらにその３段目のインバータ67の出力端子に
出力端子63が接続されている。これらのインバータ65,6
6,67は入力信号を反転して出力する回路であり、例えば
PMOSとNMOSが直列に接続されたCMOSで構成されている。
第８図は第１図の動作を示すタイムチャートであり、こ
の第８図を参照しつつ第１図の回路の動作を説明する。
なお、第８図で示された符号は第１図のものと同一のも
のである。
基準となるクロック信号φ０は期間T1の少し前で“H"に
立ち上がり、その期間T2の終了前に“L"に立ち下がり、
期間T2の終了前に“H"に立ち上がる。以下同様にクロッ
ク信号φ０は期間T3,T4…で“H",“L"…を繰り返す。こ
のようなクロック信号φ０がクロック制御回路60の入力
端子61に供給されると、そのクロック信号φ０はインバ
ータ65で反転され、反転クロック信号２としてインバ
ータ66に与えられると共に、出力端子64から出力され
る。この反転クロック信号２はクロック信号φ０より
も遅延時間τだけ遅れ、期間T1で“L"、期間T2で“H"、
期間T3で“L"、期間T4で“H"というように変化する。反
転クロック信号２はインバータ66により、遅延時間τ
だけ遅れて反転し、それがクロック信号φとしてインバ
ータ67へ与えられると共に、出力端子62から出力され
る。さらに、クロック信号φはインバータ67により、遅
延時間τだけ遅れて反転し、それが反転クロック信号
１として出力端子63から出力される。この反転クロック
信号１は反転クロック信号２に比べて遅延時間２τ
だけ遅れた波形を示す。このようなクロック信号φ及び
反転クロック信号1,２が各トランスファゲート51,5
3に供給されると、FF回路が動作する。
今、期間T1においてクロック信号φが“H"となり、さら
に遅延時間τだけ遅れて反転クロック信号１が“L"に
なると、マスタ側トランスファゲート51がオン状態とな
り、そのトランスファゲート51を通してデータ入力端子
Ｄのデータが取り込まれる。この期間T1中に取り込まれ
た最終入力データをD1とする。期間T2になると、反転ク
ロック信号２が“H"、その遅延時間τ後にクロック信
号φが“L"、さらに遅延時間２τ後に反転クロック信号
１が“H"になるため、スレーブ側トランスファゲート
53がオン状態になった後に、マスタ側トランスファゲー
ト51がオフ状態になる。このスレーブ側トランスファゲ
ート53がオン状態になることにより、期間T1で取り込ま
れた最終入力データD1がインバータ54を通して出力端子
Ｑから出力される。
期間T3に移り、反転クロック信号２が“L"、その遅延
時間τ後にクロック信号φが“H"になると、この時点で
スレーブ側トランスファゲート53は完全にオフ状態とな
り、またマスタ側トランスファゲート51のNMOS51bがオ
ン状態になる。さらに遅延時間τの経過後に反転クロッ
ク信号１が“L"になると、この時点でマスタ側トラン
スファゲート51のNMOS51b及びPMOS51a共にオン状態にな
る。従ってマスタ側トランスファゲート51とスレーブ側
トランスファゲート53が同時にオン状態になることがな
いため、寄生容量C2に保持されたデータ出力端子Ｑ上の
データD1は書きかわることなく維持される。またこの期
間T3では、マスタ側トランスファゲート51がオン状態に
なると、このトランスファゲート51を通して新たなデー
タが入力され、その最終入力データをD2とすると、その
最終入力データD2が寄生容量C1に蓄えられる。
次に、期間T4で再び反転クロック信号２が“H"とな
り、その遅延時間τ後にクロック信号φが“L"になる
と、スレーブ側トランスファゲート53がオン状態にな
り、さらに遅延時間τだけ遅れて反転クロック信号１
が“H"となると、マスタ側トランスファゲート51がオフ
状態となる。そのため、期間T3のときに取り込まれた最
終入力データD2は、オン状態のスレーブ側トランスファ
ゲート53及びインバータ54を通してデータ出力端子Ｑか
ら出力される。
以下、前記期間T3〜T4の動作と同様の動作が繰り返され
る。
なお、前記の期間T1からT2へ移る過程において、マスタ
側トランスファゲート51及びスレーブ側トランスファゲ
ート53が同時にオン状態となる場合が生じるが、ここは
本来、データが書きかわるべきタイミングであるので、
何ら問題はなく、むしろ確実にデータが書きかわるので
都合が良い。
本実施例では、３段のインバータ65,66,67を直列に接続
してクロック制御回路60を構成し、そのクロック制御回
路60から反転クロック信号２を出力すると共に、その
反転クロック信号２から遅延時間τだけ遅れた反転ク
ロック信号１を出力し、それらの反転クロック信号
2,１により、マスタ側トランスファゲート51のオン，
オフ動作がスレーブ側トランスァゲート53のオン，オフ
動作よりもタイミング的に遅れるようにしたので、FF回
路50の誤動作を防止することができる。さらに、クロッ
ク制御回路60は各種環境条件に対して広い動作マージン
を確保でき、しかも駆動能力の低下も防止できる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ） 上記実施例では、クロック制御回路60を３段の
インバータ65,66,67で構成したが、所望の遅延時間を得
るために、４段以上のインバータを直列に接続した回路
構成にしてもよい。また、インバータ65,66,67は設計、
製造の容易化や、低消費電力化等を考慮してCMOSで構成
されているが、PMOS、NMOSあるいは他の半導体素子を用
いて構成することも可能である。
（ii） 上記実施例では、FF回路50をダイナミック方式
の回路で構成したが、スタティック方式のFF回路や、準
スタテイック方式のFF回路等にも、本発明のクロック制
御回路を適用できる。
例えば、上記文献に記載されたスタティック方式のFF
回路をCMOSで構成した第９図のFF回路や、同じく上記文
献に記載された準スタティック方式のFF回路をCMOSで
構成した第10図のFF回路を、それぞれ第１図のクロック
制御回路60で駆動する場合について、次に説明する。
（iii） 第９図のスタティック方式のFF回路はデータ
入力端子Ｄ及びデータ出力端子Ｑを有し、そのデータ入
力端子Ｄにはデータの入力制御を行なう第１のトランス
ファゲート70が接続されている。トランスファゲート70
には、２段のインバータ71,72からなるマスタ側インバ
ータ回路とデータ保持制御用の第２のトランスファゲー
ト73とで閉ループが形成されたマスタ側回路が接続さ
れ、さらにそのマスタ側回路にデータ転送用の第３のト
ランスファゲート74を介してスレーブ側の回路が接続さ
れている。スレーブ側の回路は、２段のインバータ75,7
6からなるスレーブ側インバータ回路と、データ保持制
御用の第４のトランスファゲート77とを備えた閉ループ
回路で構成され、データ出力端子Ｑに接続されている。
マスタ側の回路は、トランスファゲート73,74をオン状
態にすることにより、取り込まれた入力データを後段の
スレーブ側回路を介して出力端子Ｑへ出力し、閉ループ
でデータを保持する機能を有している。同じくスレーブ
側の回路は、トランスファゲート77をオン状態にするこ
とにより、転送されて来た入力データを引き続きデータ
出力端子Ｑへ出力し、かつ、閉ループによりデータを保
持する。
ここで、第1,第2,第3,第４のトランスファゲート70,73,
74,77は、それぞれ第1,第2,第3,第４のPMOS70a,73a,74
a,77a及び第1,第2,第3,第４のNMOS70b,73b,74b,77bの並
列接続からなるCMOSで構成されている。そしてトランス
ファゲート73,74のNMOS73b,74bに第１図の反転クロック
信号２を印加し、遅延時間τだけ遅れてトランスファ
ゲート70,77のPMOS70a,77aに反転クロック信号１を印
加するようにすれば、第１図の実施例と同様の効果が得
られる。
（iv） 第10図の準スタティック方式のFF回路はデータ
入力端子Ｄ及びデータ出力端子Ｑを有し、そのデータ入
力端子Ｄにはデータの入力制御を行なう第１のトランス
ファゲート80が接続されている。トランスファゲート80
には、マスタ側インバータ81、第２のトランスファゲー
ト82、スレーブ側インバータ83及び第３のトランスファ
ゲート84からなる閉ループ回路が接続され、さらにその
閉ループ回路がデータ出力端子Ｑに接続されている。閉
ループ回路はトランスファゲート82,84をオン状態にす
ることにより、取り込まれた入力データを保持する機能
を有している。
ここで、第1,第2,第３のトランスファゲート80,82,84
は、それぞれ第1,第2,第３のPMOS80a,82a,84a及び第1,
第2,第３のNMOS80b,82b,84bの並列接続からなるCMOSで
構成されている。そしてトランスファゲート82,84のNMO
S82b,84bに第１図の反転クロック信号２を印加し、遅
延時間τだけ遅れてトランスファゲート80のPMOS80aに
反転クロック信号１を印加するようにすれば、第１図
の実施例と同様の効果が得られる。
（ｖ） 上記第１図のインバータ52,54は、CMOSで構成
したが、PMOS、NMOSあるいは他の半導体素子で構成する
こともできる。
（発明の効果） 以上詳細に説明したように、第１の発明によれば、マス
タ側の第１のトランスファゲートのオン，オフ動作がス
レーブ側の第２のトランスファゲートのオン，オフ動作
よりもタイミング的に遅れるような共通クロック信号及
び第1,第２のクロック信号を出力する回路構成にしたの
で、FF回路におけるクロックスキューによる誤動作を的
確に防止できる。しかも、この第１の発明のクロック制
御回路は、少なくとも３段のインバータで構成したの
で、各種環境条件に対して広い動作マージンを確保する
ことが可能となり、さらに駆動能力も低下しないので、
ハード量の増大を抑制できる。
第２の発明によれば、第1,第４のトランスファゲートの
オン，オフ動作が第2,第３のトランスファゲートのオ
ン，オフ動作よりもタイミング的に遅れるような共通ク
ロック信号及び第1,第２のクロック信号を出力する回路
構成にしたので、第１の発明と同様に、FF回路における
クロックスキューによる誤動作を的確に防止できる。さ
らに、第１の発明と同様に、クロック制御回路を少なく
とも３段のインバータで構成したので、各種環境条件に
対して広い動作マージンを確保することが可能となり、
さらに駆動能力も低下しないので、ハード量の増大を抑
制できる。
第３の発明によれば、第１のトランスファゲートのオ
ン，オフ動作が第2,第３のトランスファゲートのオン，
オフ動作よりもタイミング的に遅れるような共通クロッ
ク信号及び第1,第２のクロック信号を出力する回路構成
にしたので、第１の発明と同様に、FF回路におけるクロ
ックスキューによる誤動作を的確に防止できる。その
上、第１の発明と同様に、クロック制御回路を少なくと
も３段のインバータで構成したので、各種環境条件に対
して広い動作マージンを確保することが可能となり、さ
らに駆動能力も低下しないので、ハード量の増大を抑制
できる。
【図面の簡単な説明】
第１図は本発明の実施例を示すフリップフロップ回路
（FF回路）用クロック制御回路の回路図、第２図は従来
のフリップフロップ回路用クロック制御回路の回路図、
第３図は第２図中のトランスファゲートの構造説明図、
第４図は第２図中のインバータの構造説明図、第５図は
第２図の動作を示すタイムチャート、第６図は第２図の
誤動作を示すタイムチャート、第７図は従来の他のクロ
ック制御回路の回路図、第８図は第１図の動作を示すタ
イムチャート、第９図は本発明の変形例を示すスタティ
ック方式のフリップフロップ回路の回路図、第10図は本
発明の変形例を示す準スタティック方式のフリップフロ
ップ回路の回路図である。 50……マスタスレーブ型フリップフロップ回路（FF回
路）、51,53,70,73,74,77,80,82,84……トランスファゲ
ート、51a,53a,70a,73a,74a,77a,80a,82a,84a……PMO
S、51b,53b,70b,73b,74b,77b,80b,82b,84b……NMOS、5
2,54,65,66,67,71,72,75,76,81,83……インバータ、60
……クロック制御回路、C1,C2……寄生容量、Ｄ……デ
ータ入力端子、Ｑ……データ出力端子、φ0,φ……クロ
ック信号、1,２……反転クロック信号。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１のＰチャネルMOSトランジスタ及び第
    １のＮチャネルMOSトランジスタからなる相補型MOSトラ
    ンジスタで構成され、共通クロック信号及び第１のクロ
    ック信号によりオン，オフ動作して入力データを取り込
    むマスタ側の第１のトランスファゲートと、 前記第１のトランスファゲートの出力信号を反転するマ
    スタ側インバータと、 第２のＰチャネルMOSトランジスタ及び第２のＮチャネ
    ルMOSトランジスタからなる相補型MOSトランジスタで構
    成され、第２のクロック信号及び前記共通クロック信号
    によりオン，オフ動作して前記マスタ側インバータの出
    力信号を転送するスレーブ側の第２のトランスファゲー
    トと、 前記第２のトランスファゲートの出力信号を反転して出
    力データを出力するスレーブ側インバータとを、備えた
    マスタスレーブ型フリップフロップ回路に対して、 前記共通クロック信号、前記第１のクロック信号及び前
    記第２のクロック信号を供給するフリップフロップ回路
    用クロック制御回路において、 基準クロック信号を反転して所定の遅延時間だけ遅れた
    第２のクロック信号を出力して前記第２のＮチャネルMO
    Sトランジスタのゲート電極に与える第１のインバータ
    と、 前記第１のインバータの出力信号を反転して前記遅延時
    間だけ遅れた共通クロック信号を出力して前記第１のＮ
    チャネルMOSトランジスタのゲート電極及び前記第２の
    ＰチャネルMOSトランジスタのゲート電極に与える第２
    のインバータと、 前記第２のインバータの出力信号を反転して前記遅延時
    間だけ遅れた第１のクロック信号を出力して前記第１の
    ＰチャネルMOSトランジスタのゲート電極に与える第３
    のインバータとを、 備えたことを特徴とするフリップフロップ回路用クロッ
    ク制御回路。
  2. 【請求項２】第１のＰチャネルMOSトランジスタ及び第
    １のＮチャネルMOSトランジスタからなる相補型MOSトラ
    ンジスタで構成され、共通クロック信号及び第１のクロ
    ック信号によりオン，オフ動作して入力データを取り込
    むマスタ側の第１のトランスファゲートと、 前記第１のトランスファゲートの出力信号を反転しさら
    にそれを反転する２段のマスタ側インバータ回路と、 第２のＰチャネルMOSトランジスタ及び第２のＮチャネ
    ルMOSトランジスタからなる相補型MOSトランジスタで構
    成され、共通クロック信号及び前記第２のクロック信号
    によりオン，オフ動作して前記マスタ側インバータ回路
    の出力信号をその入力側に帰還するマスタ側の第２のト
    ランスファゲートと、 第３のＰチャネルMOSトランジスタ及び第３のＮチャネ
    ルMOSトランジスタからなる相補型MOSトランジスタで構
    成され、前記第２のクロック信号及び前記共通クロック
    信号によりオン，オフ動作して前記マスタ側インバータ
    回路の出力信号を転送するスレーブ側の第３のトランス
    ファゲートと、 前記第３のトランスファゲートの出力信号を反転しさら
    にそれを反転する２段のスレーブ側インバータ回路と、 第４のＰチャネルMOSトランジスタ及び第４のＮチャネ
    ルMOSトランジスタからなる相補型MOSトランジスタで構
    成され、前記共通クロック信号及び前記第１のクロック
    信号によりオン，オフ動作して前記スレーブ側インバー
    タ回路の出力信号をその入力側に帰還するスレーブ側の
    第４のトランスファゲートとを、備えたマスタスレーブ
    型フリップフロップ回路に対して、 前記共通クロック信号、前記第１のクロック信号及び前
    記第２のクロック信号を供給するフリップフロップ回路
    用クロック制御回路において、 基準クロック信号を反転して所定の遅延時間だけ遅れた
    第２のクロック信号を出力して前記第２及び第３のＮチ
    ャネルMOSトランジスタのゲート電極に与える第１のイ
    ンバータと、 前記第１のインバータの出力信号を反転して前記遅延時
    間だけ遅れた共通クロック信号を出力して前記第１及び
    第４のＮチャネルMOSトランジスタのゲート電極と前記
    第２及び第３のＰチャネルMOSトランジスタのゲート電
    極とに与える第２のインバータと、 前記第２のインバータの出力信号を反転して前記遅延時
    間だけ遅れた第１のクロック信号を出力して前記第１及
    び第４のＰチャネルMOSトランジスタのゲート電極に与
    える第３のインバータとを、 備えたことを特徴とするフリップフロップ回路用クロッ
    ク制御回路。
  3. 【請求項３】第１のＰチャネルMOSトランジスタ及び第
    １のＮチャネルMOSトランジスタからなる相補型MOSトラ
    ンジスタで構成され、共通クロック信号及び第１のクロ
    ック信号によりオン，オフ動作して入力データを取り込
    む第１のトランスファゲートと、 前記第１のトランスファゲートの出力信号を反転するマ
    スタ側インバータと、 第２のＰチャネルMOSトランジスタ及び第２のＮチャネ
    ルMOSトランジスタからなる相補型MOSトランジスタで構
    成され、第２のクロック信号及び前記共通クロック信号
    によりオン，オフ動作して前記マスタ側インバータの出
    力信号を転送する第２のトランスファゲートと、 前記第２のトランスファゲートの出力信号を反転して出
    力データを出力するスレーブ側インバータと、 第３のＰチャネルMOSトランジスタ及び第３のＮチャネ
    ルMOSトランジスタからなる相補型MOSトランジスタで構
    成され、前記共通クロック信号及び前記第２のクロック
    信号によりオン，オフ動作して前記出力データを前記マ
    スタ側インバータの入力側に帰還する第３のトランスフ
    ァゲートとを、備えたマスタスレーブ型フリップフロッ
    プ回路に対して、 前記共通クロック信号、前記第１のクロック信号及び前
    記第２のクロック信号を供給するフリップフロップ回路
    用クロック制御回路において、 基準クロック信号を反転して所定の遅延時間だけ遅れた
    第２のクロック信号を出力して前記第２及び第３のＮチ
    ャネルMOSトランジスタのゲート電極に与える第１のイ
    ンバータと、 前記第１のインバータの出力信号を反転して前記遅延時
    間だけ遅れた共通クロック信号を出力して前記第１のＮ
    チャネルMOSトランジスタのゲート電極と前記第２及び
    第３のＰチャネルMOSトランジスタのゲート電極とに与
    える第２のインバータと、 前記第２のインバータの出力信号を反転して前記遅延時
    間だけ遅れた第１のクロック信号を出力して前記第１の
    ＰチャネルMOSトランジスタのゲート電極に与える第３
    のインバータとを、 備えたことを特徴とするフリップフロップ回路用クロッ
    ク制御回路。
JP62047064A 1987-03-02 1987-03-02 フリツプフロツプ回路用クロツク制御回路 Expired - Lifetime JPH0691431B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62047064A JPH0691431B2 (ja) 1987-03-02 1987-03-02 フリツプフロツプ回路用クロツク制御回路
US07/162,226 US4843254A (en) 1987-03-02 1988-02-29 Master-slave flip-flop circuit with three phase clocking

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62047064A JPH0691431B2 (ja) 1987-03-02 1987-03-02 フリツプフロツプ回路用クロツク制御回路

Publications (2)

Publication Number Publication Date
JPS63214017A JPS63214017A (ja) 1988-09-06
JPH0691431B2 true JPH0691431B2 (ja) 1994-11-14

Family

ID=12764724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62047064A Expired - Lifetime JPH0691431B2 (ja) 1987-03-02 1987-03-02 フリツプフロツプ回路用クロツク制御回路

Country Status (2)

Country Link
US (1) US4843254A (ja)
JP (1) JPH0691431B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10556280B2 (en) * 2018-02-23 2020-02-11 General Electric Company Methods and systems for electrochemical machining

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120225B2 (ja) * 1988-04-15 1995-12-20 富士通株式会社 半導体回路装置
US4985643A (en) * 1988-06-24 1991-01-15 National Semiconductor Corporation Speed enhancement technique for CMOS circuits
US4937473A (en) * 1988-10-04 1990-06-26 Honeywell, Inc. Switching state retention circuit
JP2786464B2 (ja) * 1989-01-27 1998-08-13 沖電気工業株式会社 フリップフロップ回路
US4974241A (en) * 1989-03-31 1990-11-27 Sgs-Thomson Microelectronics, Inc. Counter employing exclusive NOR gate and latches in combination
JP2639105B2 (ja) * 1989-05-30 1997-08-06 日本電気株式会社 Ｍｏｓ型シフトレジスタ
JP2653177B2 (ja) * 1989-06-22 1997-09-10 日産自動車株式会社 雑音除去回路
JP2621993B2 (ja) * 1989-09-05 1997-06-18 株式会社東芝 フリップフロップ回路
US5321842A (en) * 1990-01-13 1994-06-14 At&T Bell Laboratories Three-state driver with feedback-controlled switching
US5239206A (en) * 1990-03-06 1993-08-24 Advanced Micro Devices, Inc. Synchronous circuit with clock skew compensating function and circuits utilizing same
JP2946658B2 (ja) * 1990-06-29 1999-09-06 日本電気株式会社 フリップフロップ回路
JPH04214299A (ja) * 1990-12-10 1992-08-05 Mitsubishi Electric Corp シフトレジスタ
JPH04263510A (ja) * 1991-02-18 1992-09-18 Nec Corp フリップフロップ回路
KR100356883B1 (ko) * 1991-06-12 2003-01-08 텍사스 인스트루먼츠 인코포레이티드 프리차지트리거링방법,프리차지트리거드디지탈디바이스,프리차지트리거드펑션스테이지,및동기식파이프라인시스템
KR950011302B1 (ko) * 1992-03-11 1995-09-30 삼성전자주식회사 데이타 일치 검출 회로
JPH065091A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp 半導体装置
JPH06276062A (ja) * 1993-03-18 1994-09-30 Fujitsu Ltd マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路
US5376848A (en) * 1993-04-05 1994-12-27 Motorola, Inc. Delay matching circuit
US5463338A (en) * 1993-06-07 1995-10-31 Vlsi Technology, Inc. Dual latch clocked LSSD and method
DE4321315C1 (de) * 1993-06-26 1995-01-05 Itt Ind Gmbh Deutsche Takterzeugungsschaltung für taktgesteuerte Logikschaltungen
US5471152A (en) * 1993-10-08 1995-11-28 Crosscheck Technology, Inc. Storage element for delay testing
JP3557640B2 (ja) * 1993-12-14 2004-08-25 ソニー株式会社 同期回路
DE69533604T2 (de) * 1994-07-05 2005-02-10 Matsushita Electric Industrial Co., Ltd., Kadoma Verriegelungsschaltung
US6008678A (en) * 1997-04-23 1999-12-28 Lucent Technologies Inc. Three-phase master-slave flip-flop
US6456552B1 (en) * 1998-11-09 2002-09-24 Broadcom Corporation Dynamic register with low clock rate testing capability
JP3530422B2 (ja) * 1999-06-16 2004-05-24 Ｎｅｃエレクトロニクス株式会社 ラッチ回路とレジスタ回路
US20020000858A1 (en) 1999-10-14 2002-01-03 Shih-Lien L. Lu Flip-flop circuit
US6369631B1 (en) * 2000-06-29 2002-04-09 Intel Corporation High performance impulse flip-flops
JP3563377B2 (ja) * 2001-08-02 2004-09-08 Ｎｅｃマイクロシステム株式会社 フリップフロップ回路
US6912139B2 (en) * 2002-11-14 2005-06-28 Fyre Storm, Inc. Multi-channel control methods for switched power converters
US6788122B2 (en) * 2003-01-30 2004-09-07 United Memories, Inc. Clock controlled power-down state
FR2884988A1 (fr) * 2005-04-22 2006-10-27 St Microelectronics Sa Bascule protegee contre les pics de courant ou de tension
JP5949213B2 (ja) * 2012-06-28 2016-07-06 セイコーエプソン株式会社 シフトレジスター回路、電気光学装置、及び電子機器
WO2015030150A1 (en) * 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
US9559671B1 (en) * 2015-12-17 2017-01-31 Nxp Usa, Inc. Devices and methods with capacitive storage for latch redundancy
US10355671B1 (en) * 2018-06-04 2019-07-16 Little Dragon IP Holding LLC Low power flip-flop circiut
WO2020247005A1 (en) * 2019-06-04 2020-12-10 Little Dragon IP Holding LLC Low power flip-flop circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993916A (en) * 1975-05-21 1976-11-23 Bell Telephone Laboratories, Incorporated Functionally static type semiconductor shift register with half dynamic-half static stages
US4420695A (en) * 1981-05-26 1983-12-13 National Semiconductor Corporation Synchronous priority circuit
US4495628A (en) * 1982-06-17 1985-01-22 Storage Technology Partners CMOS LSI and VLSI chips having internal delay testing capability
JPS59178689A (ja) * 1983-03-30 1984-10-09 Toshiba Corp シフトレジスタ
US4540903A (en) * 1983-10-17 1985-09-10 Storage Technology Partners Scannable asynchronous/synchronous CMOS latch
US4667339A (en) * 1983-12-05 1987-05-19 Texas Instruments Incorporated Level sensitive latch stage
JPS60125011A (ja) * 1983-12-12 1985-07-04 Nec Corp マスタ−スレ−ブ型フリップフロップ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10556280B2 (en) * 2018-02-23 2020-02-11 General Electric Company Methods and systems for electrochemical machining

Also Published As

Publication number Publication date
JPS63214017A (ja) 1988-09-06
US4843254A (en) 1989-06-27

Similar Documents

Publication Publication Date Title
JPH0691431B2 (ja) フリツプフロツプ回路用クロツク制御回路
US5087835A (en) Positive edge triggered synchronized pulse generator
US6696874B2 (en) Single-event upset immune flip-flop circuit
JPH11186882A (ja) Ｄフリップフロップ
JP2871087B2 (ja) フリップフロップ回路
JPH03192915A (ja) フリップフロップ
JPH05283984A (ja) 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路
US5638018A (en) P-type flip-flop
JPS63304494A (ja) 半導体集積回路
JP2786463B2 (ja) フリップフロップ回路
JPS622485B2 (ja)
JP3565257B2 (ja) フリップフロップ回路
JP2575834B2 (ja) フリップフロップ回路
JPH05110386A (ja) 半導体装置
JP2569750B2 (ja) 同期型ドライバ回路
JPH06260902A (ja) フリップフロップ回路
KR200296046Y1 (ko) 주파수분주장치
JPH02198216A (ja) フリップフロップ回路
JP2644368B2 (ja) 入力信号バッファ回路
JPH06140885A (ja) 半導体集積回路
JP2706043B2 (ja) ダイナミック型セット・リセットフリップフロップ
JP2595272B2 (ja) ダイナミック型セット・リセットフリップフロップ
JPH05110387A (ja) ラツチ回路
JPS61252707A (ja) ラツチ回路
JPS6035850B2 (ja) Ｊ−ｋ フリップフロップ回路