JP2639105B2 - Ｍｏｓ型シフトレジスタ - Google Patents
Ｍｏｓ型シフトレジスタInfo
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- JP2639105B2 JP2639105B2 JP1137099A JP13709989A JP2639105B2 JP 2639105 B2 JP2639105 B2 JP 2639105B2 JP 1137099 A JP1137099 A JP 1137099A JP 13709989 A JP13709989 A JP 13709989A JP 2639105 B2 JP2639105 B2 JP 2639105B2
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- JP
- Japan
- Prior art keywords
- output
- shift register
- bit
- transfer gate
- clock
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOSトランジスタにて構成され、例えばサ
ンプル・ホールド回路等に好適のMOS型シフトレジスタ
に関する。
ンプル・ホールド回路等に好適のMOS型シフトレジスタ
に関する。
［従来の技術］ 従来からMOS型トランジスタで構成されたシフトレジ
スタとして第５図に示す回路が知られている。このシフ
トレジスタは、１ビットシフトレジスタ3a,3b,…，を必
要なビット数分だけ縦続接続して構成されている。各１
ビットシフトレジスタ3i（但し、ｉはa,b,…）は下位ビ
ット側（最下位ビットの場合は入力端子Tin）から上位
ビット側（最下位ビットの場合は出力端子）へかけてト
ランスファゲート10iと、インバータ11i及びクロックイ
ンバータ12iの逆並列回路と、トランスファゲート13i
と、インバータ14i及びクロックドインバータ15iの逆並
列回路とを縦続接続して構成されている。トランスファ
ゲート10i,13iは夫々クロック，φがハイレベルにな
ったときにデータを通過させる。また、クロックドイン
バータ12i,13iは夫々クロックφ，がハイレベルにな
ったときにインバータとして機能し、インバータ11i,14
iの入出力データをホールドする。
スタとして第５図に示す回路が知られている。このシフ
トレジスタは、１ビットシフトレジスタ3a,3b,…，を必
要なビット数分だけ縦続接続して構成されている。各１
ビットシフトレジスタ3i（但し、ｉはa,b,…）は下位ビ
ット側（最下位ビットの場合は入力端子Tin）から上位
ビット側（最下位ビットの場合は出力端子）へかけてト
ランスファゲート10iと、インバータ11i及びクロックイ
ンバータ12iの逆並列回路と、トランスファゲート13i
と、インバータ14i及びクロックドインバータ15iの逆並
列回路とを縦続接続して構成されている。トランスファ
ゲート10i,13iは夫々クロック，φがハイレベルにな
ったときにデータを通過させる。また、クロックドイン
バータ12i,13iは夫々クロックφ，がハイレベルにな
ったときにインバータとして機能し、インバータ11i,14
iの入出力データをホールドする。
第６図はこのシフトレジスタの動作を示す波形図であ
る。
る。
いま、入力端子Tinから第６図に示すような入力信号
が入力されると、クロックφの最初のローレベル期間で
トランスファゲート10aは入力信号を通過させるので、
インバータ11aの出力はローレベルになる。クロックφ
がハイレベルに立上ると、トランスファゲート10aが遮
断すると共にトランスファゲート13aが導通し、インバ
ータ14aの出力、即ち１ビットシフトレジスタ3aの出力
Ａはハイレベルに立上る。
が入力されると、クロックφの最初のローレベル期間で
トランスファゲート10aは入力信号を通過させるので、
インバータ11aの出力はローレベルになる。クロックφ
がハイレベルに立上ると、トランスファゲート10aが遮
断すると共にトランスファゲート13aが導通し、インバ
ータ14aの出力、即ち１ビットシフトレジスタ3aの出力
Ａはハイレベルに立上る。
この１ビットシフトレジスタ3aの出力Ａは次ビット側
の１ビットシフトレジスタ3bに入力される。即ち、クロ
ックφがローレベルに立下ると、１ビットシフトレジス
タ3bのトランスファゲート10bが導通し、ハイレベルの
出力Ａが入力されるので、インバータ11bの出力はロー
レベルに立下がる。このとき、トランスファゲート10a
も導通するので、次の入力Tinのレベルであるローレベ
ルが１ビットシフトレジスタ3aに入力される。続いてク
ロックφが立上ると、トランスファゲート13a,13bが夫
々導通するので、出力Ａはローレベルに降下し、出力Ｂ
はハイレベルに立上る。
の１ビットシフトレジスタ3bに入力される。即ち、クロ
ックφがローレベルに立下ると、１ビットシフトレジス
タ3bのトランスファゲート10bが導通し、ハイレベルの
出力Ａが入力されるので、インバータ11bの出力はロー
レベルに立下がる。このとき、トランスファゲート10a
も導通するので、次の入力Tinのレベルであるローレベ
ルが１ビットシフトレジスタ3aに入力される。続いてク
ロックφが立上ると、トランスファゲート13a,13bが夫
々導通するので、出力Ａはローレベルに降下し、出力Ｂ
はハイレベルに立上る。
以上のように、シフトレジスタは入力信号を順次シフ
トしていく。
トしていく。
［発明が解決しようとする課題］ 上述した従来のMOS型シフトレジスタでは、クロック
φの立上がりで各ビットの値が変化するが、このとき第
６図のα領域で示すように、隣合うビットの出力A,Bが
同時にハイレベルでもなくローレベルでもない中間値に
なる期間が存在する。
φの立上がりで各ビットの値が変化するが、このとき第
６図のα領域で示すように、隣合うビットの出力A,Bが
同時にハイレベルでもなくローレベルでもない中間値に
なる期間が存在する。
しかしながら、このような期間が存在すると、このシ
フトレジスタを第７図のようなサンプル・ホールド回路
に適用した場合に次のような問題が生じた。
フトレジスタを第７図のようなサンプル・ホールド回路
に適用した場合に次のような問題が生じた。
即ち、このサンプル・ホールド回路はシフトレジスタ
21の各ビットの出力でFETスイッチ22を順次導通させ、
各時点での入力波形をホールドコンデンサ23に順次ホー
ルドしていく回路であるが、シフトレジスタ21の隣合う
ビットが同時に中間値になると、２つの隣合うFETスイ
ッチ22が同時にオンして、入力波形がホールドコンデン
サ23に正しくホールドされないという問題点があった。
21の各ビットの出力でFETスイッチ22を順次導通させ、
各時点での入力波形をホールドコンデンサ23に順次ホー
ルドしていく回路であるが、シフトレジスタ21の隣合う
ビットが同時に中間値になると、２つの隣合うFETスイ
ッチ22が同時にオンして、入力波形がホールドコンデン
サ23に正しくホールドされないという問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、シフトレジスタの隣合うビットの出力が同時にハイ
レベルでもなくローレベルでもない中間値になる期間が
発生することがなく、サンプル・ホールド回路のサンプ
リングタイミング生成に適用した場合でも常に正しい入
力波形のサンプリングを可能にするMOS型シフトレジス
タを提供することを目的とする。
て、シフトレジスタの隣合うビットの出力が同時にハイ
レベルでもなくローレベルでもない中間値になる期間が
発生することがなく、サンプル・ホールド回路のサンプ
リングタイミング生成に適用した場合でも常に正しい入
力波形のサンプリングを可能にするMOS型シフトレジス
タを提供することを目的とする。
［課題を解決するための手段］ 本発明に係るMOS型シフトレジスタは、下位ビット側
からのデータを第１のクロックに従って通過させる第１
のトランスファゲートと、この第１のトランスファゲー
トを通過したデータを前記第１のクロックを反転させた
第２のクロックに従って保持する第１の保持回路と、こ
の第１の保持回路の保持動作と同時に前記第２クロック
に従って前記第１の保持回路に保持されたデータを通過
させる第２のトランスファゲートと、この第２のトラン
スファゲートを通過したデータを上位ビット側に出力す
ると共に前記第１のクロックに従って保持する第２の保
持回路と、前記第１のトランスファゲートの出力と前記
第２のトランスファゲートの出力とを入力とするNORゲ
ートとを有する１ビットシフトレジスタをビット数分縦
続接続して構成され、前記NORゲートの出力が各ビット
の出力として取出されていることを特徴とする。
からのデータを第１のクロックに従って通過させる第１
のトランスファゲートと、この第１のトランスファゲー
トを通過したデータを前記第１のクロックを反転させた
第２のクロックに従って保持する第１の保持回路と、こ
の第１の保持回路の保持動作と同時に前記第２クロック
に従って前記第１の保持回路に保持されたデータを通過
させる第２のトランスファゲートと、この第２のトラン
スファゲートを通過したデータを上位ビット側に出力す
ると共に前記第１のクロックに従って保持する第２の保
持回路と、前記第１のトランスファゲートの出力と前記
第２のトランスファゲートの出力とを入力とするNORゲ
ートとを有する１ビットシフトレジスタをビット数分縦
続接続して構成され、前記NORゲートの出力が各ビット
の出力として取出されていることを特徴とする。
［作用］ 本発明によれば、第１のトランスファゲートの入力又
は出力と第２のトランスファゲートの出力とを入力する
NORゲートの出力を各ビットの出力として取出すように
したので、下位ビット側の出力（第１のトランスファゲ
ートの入力又は出力）がハイレベルのときにはNORゲー
トの出力は強制的にローレベルとなり、下位ビット側の
出力がローレベルになってから第２のトランスファゲー
トの出力が反転されてそのビットの出力として取出され
る。このため、本発明のシフトレジスタにおいては隣合
うビットが同時にハイレベルでもなくローレベルでもな
い中間値になる期間が存在することがない。従って、こ
のシフトレジスタをサンプル・ホールド回路のサンプリ
ングタイミングの生成回路として適用した場合でも確実
に入力波形をサンプリングすることができる。
は出力と第２のトランスファゲートの出力とを入力する
NORゲートの出力を各ビットの出力として取出すように
したので、下位ビット側の出力（第１のトランスファゲ
ートの入力又は出力）がハイレベルのときにはNORゲー
トの出力は強制的にローレベルとなり、下位ビット側の
出力がローレベルになってから第２のトランスファゲー
トの出力が反転されてそのビットの出力として取出され
る。このため、本発明のシフトレジスタにおいては隣合
うビットが同時にハイレベルでもなくローレベルでもな
い中間値になる期間が存在することがない。従って、こ
のシフトレジスタをサンプル・ホールド回路のサンプリ
ングタイミングの生成回路として適用した場合でも確実
に入力波形をサンプリングすることができる。
［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。
いて説明する。
本発明の実施例の説明に先立ち、先ず、本発明の実施
例ではない類似技術について参考例として説明する。第
１図はこの参考例に係るMOS型シフトレジスタの構成を
示す図である。１ビットシフトレジスタ1a,1b,…は必要
なビット数分だけ縦続接続されてシフトレジスタを構成
している。この実施例の１ビットシフトレジスタ1a,1b,
…が第５図に示した従来のものと異なる点はトランスフ
ァゲート10i（ｉはa,b,…）の入力とトランスファゲー
ト13iの出力とを入力とするNORゲート16iを新たに設
け、このNORゲート16iの出力を各１ビットシフトレジス
タ1iの出力A,B,…とした点である。他の構成については
上述した従来の１ビットシフトレジスタ3a,3b,…と同一
であるため、詳しい説明は省略する。
例ではない類似技術について参考例として説明する。第
１図はこの参考例に係るMOS型シフトレジスタの構成を
示す図である。１ビットシフトレジスタ1a,1b,…は必要
なビット数分だけ縦続接続されてシフトレジスタを構成
している。この実施例の１ビットシフトレジスタ1a,1b,
…が第５図に示した従来のものと異なる点はトランスフ
ァゲート10i（ｉはa,b,…）の入力とトランスファゲー
ト13iの出力とを入力とするNORゲート16iを新たに設
け、このNORゲート16iの出力を各１ビットシフトレジス
タ1iの出力A,B,…とした点である。他の構成については
上述した従来の１ビットシフトレジスタ3a,3b,…と同一
であるため、詳しい説明は省略する。
第２図はこの参考例に係るシフトレジスタの動作を示
すタイミング図である。
すタイミング図である。
いま、入力端子Tinから第２図に示すような入力信号
が入力されると、クロックφの最初のローレベル期間で
トランスファゲート10aは入力信号を通過させるので、
インバータ11aの出力はローレベルになる。クロックφ
が立上ると、トランスファゲート10aが遮断すると共に
トランスファゲート13aが導通し、インバータ14aの出力
は立上る。この出力は次段の１ビットシフトレジスタ1b
に与えられる。このとき、入力端子Tinに供給されてい
る信号は未だハイレベルを維持しているので、NORゲー
ト16aの出力はローレベルを維持する。入力信号がロー
レベルになるとNORゲート16aの出力はハイレベルに立上
り、出力Ａとして他の回路に供給される。
が入力されると、クロックφの最初のローレベル期間で
トランスファゲート10aは入力信号を通過させるので、
インバータ11aの出力はローレベルになる。クロックφ
が立上ると、トランスファゲート10aが遮断すると共に
トランスファゲート13aが導通し、インバータ14aの出力
は立上る。この出力は次段の１ビットシフトレジスタ1b
に与えられる。このとき、入力端子Tinに供給されてい
る信号は未だハイレベルを維持しているので、NORゲー
ト16aの出力はローレベルを維持する。入力信号がロー
レベルになるとNORゲート16aの出力はハイレベルに立上
り、出力Ａとして他の回路に供給される。
クロックφがローレベルになると、１ビットシフトレ
ジスタ1bのトランスファゲート10bが導通し、ハイレベ
ルの出力Ａが取込まれる。これにより、インバータ11b
の出力はローレベルに立下る。このときトランスファゲ
ート10aも導通するので、次の入力Tinのレベルであるロ
ーレベルが１ビットシフトレジスタ1aに取込まれる。続
いてクロックφが立上ると、トランスファゲート13a,13
bが夫々導通するので、１ビットシフトレジスタ1aから
１ビットシフトレジスタ1bへの出力は立下り、１ビット
シフトレジスタ1bから次ビットへの出力は立上る。この
とき、入力端子Tinに入力されている入力信号はローレ
ベルであるから、NORゲート16aからの出力Ａはインバー
タ14aの出力と同様のタイミングで立下る。一方、NORゲ
ート16bからの出力Ｂは、インバータ14aの出力がローレ
ベルにならない間（第２図β領域）はローレベルを維持
する。そして、インバータ14aの出力、即ち、出力Ａが
ローレベルになると、NORゲート16bからの出力Ｂが立上
る。
ジスタ1bのトランスファゲート10bが導通し、ハイレベ
ルの出力Ａが取込まれる。これにより、インバータ11b
の出力はローレベルに立下る。このときトランスファゲ
ート10aも導通するので、次の入力Tinのレベルであるロ
ーレベルが１ビットシフトレジスタ1aに取込まれる。続
いてクロックφが立上ると、トランスファゲート13a,13
bが夫々導通するので、１ビットシフトレジスタ1aから
１ビットシフトレジスタ1bへの出力は立下り、１ビット
シフトレジスタ1bから次ビットへの出力は立上る。この
とき、入力端子Tinに入力されている入力信号はローレ
ベルであるから、NORゲート16aからの出力Ａはインバー
タ14aの出力と同様のタイミングで立下る。一方、NORゲ
ート16bからの出力Ｂは、インバータ14aの出力がローレ
ベルにならない間（第２図β領域）はローレベルを維持
する。そして、インバータ14aの出力、即ち、出力Ａが
ローレベルになると、NORゲート16bからの出力Ｂが立上
る。
このようにして、シフトレジスタは入力信号を順次シ
フトしていく。
フトしていく。
この回路によれば、出力Ａが立下ってからでないと出
力Ｂが立上らないので、第２図β領域に示したように、
隣合う出力が同時に中間値になることはない。
力Ｂが立上らないので、第２図β領域に示したように、
隣合う出力が同時に中間値になることはない。
第３図は本発明の実施例に係るMOS型シフトレジスタ
を示す図である。
を示す図である。
この実施例における１ビットシフトレジスタ2a,2b
は、トランスファゲート10a,10bの出力とトランスファ
ゲート13a,13bの出力とをNORゲート17a,17bの入力とし
ている。他の構成は第１図に示した参考例と同一であ
る。
は、トランスファゲート10a,10bの出力とトランスファ
ゲート13a,13bの出力とをNORゲート17a,17bの入力とし
ている。他の構成は第１図に示した参考例と同一であ
る。
この実施例においては、第４図の動作波形図に示すよ
うに、１ビットシフトレジスタ2bの出力Ｂは１つ下位ビ
ットの出力Ａがローレベルになり、更にクロックφが立
下ってトランスファゲート10a,10bが導通状態にならな
いと立上らない。
うに、１ビットシフトレジスタ2bの出力Ｂは１つ下位ビ
ットの出力Ａがローレベルになり、更にクロックφが立
下ってトランスファゲート10a,10bが導通状態にならな
いと立上らない。
従って、この実施例によれば、クロックφのパルス幅
を調整することで、隣合うビットの立下りと立上りとの
下を調整することができ、サンプル・ホールド回路に適
用した場合に、更に確実なサンプル・ホールド動作を保
証することが可能になる。
を調整することで、隣合うビットの立下りと立上りとの
下を調整することができ、サンプル・ホールド回路に適
用した場合に、更に確実なサンプル・ホールド動作を保
証することが可能になる。
［発明の効果］ 以上説明したように、本発明は各１ビットシフトレジ
スタの各ビットの出力にNORゲートを追加して、１つ下
位のビットの出力がローレベルになるまでそのビットの
出力をローレベルに保持し、１つ下位のビットの出力が
ローレベルになってからそのビットの出力をハイレベル
にするようにしたので、隣合うビットの出力が同時に中
間値になることがなく、サンプル・ホールド回路に用い
た場合、入力波形が正しくホールドができる効果があ
る。
スタの各ビットの出力にNORゲートを追加して、１つ下
位のビットの出力がローレベルになるまでそのビットの
出力をローレベルに保持し、１つ下位のビットの出力が
ローレベルになってからそのビットの出力をハイレベル
にするようにしたので、隣合うビットの出力が同時に中
間値になることがなく、サンプル・ホールド回路に用い
た場合、入力波形が正しくホールドができる効果があ
る。
第１図は本発明の参考例に係るシフトレジスタの回路
図、第２図は第１図の回路の動作を示すタイミング図、
第３図は本発明の実施例に係るシフトレジスタの回路
図、第４図は第３図の回路の動作を示すタイミング図、
第５図は従来のシフトレジスタの回路図、第６図は第５
図の回路の動作を示すタイミング図、第７図はシフトレ
ジスタの出力でサンプリングのタイミングを決定するサ
ンプル・ホールド回路を示す回路図である。 1a,1b,2a,2b,3a,3b;1ビットシフトレジスタ、10a,10b,1
3a,13b;トランスファゲート、11a,11b,14a,14b;インバ
ータ、12a,12b,15a,15b;クロックドインバータ、16a,16
b,17a,17b;NORゲート、21;シフトレジスタ、22;FETスイ
ッチ、23;ホールドコンデンサ
図、第２図は第１図の回路の動作を示すタイミング図、
第３図は本発明の実施例に係るシフトレジスタの回路
図、第４図は第３図の回路の動作を示すタイミング図、
第５図は従来のシフトレジスタの回路図、第６図は第５
図の回路の動作を示すタイミング図、第７図はシフトレ
ジスタの出力でサンプリングのタイミングを決定するサ
ンプル・ホールド回路を示す回路図である。 1a,1b,2a,2b,3a,3b;1ビットシフトレジスタ、10a,10b,1
3a,13b;トランスファゲート、11a,11b,14a,14b;インバ
ータ、12a,12b,15a,15b;クロックドインバータ、16a,16
b,17a,17b;NORゲート、21;シフトレジスタ、22;FETスイ
ッチ、23;ホールドコンデンサ
Claims (1)
- 【請求項１】下位ビット側からのデータを第１のクロッ
クに従って通過させる第１のトランスファゲートと、こ
の第１のトランスファゲートを通過したデータを前記第
１のクロックを反転させた第２のクロックに従って保持
する第１の保持回路と、この第１の保持回路の保持動作
と同時に前記第２クロックに従って前記第１の保持回路
に保持されたデータを通過させる第２のトランスファゲ
ートと、この第２のトランスファゲートを通過したデー
タを前記第１のクロックに従って保持する第２の保持回
路と、前記第１のトランスファゲートの出力と前記第２
のトランスファゲートの出力とを入力とするNORゲート
とを有する１ビットシフトレジスタをビット数分縦続接
続して構成され、前記NORゲートの出力が各ビットの出
力として取出されていることを特徴とするMOS型シフト
レジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137099A JP2639105B2 (ja) | 1989-05-30 | 1989-05-30 | Ｍｏｓ型シフトレジスタ |
| EP90110160A EP0403836B1 (en) | 1989-05-30 | 1990-05-29 | Shiftregister for producing pulses in sequence |
| DE69021649T DE69021649T2 (de) | 1989-05-30 | 1990-05-29 | Schieberegister zur Erzeugung von Impulsen in Sequenz. |
| US07/530,267 US5099502A (en) | 1989-05-30 | 1990-05-30 | Shift register for producing pulses in sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137099A JP2639105B2 (ja) | 1989-05-30 | 1989-05-30 | Ｍｏｓ型シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033198A JPH033198A (ja) | 1991-01-09 |
| JP2639105B2 true JP2639105B2 (ja) | 1997-08-06 |
Family
ID=15190837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137099A Expired - Lifetime JP2639105B2 (ja) | 1989-05-30 | 1989-05-30 | Ｍｏｓ型シフトレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5099502A (ja) |
| EP (1) | EP0403836B1 (ja) |
| JP (1) | JP2639105B2 (ja) |
| DE (1) | DE69021649T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190373B1 (ko) * | 1996-02-08 | 1999-06-01 | 김영환 | 리드 패스를 위한 고속 동기식 메모리 장치 |
| JP4956506B2 (ja) | 2008-08-08 | 2012-06-20 | 株式会社東芝 | シフトレジスタ |
| TWI525615B (zh) | 2011-04-29 | 2016-03-11 | 半導體能源研究所股份有限公司 | 半導體儲存裝置 |
| JP6899344B2 (ja) | 2018-02-22 | 2021-07-07 | 株式会社東芝 | 放射線検出器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1240110A (en) * | 1967-12-14 | 1971-07-21 | Plessey Co Ltd | Improvements in or relating to switching circuits |
| US3862440A (en) * | 1972-09-14 | 1975-01-21 | Tokyo Shibaura Electric Co | Pulse transforming circuit arrangements using a clock pulse responsive delayed inverter means |
| US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
| US4667339A (en) * | 1983-12-05 | 1987-05-19 | Texas Instruments Incorporated | Level sensitive latch stage |
| FR2578125B1 (fr) * | 1985-02-28 | 1987-04-10 | Efcis | Bascule bistable statique en technologie cmos |
| JPH0691431B2 (ja) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | フリツプフロツプ回路用クロツク制御回路 |
-
1989
- 1989-05-30 JP JP1137099A patent/JP2639105B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-29 DE DE69021649T patent/DE69021649T2/de not_active Expired - Fee Related
- 1990-05-29 EP EP90110160A patent/EP0403836B1/en not_active Expired - Lifetime
- 1990-05-30 US US07/530,267 patent/US5099502A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5099502A (en) | 1992-03-24 |
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