JP2678115B2 - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JP2678115B2 JP2678115B2 JP4056274A JP5627492A JP2678115B2 JP 2678115 B2 JP2678115 B2 JP 2678115B2 JP 4056274 A JP4056274 A JP 4056274A JP 5627492 A JP5627492 A JP 5627492A JP 2678115 B2 JP2678115 B2 JP 2678115B2
- Authority
- JP
- Japan
- Prior art keywords
- overflow
- bit
- signal
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、設定された入力カウ
ント値（デジタルデータ）を入力クロックによりカウン
トし、上記入力カウント値に応じた時間でオーバーフロ
ー信号の出力、もしくは波形信号の出力を行うタイマ回
路に関するものである。
ント値（デジタルデータ）を入力クロックによりカウン
トし、上記入力カウント値に応じた時間でオーバーフロ
ー信号の出力、もしくは波形信号の出力を行うタイマ回
路に関するものである。
【０００２】
【従来の技術】一般に、タイマ回路は、ｎビットの入力
カウント値を入力クロックによりカウントするｎビット
のカウンタと、このカウンタのオーバーフローを検出し
てオーバーフロー信号を出力するオーバーフロー検出回
路とから構成されている。また、波形出力機能を備えた
タイマ回路では、上記のタイマ回路の構成に加えて、上
記オーバーフロー信号をトリガとして「１」→「０」ま
たは「０」→「１」に変化する波形を出力する波形発生
回路とから構成されている。すなわち、従来の波形出力
機能付きタイマ回路は、図６で示すように構成されてい
る。図６において、１はデータバス（ＤＢ）、３はオー
バーフロー検出回路、８は波形発生回路、９はｎビット
カウンタ、１ａはｎビットの入力カウント値、３ａはオ
ーバーフロー信号、７ａは入力クロック、８ａは出力波
形信号、９ａはカウント値であり、波形出力機能がない
ものは波形発生回路８のない構成となっている。ｎビッ
トカウンタ９は、ｎビットの入力カウント値１ａをデー
タバス１から入力して設定し、入力クロック７ａに基づ
いてカウントする。そして、カウントしたカウント値９
ａをオーバーフロー検出回路３に出力する。オーバーフ
ロー検出回路３は、カウント値９ａからｎビットカウン
タ９のオーバーフローを検出し、オーバーフロー信号３
ａを波形発生回路８に出力する。波形発生回路８は、オ
ーバーフロー信号３ａをトリガとして、「１」→「０」
または「０」→「１」に変化する出力波形信号８ａを出
力する。
カウント値を入力クロックによりカウントするｎビット
のカウンタと、このカウンタのオーバーフローを検出し
てオーバーフロー信号を出力するオーバーフロー検出回
路とから構成されている。また、波形出力機能を備えた
タイマ回路では、上記のタイマ回路の構成に加えて、上
記オーバーフロー信号をトリガとして「１」→「０」ま
たは「０」→「１」に変化する波形を出力する波形発生
回路とから構成されている。すなわち、従来の波形出力
機能付きタイマ回路は、図６で示すように構成されてい
る。図６において、１はデータバス（ＤＢ）、３はオー
バーフロー検出回路、８は波形発生回路、９はｎビット
カウンタ、１ａはｎビットの入力カウント値、３ａはオ
ーバーフロー信号、７ａは入力クロック、８ａは出力波
形信号、９ａはカウント値であり、波形出力機能がない
ものは波形発生回路８のない構成となっている。ｎビッ
トカウンタ９は、ｎビットの入力カウント値１ａをデー
タバス１から入力して設定し、入力クロック７ａに基づ
いてカウントする。そして、カウントしたカウント値９
ａをオーバーフロー検出回路３に出力する。オーバーフ
ロー検出回路３は、カウント値９ａからｎビットカウン
タ９のオーバーフローを検出し、オーバーフロー信号３
ａを波形発生回路８に出力する。波形発生回路８は、オ
ーバーフロー信号３ａをトリガとして、「１」→「０」
または「０」→「１」に変化する出力波形信号８ａを出
力する。
【０００３】図７は従来のタイマ回路（図６と同じ構
成）による動作を示す波形図であり、４ビットの入力カ
ウント値の例を示している。図７において、（Ａ）はｎ
ビットカウンタ（４ビットカウンタ）９の入力クロック
７ａの波形、（Ｂ）は４ビットカウンタ９のカウント値
９ａ、（Ｃ）はオーバーフロー検出回路３からのオーバ
ーフロー信号３ａの波形、（Ｄ）は波形発生回路８から
の出力波形信号８ａの波形である。次に、従来のタイマ
回路（４ビットのタイマ回路）の動作について、図６，
図７を用いて説明する。初めに、データバス１から４ビ
ットカウンタ９に５（２進数で「０１０１」）のタイマ
値が設定される。４ビットカウンタ９は、タイマ値の５
を入力クロック７ａの立ち下がりでカウントする。そし
て、１（２進数で「０００１」）を数え、０（２進数で
「００００」）をカウントすると０のカウント値９ａを
オーバーフロー検出回路３に出力する。オーバーフロー
検出回路３は、０のカウント値９ａからオーバーフロー
を検出し、オーバーフロー信号３ａを波形発生回路８に
出力する。波形発生回路８はオーバーフロー信号３ａを
受けると、「１」→「０」に波形を変化させた周期Ｔ０
の出力波形信号８ａを出力する。なお、この出力波形信
号８ａは、４ビットカウンタ９のカウント開始の時に、
「０」→「１」に波形を変化させている。
成）による動作を示す波形図であり、４ビットの入力カ
ウント値の例を示している。図７において、（Ａ）はｎ
ビットカウンタ（４ビットカウンタ）９の入力クロック
７ａの波形、（Ｂ）は４ビットカウンタ９のカウント値
９ａ、（Ｃ）はオーバーフロー検出回路３からのオーバ
ーフロー信号３ａの波形、（Ｄ）は波形発生回路８から
の出力波形信号８ａの波形である。次に、従来のタイマ
回路（４ビットのタイマ回路）の動作について、図６，
図７を用いて説明する。初めに、データバス１から４ビ
ットカウンタ９に５（２進数で「０１０１」）のタイマ
値が設定される。４ビットカウンタ９は、タイマ値の５
を入力クロック７ａの立ち下がりでカウントする。そし
て、１（２進数で「０００１」）を数え、０（２進数で
「００００」）をカウントすると０のカウント値９ａを
オーバーフロー検出回路３に出力する。オーバーフロー
検出回路３は、０のカウント値９ａからオーバーフロー
を検出し、オーバーフロー信号３ａを波形発生回路８に
出力する。波形発生回路８はオーバーフロー信号３ａを
受けると、「１」→「０」に波形を変化させた周期Ｔ０
の出力波形信号８ａを出力する。なお、この出力波形信
号８ａは、４ビットカウンタ９のカウント開始の時に、
「０」→「１」に波形を変化させている。
【０００４】ところで、このタイマ回路には、入力クロ
ックに基づく最小分解幅があり、この最小分解幅は、技
術の向上とともに小さくなってきている。この理由は、
例えば、そのタイマ回路の最小分解幅を小さくした場合
には、カウンタからオーバーフロー信号が発生する時点
の精度を向上できる、また、最小分解幅の小さいタイマ
をＰＷＭ制御方式の電源の制御回路に用いた場合には、
その電源から発生する電圧を細かく制御できる等のメリ
ットがある。したがって、これらのメリットを得るため
に、従来のタイマ回路を使用して最小分解幅を小さくす
るには、もととなる入力クロックの周波数を上げる必要
があった。
ックに基づく最小分解幅があり、この最小分解幅は、技
術の向上とともに小さくなってきている。この理由は、
例えば、そのタイマ回路の最小分解幅を小さくした場合
には、カウンタからオーバーフロー信号が発生する時点
の精度を向上できる、また、最小分解幅の小さいタイマ
をＰＷＭ制御方式の電源の制御回路に用いた場合には、
その電源から発生する電圧を細かく制御できる等のメリ
ットがある。したがって、これらのメリットを得るため
に、従来のタイマ回路を使用して最小分解幅を小さくす
るには、もととなる入力クロックの周波数を上げる必要
があった。
【０００５】
【発明が解決しようとする課題】従来のタイマ回路は、
上述したように、４ビットカウンタ９で設定されたカウ
ント値が入力クロックの立ち下がりのサイクルごとにカ
ウントされる。このため、オーバーフロー検出回路３か
らのオーバーフロー信号３ａの発生位置は、入力クロッ
ク７ａのサイクル（図７の（Ａ）における〜）に一
致しており、最小分解幅も入力クロック７ａに一致す
る。したがって、最小分解幅を小さくするためには入力
クロックを高速にしなければならない。また、波形発生
機能を備えた従来のタイマ回路は、「１」→「０」また
は「０」→「１」の出力波形信号８ａの変化を、オーバ
ーフロー信号３ａ（図７の（ｃ））をトリガとして行っ
ている。このため、出力波形信号８ａの変化位置は、上
記と同様に、入力クロック７ａのサイクルごとに一致す
る。すなわち最小分解幅が入力クロックに一致している
ため、最小分解幅を小さくするには入力クロックを高速
にしなければならない。このように、従来のタイマ回路
では、最小分解幅を小さくするために、入力クロックを
高速にする必要があるが、入力クロックの周波数を高く
した場合、使用される回路等に用いられるトランジスタ
等の回路素子の動作速度を上げる必要が出てくる。した
がって、回路素子の開発だけでなく、装置全体を入力ク
ロックの周波数に合わせた設計をしなければならないと
いう問題点がある。
上述したように、４ビットカウンタ９で設定されたカウ
ント値が入力クロックの立ち下がりのサイクルごとにカ
ウントされる。このため、オーバーフロー検出回路３か
らのオーバーフロー信号３ａの発生位置は、入力クロッ
ク７ａのサイクル（図７の（Ａ）における〜）に一
致しており、最小分解幅も入力クロック７ａに一致す
る。したがって、最小分解幅を小さくするためには入力
クロックを高速にしなければならない。また、波形発生
機能を備えた従来のタイマ回路は、「１」→「０」また
は「０」→「１」の出力波形信号８ａの変化を、オーバ
ーフロー信号３ａ（図７の（ｃ））をトリガとして行っ
ている。このため、出力波形信号８ａの変化位置は、上
記と同様に、入力クロック７ａのサイクルごとに一致す
る。すなわち最小分解幅が入力クロックに一致している
ため、最小分解幅を小さくするには入力クロックを高速
にしなければならない。このように、従来のタイマ回路
では、最小分解幅を小さくするために、入力クロックを
高速にする必要があるが、入力クロックの周波数を高く
した場合、使用される回路等に用いられるトランジスタ
等の回路素子の動作速度を上げる必要が出てくる。した
がって、回路素子の開発だけでなく、装置全体を入力ク
ロックの周波数に合わせた設計をしなければならないと
いう問題点がある。
【０００６】この発明は、上記のオーバーフロー信号お
よび出力波形の最小分解幅を小さく、すなわち入力クロ
ックの半サイクルにできるタイマ回路を提供することを
目的としている。
よび出力波形の最小分解幅を小さく、すなわち入力クロ
ックの半サイクルにできるタイマ回路を提供することを
目的としている。
【０００７】
【課題を解決するための手段】この第１の発明に係るタ
イマ回路は、図１で示すように、カウント値が設定され
たカウンタのオーバーフローを検出してオーバーフロー
信号を出力するオーバーフロー検出回路３を有するタイ
マ回路において、上記オーバーフロー検出回路３の前段
に設けられ、設定されたｎビットの入力カウント値のう
ち、上位ｎ−１ビットを所定の入力クロックに基づいて
計数するカウンタ手段（ｎ−１ビットカウンタ２）と、
上記入力カウント値の下位１ビットを格納するビット記
憶手段（１ビットレジスタ６）と、上記オーバーフロー
検出回路３からのオーバーフロー信号を上記入力クロッ
クの半サイクル分を遅延する遅延手段（遅延回路４）
と、この遅延手段で遅延されたオーバーフロー信号また
は上記オーバーフロー検出回路３からの遅延されていな
いオーバーフロー信号を、上記ビット記憶手段の格納値
に応じて選択して出力する切り替え手段（切り替え回路
５）とを備えた。この第２の発明に係るタイマ回路は、
図４で示すように、カウント値が設定されたカウンタの
オーバーフローを検出してオーバーフロー信号を出力す
るオーバーフロー検出回路３を有するタイマ回路におい
て、上記オーバーフロー検出回路３の前段に設けられ、
設定されたｎビットの入力カウント値のうち、上位ｎ−
１ビットを所定の入力クロックに基づいて計数するビッ
トカウンタ手段（ｎ−１ビットカウンタ２）と、上記入
力カウント値の下位１ビットを格納するビット記憶手段
（１ビットレジスタ６）と、上記オーバーフロー検出回
路３からのオーバーフロー信号に基づいて所定の波形信
号を発生する波形信号発生手段（波形発生回路８）と、
この波形信号発生手段からの波形信号を上記入力クロッ
クの半サイクル分遅延する遅延手段（遅延回路４）と、
この遅延手段で遅延された波形信号または上記オーバー
フロー検出回路３からの遅延されていない波形信号を、
上記ビット記憶手段の格納値に応じて選択して出力する
切り替え手段（切り替え回路５）とを備えた。
イマ回路は、図１で示すように、カウント値が設定され
たカウンタのオーバーフローを検出してオーバーフロー
信号を出力するオーバーフロー検出回路３を有するタイ
マ回路において、上記オーバーフロー検出回路３の前段
に設けられ、設定されたｎビットの入力カウント値のう
ち、上位ｎ−１ビットを所定の入力クロックに基づいて
計数するカウンタ手段（ｎ−１ビットカウンタ２）と、
上記入力カウント値の下位１ビットを格納するビット記
憶手段（１ビットレジスタ６）と、上記オーバーフロー
検出回路３からのオーバーフロー信号を上記入力クロッ
クの半サイクル分を遅延する遅延手段（遅延回路４）
と、この遅延手段で遅延されたオーバーフロー信号また
は上記オーバーフロー検出回路３からの遅延されていな
いオーバーフロー信号を、上記ビット記憶手段の格納値
に応じて選択して出力する切り替え手段（切り替え回路
５）とを備えた。この第２の発明に係るタイマ回路は、
図４で示すように、カウント値が設定されたカウンタの
オーバーフローを検出してオーバーフロー信号を出力す
るオーバーフロー検出回路３を有するタイマ回路におい
て、上記オーバーフロー検出回路３の前段に設けられ、
設定されたｎビットの入力カウント値のうち、上位ｎ−
１ビットを所定の入力クロックに基づいて計数するビッ
トカウンタ手段（ｎ−１ビットカウンタ２）と、上記入
力カウント値の下位１ビットを格納するビット記憶手段
（１ビットレジスタ６）と、上記オーバーフロー検出回
路３からのオーバーフロー信号に基づいて所定の波形信
号を発生する波形信号発生手段（波形発生回路８）と、
この波形信号発生手段からの波形信号を上記入力クロッ
クの半サイクル分遅延する遅延手段（遅延回路４）と、
この遅延手段で遅延された波形信号または上記オーバー
フロー検出回路３からの遅延されていない波形信号を、
上記ビット記憶手段の格納値に応じて選択して出力する
切り替え手段（切り替え回路５）とを備えた。
【０００８】
【作用】この第１の発明によるタイマ回路は、初めにカ
ウンタ手段（ｎ−１ビットカウンタ２）にｎビットの入
力カウント値のうち上位ｎ−１ビットが設定され、その
入力カウント値のうち下位１ビットがビット記憶手段
（１ビットレジスタ６）に格納される。上記カウンタ手
段はそのカウント値の上位ｎ−１ビットを入力クロック
に基づいてカウント（計数）し、上記オーバーフロー検
出回路３は上記カウンタ手段のオーバーフローを検出し
てオーバーフロー信号を出力する。遅延手段（遅延回路
４）は上記オーバーフロー信号を上記入力クロックの半
サイクル分遅延して出力する。切り替え手段（切り替え
回路５）は、上記オーバーフロー検出回路３から、遅延
しないオーバーフロー信号と上記遅延手段で遅延したオ
ーバーフロー信号とを入力し、上記ビット記憶手段の格
納値に応じてどちらかのオーバーフロー信号を選択して
出力する。したがって、上記オーバーフロー信号の発生
位置の最小分解幅が、入力クロックの半サイクルとする
ことができる。この第２の発明によるタイマ回路は、初
めにカウンタ手段（ｎ−１ビットカウンタ２）にｎビッ
トの入力カウント値のうち上位ｎ−１ビットが設定さ
れ、その入力カウント値のうち下位１ビットがビット記
憶手段（１ビットレジスタ６）に格納される。上記カウ
ンタ手段はその入力カウント値の上位ｎ−１ビットを入
力クロックに基づいてカウント（計数）し、上記オーバ
ーフロー検出回路３は上記カウンタ手段のオーバーフロ
ーを検出してオーバーフロー信号を出力する。波形出力
手段（波形発生回路８）は上記オーバーフロー信号に基
づいて所定の波形信号を出力する。この波形信号を遅延
手段（遅延回路４）により上記入力クロックの半サイク
ル分遅延した後に出力する。切り替え手段（切り替え回
路５）は、上記波形出力手段からの遅延していない波形
信号と上記遅延手段からの遅延された波形信号とを入力
し、上記ビット記憶手段の格納値に応じてどちらかの波
形信号を選択して出力する。したがって、波形信号の変
化位置の最小分解幅が、入力クロックの半サイクルとす
ることができる。
ウンタ手段（ｎ−１ビットカウンタ２）にｎビットの入
力カウント値のうち上位ｎ−１ビットが設定され、その
入力カウント値のうち下位１ビットがビット記憶手段
（１ビットレジスタ６）に格納される。上記カウンタ手
段はそのカウント値の上位ｎ−１ビットを入力クロック
に基づいてカウント（計数）し、上記オーバーフロー検
出回路３は上記カウンタ手段のオーバーフローを検出し
てオーバーフロー信号を出力する。遅延手段（遅延回路
４）は上記オーバーフロー信号を上記入力クロックの半
サイクル分遅延して出力する。切り替え手段（切り替え
回路５）は、上記オーバーフロー検出回路３から、遅延
しないオーバーフロー信号と上記遅延手段で遅延したオ
ーバーフロー信号とを入力し、上記ビット記憶手段の格
納値に応じてどちらかのオーバーフロー信号を選択して
出力する。したがって、上記オーバーフロー信号の発生
位置の最小分解幅が、入力クロックの半サイクルとする
ことができる。この第２の発明によるタイマ回路は、初
めにカウンタ手段（ｎ−１ビットカウンタ２）にｎビッ
トの入力カウント値のうち上位ｎ−１ビットが設定さ
れ、その入力カウント値のうち下位１ビットがビット記
憶手段（１ビットレジスタ６）に格納される。上記カウ
ンタ手段はその入力カウント値の上位ｎ−１ビットを入
力クロックに基づいてカウント（計数）し、上記オーバ
ーフロー検出回路３は上記カウンタ手段のオーバーフロ
ーを検出してオーバーフロー信号を出力する。波形出力
手段（波形発生回路８）は上記オーバーフロー信号に基
づいて所定の波形信号を出力する。この波形信号を遅延
手段（遅延回路４）により上記入力クロックの半サイク
ル分遅延した後に出力する。切り替え手段（切り替え回
路５）は、上記波形出力手段からの遅延していない波形
信号と上記遅延手段からの遅延された波形信号とを入力
し、上記ビット記憶手段の格納値に応じてどちらかの波
形信号を選択して出力する。したがって、波形信号の変
化位置の最小分解幅が、入力クロックの半サイクルとす
ることができる。
【０００９】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は、この第１の発明の一実施例（第１の実施
例）におけるタイマ回路のブロック図である。図１にお
いて、１はデータバス（ＤＢ）、２はカウンタ手段とし
てのｎ−１ビットカウンタ、３はオーバーフロー検出回
路、４は遅延手段としての遅延回路、５は切り替え手段
としての切り替え回路、６はビット記憶手段としての１
ビットレジスタ、１ａは入力され設定されるｎビットの
入力カウント値、２ａはｎ−１ビットカウンタ２のカウ
ント値、３ａはオーバーフロー検出回路３で検出された
オーバーフロー信号、４ａは遅延回路４の出力信号、７
ａは入力クロック、６ａは１ビットレジスタ６の格納値
である。なお、図１において、図６の従来例と同一のも
のには同一符号を付しており、以下の詳細な説明を省略
する。
する。図１は、この第１の発明の一実施例（第１の実施
例）におけるタイマ回路のブロック図である。図１にお
いて、１はデータバス（ＤＢ）、２はカウンタ手段とし
てのｎ−１ビットカウンタ、３はオーバーフロー検出回
路、４は遅延手段としての遅延回路、５は切り替え手段
としての切り替え回路、６はビット記憶手段としての１
ビットレジスタ、１ａは入力され設定されるｎビットの
入力カウント値、２ａはｎ−１ビットカウンタ２のカウ
ント値、３ａはオーバーフロー検出回路３で検出された
オーバーフロー信号、４ａは遅延回路４の出力信号、７
ａは入力クロック、６ａは１ビットレジスタ６の格納値
である。なお、図１において、図６の従来例と同一のも
のには同一符号を付しており、以下の詳細な説明を省略
する。
【００１０】ｎ−１ビットカウンタ２は、分割されて入
力されたｎビットの入力カウント値１ａのうち、上位ｎ
−１ビットを設定して、入力クロック７ａに同期してカ
ウント（計数）する。例えば、４ビットの入力カウント
値「０１０１」が入力されると、「０１０」の上位３ビ
ットを分割してｎ−１ビットカウンタ２に設定し、カウ
ントする。すなわち、データバス１から入力されたカウ
ント値をほぼ１／２の値にしてｎ−１ビットカウンタ２
（４ビットの入力カウント値の場合、３ビットカウンタ
２）でカウントする。オーバーフロー検出回路３は、ｎ
−１ビットカウンタ２のカウント値２ａが例えば０にな
るのを検出することによって、そのカウンタ２のオーバ
ーフローを検出し、オーバーフロー信号３ａを出力す
る。遅延回路４は、オーバーフロー信号３ａを入力クロ
ック７ａの半クロック（例えば入力クロックの周期Ｔの
場合、（１／２）Ｔの分だけ遅延して出力信号４ａを出
力する。一方、１ビットレジスタ６は、ｎビットの入力
カウント値１ａのうち下位１ビット、例えばカウント
「０１０１」の下位１ビットの「１」を格納する。切り
替え回路５は、１ビットレジスタ６に格納された格納値
（上記の場合レジスタ値「１」）に応じて、オーバーフ
ロー信号３ａまたは出力信号４ａを選択し、出力信号５
ａとして出力する。
力されたｎビットの入力カウント値１ａのうち、上位ｎ
−１ビットを設定して、入力クロック７ａに同期してカ
ウント（計数）する。例えば、４ビットの入力カウント
値「０１０１」が入力されると、「０１０」の上位３ビ
ットを分割してｎ−１ビットカウンタ２に設定し、カウ
ントする。すなわち、データバス１から入力されたカウ
ント値をほぼ１／２の値にしてｎ−１ビットカウンタ２
（４ビットの入力カウント値の場合、３ビットカウンタ
２）でカウントする。オーバーフロー検出回路３は、ｎ
−１ビットカウンタ２のカウント値２ａが例えば０にな
るのを検出することによって、そのカウンタ２のオーバ
ーフローを検出し、オーバーフロー信号３ａを出力す
る。遅延回路４は、オーバーフロー信号３ａを入力クロ
ック７ａの半クロック（例えば入力クロックの周期Ｔの
場合、（１／２）Ｔの分だけ遅延して出力信号４ａを出
力する。一方、１ビットレジスタ６は、ｎビットの入力
カウント値１ａのうち下位１ビット、例えばカウント
「０１０１」の下位１ビットの「１」を格納する。切り
替え回路５は、１ビットレジスタ６に格納された格納値
（上記の場合レジスタ値「１」）に応じて、オーバーフ
ロー信号３ａまたは出力信号４ａを選択し、出力信号５
ａとして出力する。
【００１１】図２は、この第１の一実施例の各部を更に
詳細に示した回路図である。図２では、図１の遅延回
路，切り替え回路，１ビットレジスタを詳細に示してい
る。図２において、４０，４１はトランスミッションゲ
ート、４２〜４４はインバータ回路、５０，５１はクロ
ックドインバータ、５２，５３はインバータ回路、６
０，６１はトランスミッションゲート、６２，６３はイ
ンバータ回路である。遅延回路４はトランスミッション
ゲート４０，４１とインバータ回路４２〜４４から成
る。トランスミッションゲート４０は、入力クロック７
ａが制御端子ＣＬＫ（反転），制御端子ＣＬＫに
「０」，「１」の信号が入力された時にオンし、インバ
ータ回路４２，４３にオーバーフロー信号３ａのデータ
を書き込む。このときトランスミッションゲート４１は
制御端子ＣＬＫ，制御端子ＣＬＫ（反転）に「０」，
「１」の信号が入力されてオフし、次の入力クロックの
半サイクルでトランスミッションゲート４０がオフする
とオンして書き込まれたデータをラッチする。そして、
次の入力クロックの半サイクルで、オーバーフロー信号
３ａの新しいデータをインバータ回路４２，４３にデー
タを書き込み、結果的に書き込まれたデータを入力クロ
ックの半サイクル分遅延させる。１ビットレジスタ６
は、トランスミッションゲート６０，６１とインバータ
回路６２，６３から成る。トランスミッションゲート６
０は制御端子Ｗ（反転），制御端子Ｗに「０」，「１」
のライト信号が入力されるとオンする。また、トランス
ミッションゲート６１は制御端子Ｗ，制御端子Ｗ（反
転）に「１」，「０」のライト信号が入力されるとオン
する。すなわちトランスミッションゲート６０とトラン
スミッションゲート６１とは、一方がオンの時、他方が
オフする。データの書き込みの時は、トランスミッショ
ンゲート６０をオン、トランスミッションゲート６１を
オフし、データのラッチ時にはトランスミッションゲー
ト６１をオンし、トランスミッションゲート６０をオフ
する。切り替え回路５は、クロックドインバータ回路５
０，５１とインバータ回路５２から成る。インバータ回
路５２に「１」信号が入力されると、インバータ回路５
０を活性、インバータ回路５１を非活性にしてインバー
タ回路５０を選択し、インバータ回路５２に「０」信号
が入力されると、インバータ回路５０を非活性、インバ
ータ回路５１を活性にしてインバータ回路５１を選択す
る。
詳細に示した回路図である。図２では、図１の遅延回
路，切り替え回路，１ビットレジスタを詳細に示してい
る。図２において、４０，４１はトランスミッションゲ
ート、４２〜４４はインバータ回路、５０，５１はクロ
ックドインバータ、５２，５３はインバータ回路、６
０，６１はトランスミッションゲート、６２，６３はイ
ンバータ回路である。遅延回路４はトランスミッション
ゲート４０，４１とインバータ回路４２〜４４から成
る。トランスミッションゲート４０は、入力クロック７
ａが制御端子ＣＬＫ（反転），制御端子ＣＬＫに
「０」，「１」の信号が入力された時にオンし、インバ
ータ回路４２，４３にオーバーフロー信号３ａのデータ
を書き込む。このときトランスミッションゲート４１は
制御端子ＣＬＫ，制御端子ＣＬＫ（反転）に「０」，
「１」の信号が入力されてオフし、次の入力クロックの
半サイクルでトランスミッションゲート４０がオフする
とオンして書き込まれたデータをラッチする。そして、
次の入力クロックの半サイクルで、オーバーフロー信号
３ａの新しいデータをインバータ回路４２，４３にデー
タを書き込み、結果的に書き込まれたデータを入力クロ
ックの半サイクル分遅延させる。１ビットレジスタ６
は、トランスミッションゲート６０，６１とインバータ
回路６２，６３から成る。トランスミッションゲート６
０は制御端子Ｗ（反転），制御端子Ｗに「０」，「１」
のライト信号が入力されるとオンする。また、トランス
ミッションゲート６１は制御端子Ｗ，制御端子Ｗ（反
転）に「１」，「０」のライト信号が入力されるとオン
する。すなわちトランスミッションゲート６０とトラン
スミッションゲート６１とは、一方がオンの時、他方が
オフする。データの書き込みの時は、トランスミッショ
ンゲート６０をオン、トランスミッションゲート６１を
オフし、データのラッチ時にはトランスミッションゲー
ト６１をオンし、トランスミッションゲート６０をオフ
する。切り替え回路５は、クロックドインバータ回路５
０，５１とインバータ回路５２から成る。インバータ回
路５２に「１」信号が入力されると、インバータ回路５
０を活性、インバータ回路５１を非活性にしてインバー
タ回路５０を選択し、インバータ回路５２に「０」信号
が入力されると、インバータ回路５０を非活性、インバ
ータ回路５１を活性にしてインバータ回路５１を選択す
る。
【００１２】図３は、この第１の実施例のタイマ回路に
４ビットのカウント値を入力した場合の各部動作を示す
波形図である。図３において、（Ａ）はｎ−１ビットカ
ウンタ２に入力される周期Ｔの入力クロック７ａで〜
はクロックの立ち上がり，下がりを連番で示してお
り、（Ｂ）はｎ−１ビットカウンタ２（この場合、３ビ
ットカウンタ２）のカウント値２ａ、（Ｃ）はオーバー
フロー検出回路３からのオーバーフロー信号３ａ、
（Ｄ）は遅延回路４の出力信号４ａ、（Ｅ）は切り替え
回路５の出力信号５ａを示している。
４ビットのカウント値を入力した場合の各部動作を示す
波形図である。図３において、（Ａ）はｎ−１ビットカ
ウンタ２に入力される周期Ｔの入力クロック７ａで〜
はクロックの立ち上がり，下がりを連番で示してお
り、（Ｂ）はｎ−１ビットカウンタ２（この場合、３ビ
ットカウンタ２）のカウント値２ａ、（Ｃ）はオーバー
フロー検出回路３からのオーバーフロー信号３ａ、
（Ｄ）は遅延回路４の出力信号４ａ、（Ｅ）は切り替え
回路５の出力信号５ａを示している。
【００１３】次に、図１〜図３を用いて、この第１の実
施例の動作について説明する。初めに、データバス１か
ら４ビットの入力カウント値「０１０１」が入力され
る。この入力カウント値「０１０１」は、上位ｎ−１ビ
ット（「０１０」の３ビット）と下位１ビット（「１」
の１ビット）に分割され、「０１０」の３ビットはｎ−
１ビットカウンタ２（３ビットカウンタ２）に設定さ
れ、「１」の１ビットのデータは１ビットレジスタ６に
格納される。このとき、１ビットレジスタ６では、図２
で示すように、ライト信号が制御端子Ｗ，制御端子Ｗ
（反転）に与えられることにより、トランスミッション
ゲート６０をオン，トランスミッションゲート６１をオ
フにして、「１」の１ビットをインバータ回路６２で反
転した「０」のデータを書き込む。そして、クロックド
インバータ５１を活性にして選択する。一方、３ビット
カウンタ２では、入力クロック７ａ（図３の（Ａ））に
基づいて「０１０」の３ビットをカウントし、カウント
値２ａ（図３の（Ｂ））を出力する。オーバーフロー検
出回路３では、カウント値が「００１」から「０００」
になる時（図３（Ａ）の〜）を検出してオーバーフ
ロー信号３ａ（図３の（Ｃ）の「１」の信号）を切り替
え回路５または遅延回路４に出力する。遅延回路４で
は、図２で示すように、トランスミッションゲート４０
をオフ，トランスミッションゲート４１をオンして
「０」となっているが、入力クロック７ａの（１／２）
Ｔ後（図３の（Ａ）の〜）にトランスミッションゲ
ート４０をオン，トランスミッションゲート４１をオフ
してインバータ回路４２に「１」を書き込み、インバー
タ回路４２〜４４に「１」をラッチする。そして結果的
に、（１／２）Ｔ遅延させ出力信号４ａ（図３の
（Ｄ））を出力する。切り替え回路５は上述したよう
に、出力信号４ａを選択しているため、入力クロック７
ａの半サイクルすなわち（１／２）Ｔを遅延した出力信
号５ａ（図３の（Ｅ））を出力する。この結果、この第
１の実施例のタイマ回路では、同じカウント値「０１０
１」を設定したのにもかかわらず、従来例（図７）と比
べ、入力クロック７ａの半分の時間でオーバーフロー信
号を出力できる。すなわち、オーバーフロー信号の最小
分解幅を、入力クロックの周波数を変えずに入力クロッ
クの半サイクルにすることができる。
施例の動作について説明する。初めに、データバス１か
ら４ビットの入力カウント値「０１０１」が入力され
る。この入力カウント値「０１０１」は、上位ｎ−１ビ
ット（「０１０」の３ビット）と下位１ビット（「１」
の１ビット）に分割され、「０１０」の３ビットはｎ−
１ビットカウンタ２（３ビットカウンタ２）に設定さ
れ、「１」の１ビットのデータは１ビットレジスタ６に
格納される。このとき、１ビットレジスタ６では、図２
で示すように、ライト信号が制御端子Ｗ，制御端子Ｗ
（反転）に与えられることにより、トランスミッション
ゲート６０をオン，トランスミッションゲート６１をオ
フにして、「１」の１ビットをインバータ回路６２で反
転した「０」のデータを書き込む。そして、クロックド
インバータ５１を活性にして選択する。一方、３ビット
カウンタ２では、入力クロック７ａ（図３の（Ａ））に
基づいて「０１０」の３ビットをカウントし、カウント
値２ａ（図３の（Ｂ））を出力する。オーバーフロー検
出回路３では、カウント値が「００１」から「０００」
になる時（図３（Ａ）の〜）を検出してオーバーフ
ロー信号３ａ（図３の（Ｃ）の「１」の信号）を切り替
え回路５または遅延回路４に出力する。遅延回路４で
は、図２で示すように、トランスミッションゲート４０
をオフ，トランスミッションゲート４１をオンして
「０」となっているが、入力クロック７ａの（１／２）
Ｔ後（図３の（Ａ）の〜）にトランスミッションゲ
ート４０をオン，トランスミッションゲート４１をオフ
してインバータ回路４２に「１」を書き込み、インバー
タ回路４２〜４４に「１」をラッチする。そして結果的
に、（１／２）Ｔ遅延させ出力信号４ａ（図３の
（Ｄ））を出力する。切り替え回路５は上述したよう
に、出力信号４ａを選択しているため、入力クロック７
ａの半サイクルすなわち（１／２）Ｔを遅延した出力信
号５ａ（図３の（Ｅ））を出力する。この結果、この第
１の実施例のタイマ回路では、同じカウント値「０１０
１」を設定したのにもかかわらず、従来例（図７）と比
べ、入力クロック７ａの半分の時間でオーバーフロー信
号を出力できる。すなわち、オーバーフロー信号の最小
分解幅を、入力クロックの周波数を変えずに入力クロッ
クの半サイクルにすることができる。
【００１４】図４は、この第２の発明の実施例（第２の
実施例）のブロック図である。図４において、８は波形
発生回路であり、他の部分は第１の実施例と全く同じで
ある。図５は、第２の実施例のタイマ回路の各部の動作
を示す波形図であり、図３と同じく４ビットの入力カウ
ント値が入力された場合を示している。（Ａ）はｎ−１
ビットカウンタ２に入力される入力クロック７ａ、
（Ｂ）はｎ−１ビットカウンタ２（この場合、３ビット
カウンタ２）のカウント値、（Ｃ）はオーバーフロー検
出回路３からのオーバーフロー信号３ａ、（Ｄ）は波形
発生回路８の出力信号８ａ、（Ｅ）は遅延回路４の出力
信号４ａ、（Ｆ）は切り替え回路５の出力信号５ａであ
る。波形発生回路８はオーバーフロー検出回路３からの
オーバーフロー信号３ａをトリガとして、例えば周期Ｔ
０（図５の（Ｄ））の信号を出力する。もちろん一定時
間に「１」→「０」の信号や「０」→「１」への信号で
もよい。この第２の実施例ではオーバーフロー信号を遅
延させるのではなく、オーバーフロー信号により発生す
る波形発生回路８の出力波形信号を遅延回路で遅延させ
る点で異なっている。なお、動作については、第１の実
施例で説明したものと、ほぼ同じであるため省略する。
実施例）のブロック図である。図４において、８は波形
発生回路であり、他の部分は第１の実施例と全く同じで
ある。図５は、第２の実施例のタイマ回路の各部の動作
を示す波形図であり、図３と同じく４ビットの入力カウ
ント値が入力された場合を示している。（Ａ）はｎ−１
ビットカウンタ２に入力される入力クロック７ａ、
（Ｂ）はｎ−１ビットカウンタ２（この場合、３ビット
カウンタ２）のカウント値、（Ｃ）はオーバーフロー検
出回路３からのオーバーフロー信号３ａ、（Ｄ）は波形
発生回路８の出力信号８ａ、（Ｅ）は遅延回路４の出力
信号４ａ、（Ｆ）は切り替え回路５の出力信号５ａであ
る。波形発生回路８はオーバーフロー検出回路３からの
オーバーフロー信号３ａをトリガとして、例えば周期Ｔ
０（図５の（Ｄ））の信号を出力する。もちろん一定時
間に「１」→「０」の信号や「０」→「１」への信号で
もよい。この第２の実施例ではオーバーフロー信号を遅
延させるのではなく、オーバーフロー信号により発生す
る波形発生回路８の出力波形信号を遅延回路で遅延させ
る点で異なっている。なお、動作については、第１の実
施例で説明したものと、ほぼ同じであるため省略する。
【００１５】
【発明の効果】以上説明したように、この第１の発明に
よれば、タイマ回路から検出されるオーバーフロー信号
の最小分解幅を入力クロックの半サイクルになるような
構成としたため、入力クロックの周波数を変えることな
くオーバーフロー信号の最小分解幅を従来のタイマ回路
の１／２とすることができる効果がある。この第２の発
明によれば、タイマ回路をもとにした波形出力手段から
出力される波形信号の最小分解幅を、入力クロックの半
サイクルとなるような構成としたため、入力クロックの
周波数を変えることなく波形信号の最小分解幅を従来の
タイマ回路の１／２とすることができる効果がある。
よれば、タイマ回路から検出されるオーバーフロー信号
の最小分解幅を入力クロックの半サイクルになるような
構成としたため、入力クロックの周波数を変えることな
くオーバーフロー信号の最小分解幅を従来のタイマ回路
の１／２とすることができる効果がある。この第２の発
明によれば、タイマ回路をもとにした波形出力手段から
出力される波形信号の最小分解幅を、入力クロックの半
サイクルとなるような構成としたため、入力クロックの
周波数を変えることなく波形信号の最小分解幅を従来の
タイマ回路の１／２とすることができる効果がある。
【図１】この第１の発明の一実施例を示すタイマ回路の
ブロック図である。
ブロック図である。
【図２】図１の遅延回路，切り替え回路，１ビットレジ
スタを詳細に示した回路図である。
スタを詳細に示した回路図である。
【図３】図１のタイマ回路の各部の動作を示す波形図で
ある。
ある。
【図４】この第２の発明の一実施例を示すタイマ回路の
ブロック図である。
ブロック図である。
【図５】図４のタイマ回路の各部の動作を示す波形図で
ある。
ある。
【図６】従来のタイマ回路のブロック図である。
【図７】図６のタイマ回路の各部の動作を示す波形図で
ある。
ある。
１ データバス ２ ｎ−１ビットカウンタ ３ オーバーフロー検出回路 ４ 遅延回路 ５ 切り替え回路 ６ １ビットレジスタ ８ 波形発生回路 ９ ｎビットカウンタ １ａ ｎビットの入力カウント値 ２ａ カウント値（上位ｎ−１ビット） ３ａ オーバーフロー信号 ４ａ，５ａ 出力信号 ６ａ レジスタ値 ７ａ 入力クロック ８ａ 出力波形信号 ９ａ カウント値
Claims (2)
- 【請求項１】 カウント値が設定されたカウンタのオー
バーフローを検出してオーバーフロー信号を出力するオ
ーバーフロー検出回路を有するタイマ回路において、上
記オーバーフロー検出回路の前段に設けられ、設定され
たｎビットの入力カウント値のうち、上位ｎ−１ビット
を所定の入力クロックに基づいて計数するカウンタ手段
と、上記入力カウント値の下位１ビットを格納するビッ
ト記憶手段と、上記オーバーフロー検出回路からのオー
バーフロー信号を上記入力クロックの半サイクル分を遅
延する遅延手段と、この遅延手段で遅延されたオーバー
フロー信号または上記オーバーフロー検出回路からの遅
延されていないオーバーフロー信号を、上記ビット記憶
手段の格納値に応じて選択して出力する切り替え手段と
を備えたことを特徴とするタイマ回路。 - 【請求項２】 カウント値が設定されたカウンタのオー
バーフローを検出してオーバーフロー信号を出力するオ
ーバーフロー検出回路を有するタイマ回路において、上
記オーバーフロー検出回路の前段に設けられ、設定され
たｎビットの入力カウント値のうち、上位ｎ−１ビット
を所定の入力クロックに基づいて計数するカウンタ手段
と、上記入力カウント値の下位１ビットを格納するビッ
ト記憶手段と、上記オーバーフロー検出回路からのオー
バーフロー信号に基づいて所定の波形信号を発生する波
形信号発生手段と、この波形信号発生手段からの波形信
号を上記入力クロックの半サイクル分遅延する遅延手段
と、この遅延手段で遅延された波形信号または上記オー
バーフロー検出回路からの遅延されていない波形信号
を、上記ビット記憶手段の格納値に応じて選択して出力
する切り替え手段とを備えたことを特徴とするタイマ回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056274A JP2678115B2 (ja) | 1992-02-06 | 1992-02-06 | タイマ回路 |
| US08/013,453 US5303279A (en) | 1992-02-06 | 1993-02-04 | Timer circuit |
| DE4303407A DE4303407C2 (de) | 1992-02-06 | 1993-02-05 | Zeitgeberschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056274A JP2678115B2 (ja) | 1992-02-06 | 1992-02-06 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05216558A JPH05216558A (ja) | 1993-08-27 |
| JP2678115B2 true JP2678115B2 (ja) | 1997-11-17 |
Family
ID=13022509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4056274A Expired - Fee Related JP2678115B2 (ja) | 1992-02-06 | 1992-02-06 | タイマ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5303279A (ja) |
| JP (1) | JP2678115B2 (ja) |
| DE (1) | DE4303407C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06253568A (ja) * | 1993-03-03 | 1994-09-09 | Sony Corp | 基準信号発生装置 |
| KR0135488B1 (ko) * | 1994-05-26 | 1998-06-15 | 김광호 | 동기카운터 및 그 캐리전파방법 |
| JPH0816276A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Denki Semiconductor Software Kk | マイクロコンピュータ |
| US5771182A (en) * | 1996-05-31 | 1998-06-23 | Motorola, Inc. | Bit-serial digital compressor |
| US6037821A (en) * | 1998-05-28 | 2000-03-14 | General Electric Company | Digital programmable clock generator with improved accuracy |
| US6498770B1 (en) | 2000-09-28 | 2002-12-24 | The United States Of America As Represented By The National Security Agency | Timer circuit utilizing thermal effect |
| US7562105B2 (en) * | 2003-11-26 | 2009-07-14 | Intel Corporation | Methods and apparatus for generating a delay using a counter |
| KR100929843B1 (ko) * | 2007-09-28 | 2009-12-04 | 주식회사 하이닉스반도체 | 오버플로우하지 않는 카운터 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3890490A (en) * | 1974-01-28 | 1975-06-17 | Rycom Instr | Digital data totalizer system |
| US4413350A (en) * | 1981-01-12 | 1983-11-01 | General Datacomm Industries, Inc. | Programmable clock rate generator |
| JPS59123320A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | タイマ回路 |
| US4713832A (en) * | 1986-04-11 | 1987-12-15 | Ampex Corporation | Programmable divider up/down counter with anti-aliasing feature and asynchronous read/write |
| US5029191A (en) * | 1990-01-29 | 1991-07-02 | Allied-Signal Inc. | Binary counter with resolution doubling |
-
1992
- 1992-02-06 JP JP4056274A patent/JP2678115B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-04 US US08/013,453 patent/US5303279A/en not_active Expired - Lifetime
- 1993-02-05 DE DE4303407A patent/DE4303407C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4303407A1 (ja) | 1993-08-12 |
| JPH05216558A (ja) | 1993-08-27 |
| DE4303407C2 (de) | 1995-04-27 |
| US5303279A (en) | 1994-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7457191B2 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| US6812799B2 (en) | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals | |
| JP3169794B2 (ja) | 遅延クロック生成回路 | |
| US5119045A (en) | Pulse width modulation circuit | |
| KR100512935B1 (ko) | 내부 클럭신호 발생회로 및 방법 | |
| GB2199457A (en) | Frequency doubler | |
| US6246275B1 (en) | Multi-phase programmable clock generator | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| JP2678115B2 (ja) | タイマ回路 | |
| US7061293B2 (en) | Spread spectrum clock generating circuit | |
| US6856207B1 (en) | Jitter-less phase detector in a clock recovery circuit | |
| JP2000049595A (ja) | Ｄｌｌ回路 | |
| JP2906966B2 (ja) | パルス切換回路 | |
| KR100305027B1 (ko) | 지연장치 | |
| JP2000188540A (ja) | クロック発生回路 | |
| JP2932813B2 (ja) | 出力ラッチ回路 | |
| JP2006525750A (ja) | 波形グリッチ防止方法 | |
| KR0147680B1 (ko) | 클럭지연회로 | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| KR940004997Y1 (ko) | 디지틀 데이터 신호의 에러검출 장치 | |
| JP2946606B2 (ja) | カウンタ回路 | |
| JP3326890B2 (ja) | パルス幅変調回路 | |
| JPH06177723A (ja) | パルス幅変調回路 | |
| JP2002204448A (ja) | ドット・デ・インタリーブ回路 | |
| KR100566297B1 (ko) | 클럭 분주 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |