JP2000188540A

JP2000188540A - クロック発生回路

Info

Publication number: JP2000188540A
Application number: JP10363288A
Authority: JP
Inventors: Yasuro Matsuzaki; 康郎松崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-21
Filing date: 1998-12-21
Publication date: 2000-07-04

Abstract

(57)【要約】【課題】ノイズにより誤ってアンロック状態になったこ
とにより、位相調整が行われて、ジッタの原因になるこ
とを防止する。【解決手段】本発明のクロック発生回路は、位相比較回
路での比較結果がジッターの影響を受けているかどうか
を判定する位相調整判定回路を有する。この位相調整判
定回路により、位相比較回路から出力された比較結果が
変動して所定の条件を満足しない場合、比較結果がジッ
ターの影響を受けていると判定され、遅延制御回路の動
作は停止する。即ち遅延制御回路は、ディスエーブル状
態、または非活性状態になる。比較結果が少なくとも３
回以上連続して同じになった場合、遅延制御回路は初め
て可変遅延回路の調整を実施する。即ち遅延制御回路
は、イネーブル状態、または活性状態になる。これによ
り、ノイズ等が原因でクロック信号で発生したジッター
が、位相比較結果に大きく影響を与えている間は、遅延
制御回路の位相調整動作を停止することができる。した
がってクロック発生器による正確な位相調整が可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、供給クロック信号
を受けて供給クロックと所定の位相関係を有する制御ク
ロック信号を発生するクロック発生回路に関し、特に、
制御クロックのジッタを少なくして安定したクロックに
することができるクロック発生回路に関する。

【０００２】

【従来の技術】高速動作が可能な同期型ＤＲＡＭ等は、
外部クロックを供給されその外部クロックと所定の位相
関係を有する制御クロックを内部で生成し、制御クロッ
クに同期して入力信号の取り込みや出力信号の出力など
を行う。従って、かかる同期型ＤＲＡＭ等は、内部に制
御クロックを生成するクロック発生回路を有する。

【０００３】図１は、従来のクロック発生回路の一例を
示す図である。このクロック発生回路は、基準クロック
c-clkとそれを遅延させたクロックとの位相を一致させ
るように、可変遅延回路１２，１３の遅延量を制御する
デレード・ロック・ループ回路（ＤＬＬ回路）で構成さ
れる。外部クロック信号CLKは、入力バッファ１０を介
して第１の可変遅延回路１２および第２の可変遅延回路
１３に供給されると同時に、位相比較回路の基準クロッ
ク入力c-clkとして供給される。第２の可変遅延回路１
３に入力されたクロック信号c-clkは、ダミーデータ出
力バッファ１５およびダミー入力バッファ１６を介して
遅延され、可変クロック入力d-i-clkとして位相比較回
路２０に供給される。位相比較回路２０は二つの入力信
号の位相を比較し、比較結果信号φS、φRを遅延制御回
路２２に出力する。遅延制御回路２２は、比較結果信号
φS、φRに従って生成した遅延制御信号φEを可変遅延
回路１２および可変遅延回路１３に供給して、その遅延
量を位相比較結果をもとに調整する。第１の可変遅延回
路１２に入力された外部クロック信号ＣＬＫは、遅延制
御回路２２によって調整された遅延量を与えられ、制御
クロックＮ１２としてデータ出力バッファ１４へ供給さ
れる。データ出力バッファ１４は、供給された制御クロ
ック信号Ｎ１２に同期してデータDATAをとりこみ、出力
端子Ｄoutから外部へ出力する。

【０００４】図１のクロック発生回路は、本出願人によ
って、例えば特開平10-112182号公報（平成10年４月28
日公開）に開示されている。

【０００５】図１に示されたクロック発生回路と同じチ
ップ内に内蔵されるメモリ等の大容量の回路が、あるタ
イミングで動作するたびに、電源にノイズが発生する。
かかる電源のノイズは、クロック発生回路内の可変遅延
回路１３や位相比較回路２０内の回路の遅延時間を変え
てしまい、比較対象のクロックc-clkとd-I-clkの位相関
係を間違った位相関係にする場合がある。かかる間違っ
た位相関係によって間違った位相比較結果φS、φRが生
成されると、それに伴い不必要な遅延制御即ち位相調整
動作が行われる。そのため、生成される制御クロックＮ
１２に、より大きなジッタが発生することになる。

【０００６】上記の出願で提案されたクロック発生回路
の遅延制御回路２２は、かかる一時的なノイズによる位
相誤差の影響を受けないように、特別のシフトレジスタ
回路を有し、位相比較回路２０から位相比較結果信号と
してシフトアップ信号φSとシフトダウン信号φRとが交
互に続いた場合は、遅延制御信号φEを変化させない。
即ち、一回毎に位相比較結果が逆になる場合は、ノイズ
などの影響による場合が多く、遅延量の変更を行わない
ようにしている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
従来のクロック発生回路では、電源ノイズの発生によっ
て発生する制御クロックＮ１２のジッタの問題を完全に
解決することはできない。例えば、電源ノイズの発生の
タイミングによっては、シフトアップ信号φSとシフト
ダウン信号φRとが交互ではなく、２回づつ交互に発生
する場合がある。この様な場合は、従来の遅延制御回路
では自動的に遅延制御信号φEが変化し、遅延量増加ま
たは遅延量減少の制御を行ってしまう。かかる点を防止
するために、遅延制御回路を、例えば３回以上シフトア
ップ信号またはシフトダウン信号が生成された場合に遅
延制御信号φEを変化されるようにするためには、その
遅延制御回路の構成が複雑になってしまい、現実的では
ない。

【０００８】また、従来のクロック発生回路では、電源
ノイズの発生のタイミングによっては、シフトアップ信
号φS、位相が一致するロックオン信号、シフトダウン
信号φRの順番で位相比較結果が生成される場合があ
る。かかる場合は、遅延制御回路２２は、そのシフトア
ップ信号φS及びシフトダウン信号φRのたびに、シフト
アップ、シフトダウンの遅延制御信号φEを発生してし
まう。従って、かかる順番で位相比較結果が生成される
と、不必要な遅延量の増加、減少の制御が行われ、より
大きなジッタの発生を招いてしまう。

【０００９】そこで、本発明の目的は、電源ノイズ等が
原因で制御クロックに発生するジッターを抑えたクロッ
ク発生回路を提供することにある。

【００１０】更に、本発明の目的は、ノイズ等が原因で
一時的にＤＬＬ回路がロックオフの状態になっても遅延
制御を行わずに、不必要に大きなジッターが発生するの
を防止したクロック発生回路を提供することにある。

【００１１】更に、本発明の目的は、シフトアップ、ロ
ックオン、シフトダウン等の周期的な位相比較結果が発
生しても、遅延制御を行わずに、それに伴うジッターの
拡大を防止したクロック発生回路を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明のクロック発生回
路は、位相比較回路での比較結果がジッターの影響を受
けているかどうかを判定する位相調整判定回路を有す
る。この位相調整判定回路により、位相比較回路から出
力された比較結果が変動して所定の条件を満足しない場
合、比較結果がジッターの影響を受けていると判定さ
れ、遅延制御回路の動作は停止する。即ち遅延制御回路
は、ディスエーブル状態、または非活性状態になる。比
較結果が少なくとも３回以上連続して同じになった場
合、遅延制御回路は初めて可変遅延回路の調整を実施す
る。即ち遅延制御回路は、イネーブル状態、または活性
状態になる。

【００１３】これにより、ノイズ等が原因でクロック信
号で発生したジッターが、位相比較結果に大きく影響を
与えている間は、遅延制御回路の位相調整動作を停止す
ることができる。したがってクロック発生器による正確
な位相調整が可能となる。

【００１４】更に、本発明のクロック発生回路は、電源
オンの時やパワーダウン動作から復帰した時は、位相調
整判定器の動作を停止して、位相比較結果に基づいて頻
繁に遅延制御動作を行い、一旦ロックオンした後、或い
は一定の位相範囲内に入った後、比較結果が複数回連続
して同じになった場合に、遅延制御回路に位相比較結果
を供給する。こうすることにより、位相調整を頻繁に行
う必要のある期間は、位相調整判定器の動作を停止して
位相調整時間を短縮し、ジッターの拡大を防止すべき期
間は、位相調整判定器の動作を活性化して一時的なアン
ロック状態に反応しないようにすることができる。

【００１５】上記の目的を達成するために、本発明は、
供給クロックの位相を調整してそれと所定の位相関係を
有する制御クロックを生成するクロック発生回路におい
て、前記供給クロックから生成される基準クロックを制
御された遅延量だけ遅延させる可変遅延回路と、前記基
準クロックと前記可変遅延回路によって遅延された可変
クロックとの位相を比較し、両クロックの位相関係に従
って位相比較結果信号を生成する位相比較回路と、前記
位相比較結果に応じて前記可変遅延回路の遅延量を可変
制御する遅延制御回路と、前記位相比較結果が、複数回
連続して同一方向への位相ずれを検出した時に、前記遅
延制御回路を活性化する位相調整判定回路とを有するこ
とを特徴とする。

【００１６】更に、上記の発明において、前記位相調整
判定回路は、前記位相比較結果信号が少なくとも３回連
続して同一方向への位相ずれを示す場合に、前記遅延制
御回路を活性化し、前記位相比較結果信号が変化した場
合、或いは前記基準クロックと可変クロックの位相が一
致した場合に、前記遅延制御回路を非活性状態に制御す
ることを特徴とする。

【００１７】更に、上記の発明において、電源投入時ま
たはパワーダウン状態から復帰した時に、前記位相調整
判定回路が非活性状態になり、前記基準クロックと可変
クロックの位相が一致した後または該両クロックの位相
差が所定の範囲内になった後に、前記位相調整判定回路
が活性状態になることを特徴とする。

【００１８】更に、上記の発明において、おいて、前記
基準クロックと可変クロックの位相差が所定の範囲内に
ある場合は、前記位相調整判定回路が活性状態になり、
前記両クロックの位相差が前記所定の範囲外にある場合
は、前記位相調整判定回路が非活性状態になることを特
徴とする。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２０】[クロック発生回路の全体の構成および動
作]図２は、本発明の実施の形態例のクロック発生回路
を示す図である。図２中、図１と対応する部分には同じ
引用番号を与えた。外部から供給される外部クロック信
号CLKは、入力バッファ１０を介して第１の可変遅延回
路１２に供給される。更に、入力バッファ１０から出力
された基準クロックc-clkは、直接または図示しない分
周回路によって分周されて第２の可変遅延回路１３に供
給されると同時に、位相比較回路２０の基準クロック入
力c-clkとして供給される。第２の可変遅延回路１３に
入力されたクロック信号c-clkは、クロックＮ１３とし
てダミーデータ出力バッファ１５に供給され、更にクロ
ックＮ１５としてダミー入力バッファ１６に供給され、
位相比較回路２０に可変クロック入力d-i-clkとして供
給される。

【００２１】可変遅延回路１２，１３及び位相比較回路
２０の構成例および動作は、後に詳述するが、上記した
特開平10-112182号に開示されている回路と基本的に同
じである。

【００２２】図２のクロック発生回路は、図１の従来例
とは、位相比較回路２０での位相比較結果が位相調整判
定器２４を介して遅延制御回路２２に供給される点が異
なる。可変クロックd-i-clkの位相が基準クロックc-clk
の位相より進んでいる場合、位相比較回路２０から位相
調整判定器２４にシフトアップ信号φSO,φSEが出力さ
れる。可変クロックd-i-clkの位相が基準クロックc-clk
の位相より遅れている場合、位相比較回路２０から位相
調整判定器２４にシフトダウン信号φRO，φREが出力さ
れる。基準クロックc-clkの位相が可変クロックd-i-clk
の位相と一致する、或いは最小位相差以内になると、位
相比較回路２０から位相調整判定器２４にロックオン信
号JSTが出力される。

【００２３】電源にノイズが発生したりして可変クロッ
クd-i-clkの位相が揺れて、ジッターが発生すると、シ
フトアップ信号とシフトダウン信号が交互に発生するな
ど、位相比較回路２０からの出力信号が安定しない場合
がある。そこで、位相調整判定器２４は、位相比較回路
２０からの出力信号が安定しているかどうかを判定す
る。具体的には、位相調整判定回路２４は、位相比較回
路２０からのシフトアップ信号またはシフトダウン信号
が連続して発生した回数をカウントする。シフトアップ
信号またはシフトダウン信号の連続発生回数が所定の
値、例えば３回またはそれ以上、に到達すると、位相比
較回路２０の出力は安定していると判定され、シフトア
ップ信号φSO'，φSE'またはシフトダウン信号φRO'，
φRE'が、遅延制御回路２２に供給される。それによっ
て、遅延制御回路２２は活性化状態になり、シフトアッ
プ信号φSO'，φSE'またはシフトダウン信号φRO'，φR
E'に応じて可変遅延回路１２，１３の遅延制御を行う。
なお、本実施の形態例においては、上記の所定の値
は、"3"に設定されている。

【００２４】シフトアップ信号またはシフトダウン信号
の連続発生回数が所定の値に到達しないうちに、前とは
異なる信号が出力された場合は、位相比較回路２０の出
力が不安定になっていると判定され、遅延制御回路２２
には比較結果信号が供給されなくなる。その結果、遅延
制御回路２２は、非活性状態になり、ＤＬＬ回路の位相
調整動作は停止する。位相調整判定器２４の構成につい
ては、後述する。

【００２５】遅延制御回路２４は、位相調整判定器２４
からのシフトアップ信号φSO'，φSE'またはシフトダウ
ン信号φRO'，φRE'に応じて、第１の可変遅延回路１２
および第２の可変遅延回路１３の遅延量を調整する。遅
延制御回路２２および可変遅延回路１２，１３の構成例
および動作は、後で詳述する。第１の可変遅延回路１２
に入力されたクロック信号c-clkは、遅延制御回路２２
によって調整された遅延量を与えられた後、制御クロッ
クＮ１２としてデータ出力バッファ１４に供給される。
データ出力バッファ１４は、供給されたクロック信号Ｃ
ＬＫと所定の位相関係で同期して、内部回路からデータ
ＤＡＴＡをとりこみ、出力端子Ｄoutから外部へ出力す
る。

【００２６】[位相調整判定器の構成例(1)]図３は、位
相調整判定器の構成例(1)を示す図である。位相調整判
定回路２４は、図３に示すように、３パルスカウンタ２
６，２８およびOR回路３３，３４を有する。それ以外
に、位相調整判定回路２４は、インバータからなる遅延
回路３１，３２，３５，３６と、ＡＮＤ回路３７，３
８，３９，４０を有する。

【００２７】位相調整回路２４において、位相比較回路
２０からシフトアップ信号φSO，φSEが供給されると、
OR回路３３の出力信号N1がパルス信号となり３パルスカ
ウンタ２６に入力される。３パルスカウンタ２６は、図
４に示すように、直列接続した3個のDフリップフロップ
D-FF(1)〜(3)から構成される。先頭のＤフリップフロッ
プD-FF(1)の入力Ｄ１がＨレベル（電源Ｖcc）に固定さ
れているので、出力信号Ｎ１がクロック信号として入力
されると、その立ち上がりエッジに同期して出力Q1〜Q3
が順次Hレベルに設定される。従って、シフトアップ信
号φSOまたはφSEが連続して３回発生すると、３パルス
カウンタ２６の出力信号Ｎ２がHレベルになり、ＡＮＤ
回路３７，３８に供給される。これにより、シフトアッ
プ信号φSO，φSEが、遅延回路３１、３２をそれぞれ介
して、遅延制御回路２２にシフトアップ信号φSO'，φS
E'として供給される。その結果、遅延制御回路２２は活
性化されてそのシフトアップ信号に応じて可変遅延回路
１２，１３の遅延量を増加するように制御する。その後
更にシフトアップ信号が供給されると、それらの信号は
そのままＡＮＤ回路３７，３８を通過して、遅延制御回
路２２に供給される。遅延回路３１，３２は、位相調整
判定回路２４の動作時間に相当する遅延量に設定されて
いる。

【００２８】位相比較結果がシフトアップ信号φSE，φ
SOからシフトダウン信号φRE，φROに切り替わった時、
またはロックオン信号JSTが発生した時、3パルスカウン
タ２６はリセットされて、出力信号Ｎ２はLレベルにな
る。これにより、ＡＮＤ回路３７，３８の出力φSO'，
φSE'は常にLレベルになり、シフトアップ信号が遅延制
御回路２２に供給されなくなる。その結果、遅延制御回
路２２は、その動作が非活性状態になり、可変遅延回路
１２，１３の遅延量の制御は停止する。

【００２９】シフトアップ信号φSO，φSEが３回連続し
て発生する前に、シフトダウン信号φRO，φREまたはロ
ックオン信号JSTが出力された場合も、３パルスカウン
タ２６がリセットされる。そのため、シフトアップ信号
φSE'、φSO'は遅延制御回路２２に供給されず、遅延制
御回路２２は非活性状態になる。

【００３０】シフトダウン信号φRO，φRE及び３パルス
カウンタ２８に対する位相調整判定器２４の動作も、シ
フトアップ信号と３パルスカウンタ２６に対する動作と
同様である。

【００３１】次に、図２に示した可変遅延回路１２，１
３と、位相比較回路２０と、遅延制御回路２２の具体的
構成と動作について、説明する。

【００３２】［可変遅延回路］図５は、可変遅延回路１
２、１３の例を示す図である。この可変遅延回路は、入
力クロックc-clkを制御されたゲート段数分遅延させ
て、出力クロックＮ１２，Ｎ１３を出力する。可変遅延
回路１２、１３は、複数のインバータ９８〜１１２と、
ＮＡＮＤゲート１１３〜１２８により、図示される通り
構成される。ＮＡＮＤゲート１１３〜１２０の一方の入
力には、入力クロックc-clkを遅延させたクロックが供
給され、他方の入力には遅延制御回路２２から遅延制御
信号φE-1〜φE-32が供給される。遅延制御信号φE-1
〜φE-32は、いずれか１つの信号がＨレベルとなり、残
りの信号がＬレベルになる。

【００３３】仮に、遅延制御信号φE-1 がＨレベルとす
ると、他の遅延制御信号はすべてＬレベルになり、ＮＡ
ＮＤゲート１１３〜１１９の出力は全てＨレベルにな
る。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬ
レベル、インバータ１０２〜１０８は全てＨレベルとな
る。そこで、入力クロックは、４つのインバータ９８〜
１０１と、ＮＡＮＤゲート１２０，１２８と、４つのイ
ンバータ１０９〜１１２とからなる合計１０段のゲート
の遅延量をもって、出力クロックＮ１２，Ｎ１３として
出力される。この状態が、遅延量が最小の状態である。
通常、電源投入時は、パワーオンリセット信号により遅
延量が最小の状態にリセットされる。

【００３４】そして、Ｈレベルの遅延制御信号φE-1 〜
φE-32が図中右側にシフト（シフトアップ）するたび
に、ＮＡＮＤゲート１２７及びインバータ１０８の２段
のゲートの遅延量が追加される。そして、遅延制御信号
φE-32がＨレベルになると、最大の遅延量となる。即
ち、遅延制御信号φE-1 〜φE-32の内、Ｈレベルの遅延
制御信号が右側に１つずれると、ＮＡＮＤゲートとイン
バータの２段分の遅延量が増加され、左側に１つずれる
と、同様の２段分の遅延量が減少される。

【００３５】この可変遅延回路の各ゲートは、電源にノ
イズが発生するとその伝播遅延時間が変動し、出力クロ
ックＮ１２，Ｎ１３の位相が変動する。

【００３６】［位相比較回路］図６は、位相比較回路２
０内の位相比較部の回路図である。また、図７は、位相
比較部の動作を示す波形図である。この位相比較部は、
ＮＡＮＤゲート１９９〜２０３及びインバータ２１５か
らなる部分において、第１のクロックｃ−ｃｌｋと第２
のクロックｄ−ｉ−ｃｌｋとの位相関係を検出して、ノ
ードｎ１〜ｎ４にその検出結果を生成する。両クロック
の位相関係は、図７（Ａ）に示される通り、第１のクロ
ックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌ
ｋの位相が進んでいる状態と、図７（Ｂ）に示される通
り、両クロックの位相がほぼ一致している状態と、図７
（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋに比
較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れてい
る状態とに分類される。

【００３７】図７（Ａ）の状態の場合は、両クロックが
Ｌレベルの状態では、ノードｎ１〜ｎ４は全てＨレベル
であり、その後、第２のクロックｄ−ｉ−ｃｌｋが先に
Ｈレベルになり、ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈになる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、サンプ
リングパルスとしてＮＡＮＤゲート２０４〜２０７に供
給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２
０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２
１０，２１１からなるラッチ回路とにそれぞれ取り込ま
れる。従って、信号φｂ、φｃ、φｄ、φｅは、図６の
表に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌになる。

【００３８】図７（Ｂ）の状態は、第１のクロックｃ−
ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。ＮＡＮＤゲートとイ
ンバータの遅延時間は、上記した可変遅延回路の遅延制
御１段分の遅延量と同じであり、遅延量としては最小遅
延量に該当する。その場合は、第１のクロックｃ−ｃｌ
ｋが先にＨレベルとなり、ｎ１＝Ｈ、ｎ２＝Ｌになり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルになり、ｎ３＝Ｌ、ｎ４＝Ｈになる。

【００３９】従って、両クロックがＨレベルになるタイ
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図６の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌになる。この場合は、位相が一致したことを意味するの
で、ロックオン検出回路４１８の出力のロックオン信号
ＪＳＴもＨレベルを出力する。

【００４０】図７（Ｃ）の状態では、第１のクロックｃ
−ｃｌｋが先にＨレベルになり、ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌになる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れ
てＨレベルになっても、上記のノードｎ１〜ｎ４の状態
は変化しない。この状態が、両クロックがＨレベルにな
るタイミングでラッチされ、信号φｂ、φｃ、φｄ、φ
ｅは、図６の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈになる。

【００４１】図７に示したロックオン検出回路４１８
は、ＡＮＤ回路で構成され、信号φｃ、φｄが共にＨレ
ベルになると、ロックオン信号JSTをＨレベルにする。

【００４２】図８は、位相比較回路１５の位相比較出力
部の回路図である。また、図９は、その位相比較出力部
の動作を示す波形図である。波形図の（Ａ），（Ｂ），
（Ｃ）は、図６及び図７の（Ａ），（Ｂ），（Ｃ）にそ
れぞれ対応する。

【００４３】図８の位相比較出力部は、両クロックの位
相比較のタイミングで生成されるタイミング信号φａの
周波数を２分の１に分周する分周回路２１Ａと、その分
周回路２１Ａからの出力のタイミングに応答して、両ク
ロックの位相関係に応じて生成された信号φｂ、φｃ、
φｄ、φｅに基づいて、位相比較結果信号φSO〜φREを
出力する出力回路２１Ｂとから構成される。

【００４４】２分の１分周回路２１Ａは、ＪＫフリップ
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時を図６中のＮＡＮＤゲー
ト１９８で検出し、その検出パルスφa を２分の１分周
して、逆相のパルス信号ｎ１１とｎ１２とを生成する。
検出パルスφa がゲート２２６，２２７に供給され、反
転検出パルス／φa がゲート２２２，２２３に供給さ
れ、ゲート２２８，２２９からなるラッチ回路と、ゲー
ト２２４，２２５からなるラッチ回路間で、反転信号を
転送する。その結果、２分の１分周された逆相のパルス
信号ｎ１１，ｎ１２が生成される。

【００４５】出力回路２１Ｂは、サンプリングラッチさ
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−
ｃｌｋより遅れている時（状態（Ａ））は、ダイオード
２３６の出力をＨレベルにし、両クロックの位相が一致
している時（状態（Ｂ））は、ダイオード２３６と２３
７の出力を共にＬレベルにし、更に、第１のクロックｃ
−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進
んでいる時（状態（Ｃ））は、ダイオード２３７の出力
をＨレベルにする。

【００４６】従って、出力回路２１Ｂは、ＮＡＮＤゲー
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号（シフトアッ
プ信号）φSO、φSEを、交互にＨレベルにする。即ち、
図９（Ａ）に示される通りである。また、上記の状態
（Ｂ）の時は、出力回路２１Ｂは、図９（Ｂ）の如く、
位相比較結果信号φSO〜φREを生成しない。更に、上記
の状態（Ｃ）の時は、図９（Ｃ）の如く、ＮＡＮＤゲー
ト２３４，２３５が、タイミング信号ｎ１１，ｎ１２に
応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を進め
る様に、可変遅延回路１２、１３の遅延量を減少させる
位相比較結果信号（シフトダウン信号）φRO、φREを、
交互にＨレベルにする。

【００４７】［遅延制御回路］図１０は、遅延制御回路
２２の一部の構成を示す回路図である。この回路は、特
開平10−112182号公報に記載された回路とほぼ同じであ
る。遅延制御回路２２は、位相比較結果信号φSO'〜φR
E'に応答して、ＮＯＲゲート４３１−１〜４３１−３２
から遅延制御信号φE-1 〜φE-32を出力する。図５に示
した通り、遅延制御信号φE-1 〜φE-32は、３２ビット
で構成される。

【００４８】遅延制御回路２２は、位相比較結果信号
（シフトアップ信号）φSO'、φSE'によりＨレベルの遅
延制御信号φE を右側にシフトし、可変遅延回路の遅延
量を増加させ、位相比較結果信号（シフトダウン信号）
φRO'、φRE'によりＨレベルの遅延制御信号φE を左側
にシフトし可変遅延回路の遅延量を減少させる。

【００４９】遅延制御回路２２の各段は、例えば１段目
では、ＮＡＮＤゲート４３２−１とインバータ４３３−
１からなるラッチ回路をそれぞれ有する。また、位相比
較結果信号φSE'またはφRE'によりラッチ回路４３２−
１と４３３−１の状態を強制的に反転させるトランジス
タ４３４−１，４３６−１を有する。トランジスタ４３
８−１，４３９−１は、反転の対象外の場合にトランジ
スタ４３４−１，４３６−１によってはラッチ回路が反
転されないようにする為に設けられる。２段目〜３段目
の回路も同様の構成である。これらのトランジスタは全
てＮチャネル型である。

【００５０】今仮に、パワーオンリセットに伴いＬレベ
ルパルスのリセット信号φR が印加されると、ＮＡＮＤ
ゲート４３２−１〜３２の出力５ａ−１，３，５は全て
Ｈレベルになり、インバータ４３３−１〜３２の出力５
ａ−２，４，６は全てＬレベルになる。従って、ノード
５ａ−２がＬレベルになり、ＮＯＲゲート４３１−１の
出力の遅延制御信号φE-1 はＨレベルになる。また、ノ
ード５ａ−１，５ａ−３，５ａ−５が共にＨレベルであ
るので、それ以外の遅延制御信号φE-2 、φE-3 等は全
てＬレベルになる。即ち、リセット信号φR に応答し
て、遅延制御信号φE-1 がＨレベルになり、可変遅延回
路１３，１４は最小遅延時間に制御される。そして、こ
の状態では、トランジスタ４３８−１，４３９−１が共
にオン状態にあり、位相比較結果信号φSE'，φRE'に応
答して状態が変更可能になっている。但し、トランジス
タ４３８−２はオフ状態にあり、位相比較結果信号φS
O'によっては状態は変更できない。

【００５１】次に、位相比較が実行されると、両クロッ
クの位相関係に応じて、位相比較結果信号φSO'〜φRE'
のいずれかがＨレベルになる。今仮に、位相比較結果信
号φSE'がＨレベルになると、トランジスタ４３４−１
が導通し、オン状態のトランジスタ４３８−１と共にノ
ード５ａ−１を強制的にＬレベルに引き下げて、インバ
ータ４３３−１の出力のノード５ａ−２を強制的にＨレ
ベルに引き上げる。その結果、ＮＯＲゲート４３１−１
の出力φE-1 はＬレベルになる。また、ノード５ａ−１
と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４
３１−２の出力φE-2 はＨレベルになる。そして、１段
目と２段目のラッチ回路は、その状態を保持する。この
φE-2＝Hの時、４つのトランジスタ４３８−１，２と４
３９−１，２はオン状態になる。また、４つのノード５
ａ−１〜４は、それぞれＬ、Ｈ、Ｈ、Ｌレベルになる。

【００５２】更に、その後の位相比較により位相比較結
果信号φSO'がＨレベルになると、同様の動作により、
ノード５ａ−３〜６が、それぞれＬ、Ｈ、Ｈ、Ｌレベル
になり、ノード５ａ−３と５ａ−６が共にＬレベルにな
って、遅延制御信号φE-3 がＨレベルになる。このφE-
3＝Ｈの時、トランジスタ４３８−２，３、４３９−
２，３は、全てオン状態になる。この様に、位相比較結
果信号のシフトアップ信号φSE'とφSO'により、遅延時
間が長くなる様に遅延制御信号φE が右側にシフトアッ
プする。

【００５３】逆に、位相比較結果信号φRE'とφRO'によ
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記した位相
比較回路の出力部の動作から明らかな通り、位相比較結
果信号のうちシフトアップ信号φSE'とφSO'は、第２の
クロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に
交互に生成され、また、位相比較結果信号φRE'とφRO'
は、第２のクロックｄ−ｉ−ｃｌｋが遅れている時に位
相比較毎に交互に生成される。

【００５４】また、位相比較結果信号φSE'、φSO'に応
答して、遅延制御信号φE が次々に右側に移動し、最後
に遅延制御信号φE-32がＨレベルになる。この状態で
は、インバータ４３３−３２の出力がＬレベル、ＮＡＮ
Ｄゲート４３２−３２の出力がＨレベルにラッチされて
いる。そこで、更に、遅延時間を延ばす比較結果信号φ
SO'が供給されると、ＮＡＮＤゲート４３２−３２の出
力がＬレベルに引き下げられ、インバータ４３３−３２
の出力がＨレベルに引き上げられる。

【００５５】上記の位相比較動作は、分周されたクロッ
クｃ−ｃｌｋの立ち上がりエッジ毎に行われる。そし
て、電源投入時には、リセット信号φRにより可変遅延
回路が最小遅延時間に設定され、分周クロックｃ−ｃｌ
ｋの立ち上がり毎に位相比較と遅延時間調整が繰り返さ
れ、やがて、両クロック間の位相差が可変遅延回路の最
小遅延単位以内になると、ロックオン信号ＪＳＴがＨレ
ベルになる。また、パワーダウン動作から復帰した時
は、パワーダウン動作開始時と状態が異なるので、通常
ロックオフ状態にあり、しばらく位相調整動作を行うこ
とで、ロックオン信号ＪＳＴがＨレベルになる。

【００５６】さて、リセット信号φＲのＬレベルにより
φE-1＝Ｈになり、その後シフトアップ信号φSE'により
φE-2＝Ｈになり、更にシフトアップ信号φSO'によりφ
E-3＝Ｈになった後、シフトダウン信号φRE'が生成され
ても、ノード５ａ−６はＬレベルであるので、３段目の
ラッチ回路は反転せず、シフトダウン動作は行われない
でφE-3＝Ｈの状態は変化しない。そして、次にシフト
ダウン信号φRO'が生成されて初めて、ノード５ａ−４
がＬレベルに引き下げられ、２段目のラッチ回路が反転
され、シフトダウン動作が行われ、φE-2＝Ｈの状態に
変化する。この状態では、トランジスタ４３８−１，２
と４３９−１，２が全てオン状態にあり、ノード５ａ−
１〜４がＬ、Ｈ、Ｈ、Ｌの状態にある。

【００５７】同様に、上記のφE-2＝Ｈの状態から、シ
フトアップ信号φSE'が供給されても、トランジスタ４
３８−３がオフ状態にあるので、シフトアップ動作はお
きない。更に、シフトアップ信号φSO'が供給されて初
めて、トランジスタ４３５−２によってノード５ａ−３
がＬレベルに引き下げられ、２段目のラッチ状態が反転
され、φE-3＝Ｈの状態に変化する。

【００５８】以上の通り、図１０に示されたシフトレジ
スタ型の遅延制御回路２２は、偶数のシフトアップ信号
φSE'の後に偶数のシフトダウン信号φRE'が供給されて
初めて、シフトダウン動作が行われる。同様に、奇数の
シフトアップ信号φSO'の後に奇数のシフトダウン信号
φRO'が供給されて初めて、シフトダウン動作が行われ
る。即ち、シフトアップ信号φSE'の後に、シフトダウ
ン信号φRO'とφRE'の２つの信号が供給されて初めて、
シフトダウンへの切り替わりが行われるのである。ま
た、シフトダウン信号からシフトアップ信号への切り替
わりも、同様である。

【００５９】更に、上記の動作から理解される通り、偶
数のシフトアップ信号φSE'の後に、ロックオン信号JST
が生成され、その後シフトダウン信号φRE'が生成され
ると、遅延制御回路２２は、シフトダウンへの切り替わ
り動作を行う。同様に、その後ロックオン信号JSTが生
成され、その後シフトアップ信号φSE'が生成される
と、遅延制御回路２２は、シフトアップへの切り替わり
動作を行う。要すれば、φSE'、JST、φRE'、JST、φS
E'．．．．と繰り返されると、シフトアップ信号及びシ
フトダウン信号の供給のたびに、遅延制御信号φＥのシ
フトアップとシフトダウンとが繰り返される。同様に、
φSO'、JST、φRO'、JST、φSO'．．．．と繰り返され
る場合も、シフトアップ信号及びシフトダウン信号の供
給のたびに、遅延制御信号φＥのシフトアップとシフト
ダウンとが繰り返される。

【００６０】図１１は、制御クロックＮ１２のジッター
拡大を説明するための図である。横軸は遅延制御信号φ
Eを示し、縦軸は時間を示す。図１０の遅延制御回路の
説明で理解される通り、時刻ｔ０でリセット信号φＲに
より、遅延制御信号φE-1＝Ｈの状態になる。そして、
時刻ｔ１，ｔ２でそれぞれシフトアップ信号φSE'、φS
O'に応答して、φE-2＝Ｈ、φE-3＝Ｈとシフトアップす
る。その後、時刻ｔ３でロックオン信号ＪＳＴが生成さ
れると、φE-3＝Ｈの状態が維持され、時刻ｔ４でシフ
トダウン信号φRO'に応答して、φE-2＝Ｈの状態にシフ
トダウンされる。更に、時刻ｔ５でロックオン信号ＪＳ
Ｔが生成されると、φE-2＝Ｈの状態が維持され、時刻
ｔ６でシフトアップ信号φSO'に応答して、φE-3＝Ｈの
状態にシフトアップされる。このように、遅延制御信号
φE-2＝ＨとφE-3＝Ｈの状態が交互に繰り返されると、
制御クロックＮ１２の位相は、交互に遅らせられたり、
進められたりして、ジッタの原因となる。

【００６１】更に、時刻ｔ７でロックオン信号ＪＳＴが
生成された後に、今度はノイズの影響により時刻ｔ８で
シフトアップ信号φSO'が生成されると、即、φE-4＝Ｈ
の状態にシフトアップされる。そして、同様にして、時
刻ｔ９でロックオン信号ＪＳＴが生成された後に、時刻
ｔ１０でシフトダウン信号φRO'が生成されると、再度
φE-3＝Ｈの状態にシフトダウンされる。以上の通り、
ロックオン信号ＪＳＴを挟んでシフトアップ信号やシフ
トダウン信号が発生すると、遅延制御回路２２が敏感に
反応して、遅延制御信号φＥのシフトアップとシフトダ
ウン動作を繰り返し、その遅延量の変化の幅が徐々に大
きくなる。これが、制御クロックＮ１２のジッターの拡
大を招く。

【００６２】本実施の形態例では、上記の位相調整判定
回路２４を設けることにより、シフトアップ信号が連続
して３回生成される場合にのみ、またはシフトダウン信
号が連続して３回生成される場合のみ、遅延制御回路２
２にそれらの信号を供給して活性化する。従って、図１
１に示した時刻ｔ３〜ｔ１０の如きジッタの原因になる
動作は防止される。そして、電源投入時やパワーダウン
状態から復帰した時等、ロックオン状態から大きく位相
がずれている時だけ、シフトアップ信号或いはシフトダ
ウン信号が連続して生成され、遅延制御回路２２が活性
化されて、位相調整動作を行う。

【００６３】[位相調整判定器の構成例(2)]図１２は、
第２の位相調整判定器の構成例を示す図である。この位
相調整判定回路は、図１２に示すように、3パルスカウ
ンタ２６，２８およびOR回路３３，３４，４１，４２を
有し、更に、図３の例と同様に遅延回路３１，３２，３
５，３６と、ＡＮＤ回路３７〜４０を有する。そして、
位相調整判定回路は、判定回路起動回路４３または４４
を有し、電源起動時にパワーオンリセット信号ＰＷＲが
生成された後のように、比較対象の２つのクロックの位
相差が一定範囲以上ある時は、非活性状態になり、位相
比較回路２０からの位相比較結果信号φSE、φSO、φR
E、φROをそのまま遅延制御回路２２に供給する。そし
て、位相調整が進んで、比較される2つのクロック信号
の位相差が一定の範囲内に入ると、位相調整判定回路が
作動して、シフトアップ信号またはシフトダウン信号が
３回連続して生成される毎にそれらの信号を遅延制御回
路２２に供給する。

【００６４】位相調整判定回路の起動時の動作は次の通
りである。OR回路４１，４２には、判定回路起動回路４
３からの信号Ａまたはアジャスト信号φAJを供給される
インバータ４４の反転信号Ａが入力される。この起動信
号Aにより、信号Ｎ５，Ｎ６を介して位相調整判定回路
の出力φSE'〜φRO'が制御される。

【００６５】判定回路起動回路４３が接続されている場
合、パワーオンリセット信号ＰＷＲが発生してから最初
のロックオン信号JSTまたはアジャスト信号φAJが発生
するまでの間、トランジスタ４７の導通によりラッチ回
路４８の出力信号ＡはＨレベルに維持される。このと
き、3パルスカウンタ２６，２７からの出力N2,N4に関係
なく、OR回路４１，４２の出力N5,N6がHレベルとなる。
そのため、ＡＮＤ回路３７〜４０は通過状態になり、位
相比較回路２０から出力されたシフトアップ信号φSO，
φSE及びシフトダウン信号φRO，φREは、常に遅延制御
回路２２に供給される。従って、遅延制御回路２２は活
性状態になり、シフトアップ信号φSE'、φSO'またはシ
フトダウン信号φRE'、φRO'に応答して、位相調整動作
を行う。

【００６６】やがて、位相調整動作により、両クロック
の位相差が最小遅延時間内に入ってロックオン信号JST
が生成されるか、または両クロックの位相差が後述する
所定の範囲内に入ってアジャスト信号φAJが生成される
と、Ｐ型トランジスタ４６が導通し、ラッチ回路４８の
出力の起動信号ＡはLレベルとなる。それに伴い、３パ
ルスカウンタ２６，２８からの出力Ｎ２，Ｎ４が、ＯＲ
回路４１，４２を介して、出力Ｎ５，Ｎ６として、ＡＮ
Ｄ回路３７〜４０に供給される。その後は、後述する３
パルスカウンタ２６，２８の動作により、３回連続して
シフトアップ信号またはシフトダウン信号が供給される
毎に、出力Ｎ５，Ｎ６がＨレベルになり、それらの信号
を遅延制御回路２２に供給し、活性化する。

【００６７】上記のパワーオンリセット信号ＰＷＲに応
答して位相調整判定回路を非活性状態にする動作は、パ
ワーダウン状態から復帰した時にも有効である。従っ
て、パワーダウン復帰信号を、上記のパワーオンリセッ
ト信号ＰＷＲの代わりに、或いはＯＲ回路を介して供給
することで、パワーダウン復帰時の両クロックの位相差
が大きい状態において、位相調整判定回路を非活性にす
ることができる。それにより、パワーオンから復帰時に
おいて、位相比較結果信号に従って遅延制御回路２２の
位相調整動作を活性化させることができる。

【００６８】インバータ４４を利用する場合は、アジャ
スト信号φAJをインバータ４４で反転させた信号を起動
信号Ａとして使用する。比較される２つのクロックの位
相差が大きくアジャスト信号φAJがＬレベルのときは、
起動信号ＡがＨレベルとなり、３パルスカウンタ２６，
２８からの出力信号Ｎ２，Ｎ４が、ＮＯＲ回路４１，４
２でカットされ、信号Ｎ５，Ｎ６が共にＬレベルにな
り、ＡＮＤ回路３７〜４０は非通過状態になる。その結
果、シフトアップ信号φSE'、φSO'またはシフトダウン
信号φRE'、φRO'は、出力されない。比較される２つの
クロックの位相差が所定の位相差以内にはいると、アジ
ャスト信号φAJがＨレベルになり、起動信号ＡがＬレベ
ルになる。そして、３パルスカウンタ２６，２８からの
出力信号Ｎ２，Ｎ４が、ＮＯＲ回路４１，４２を経由し
て、ＡＮＤ回路３７〜４０に供給され、その時のシフト
アップ信号φSE'、φSO'またはシフトダウン信号φR
E'、φRO'が、遅延制御回路２２に出力される。アジャ
スト信号φAJ発生回路の構成および動作については、後
に詳述する。

【００６９】２つのクロック信号c-clk, d-i-clkの位相
が近づくにつれて、位相比較結果はジッターによる影響
を受けて変動しやすくなる。図１２の実施の形態例で
は、両クロック信号の位相差が小さい期間に限って位相
調整判定回路を活性化して作動させ、安定した位相比較
結果信号を遅延制御回路２２に供給する。

【００７０】次に、両クロックc-clk, d-i-clkの位相
が、最低遅延範囲または所定の遅延範囲内に入って、起
動信号ＡがＬレベルになった場合における、位相調整判
定回路２４の動作について説明する。尚、図１３は、３
パルスカウンタ２６，２８の構成例を示す図である。

【００７１】位相比較回路２０からシフトアップ信号φ
SO，φSEが供給されると、OR回路３３の出力信号N1がパ
ルス信号となり、３パルスカウンタ(1)２６に入力され
る。３パルスカウンタ(1)２６は、図１３に示されよう
に、直列接続した4個のＤフリップフロップD-FF(1)〜
(4)から構成される。リセット信号Ｎ３により、Ｄフリ
ップフロップD-FF(1)の出力Ｑ１の初期値はＨレベル、
そして残りのＤフリップフロップD-FF(2)〜(4)の出力Ｑ
２〜Ｑ４の初期値はＬレベルにそれぞれ設定される。信
号Ｎ１としてパルス信号が入力されると、その立ち上が
りエッジに同期してＤフリップフロップD-FF(1)〜(3)の
出力Q1〜Q3が、それぞれ次段のＤフリップフロップD-FF
(2)〜D-FF(4)に取り込まれ、次段の出力Ｑ２〜Ｑ４にそ
れぞれ出力される。このとき、ＤフリップフロップD-FF
(3)の出力Q3は、初段のＤフリップフロップD-FF(1)にも
取り込まれて、その出力Ｑ１が次段のＤフリップフロッ
プD-FF(2)に出力される。シフトアップ信号φSO、φSE
が連続して発生すると、３回に１回の割合で最終段のＤ
フリップフロップD-FF(4)の出力Q4、すなわち3パルスカ
ウンタ(1)２６の出力信号Ｎ２がＨレベルになる。起動
信号ＡはＬレベルに設定されているため、信号Ｎ２は信
号Ｎ５としてＡＮＤ回路３７，３８に供給される。

【００７２】信号Ｎ５がＨレベルのとき、シフトアップ
信号φSO，φSEが遅延回路３１，３２をそれぞれ介し
て、シフトアップ信号φSO'，φSE'として遅延制御回路
２２に供給され、それにより遅延制御回路２２は活性化
される。遅延回路３１，３２は、位相調整判定回路の動
作時間に相当する遅延量に設定されている。

【００７３】位相比較結果がシフトアップ信号φSO，φ
SEからシフトダウン信号φRO，φREに切り替わった時、
またはロックオン信号JSTが発生した時、３パルスカウ
ンタ(1)２６はリセットされて、その出力信号N5はＬレ
ベルとなる。これにより、ＡＮＤ回路３７，３８の出力
φSO'，φSE'は常にＬレベルに固定され、シフトアップ
信号が遅延制御回路に供給されなくなる。その結果、遅
延制御回路２２は位相調整動作を行わない。

【００７４】シフトアップ信号φSO，φSEが３回連続し
て発生する前に、シフトダウン信号φRO，φREまたはロ
ックオン信号ＪＳＴが出力された場合も、３パルスカウ
ンタ(1)２６がリセットされる。そのため、シフトアッ
プ信号は遅延制御回路２２に供給されない。

【００７５】シフトダウン信号φRO，φREに対する位相
調整判定器の動作も、上記と同様である。

【００７６】図１４は、アジャスト信号発生回路を示す
図である。図１５は、その動作タイミングチャート図で
ある。図１４のアジャスト信号発生回路は、図６に示し
た位相比較回路の位相比較部の構成に類似する。従っ
て、対応する部分には同じ引用番号を与えた。

【００７７】アジャスト信号φAJは、基準クロックc-cl
kと可変クロックd-i-clkとの位相差が、外部クロックCL
Kの立ち上がりエッジの前後の入力信号を取り込む為の
セットアンプ時間とホールド時間内にある時に生成され
る。即ち、ロックオン信号ＪＳＴが生成される時の位相
差よりも緩和された所定の位相差の範囲内になった時
に、アジャスト信号φAJが生成される。

【００７８】アジャスト信号発生回路は、可変クロック
d-i-clkが入力される経路に遅延素子D１１を挿入し，遅
延素子D１の遅延時間ΔtD1を入力セットアップタイム t
SIと等しくし、また、基準クロックc-clkの経路に設け
た遅延素子D２の段数を増やし，遅延素子D２の遅延時間
ΔtD2を入力セットアップタイム tSIと入力ホールドタ
イム tHIの和とする。

【００７９】図１５（Ａ）に示すように、基準クロック
c-clkとノードN２２の立ち上がり点の間にノードN２１
の立ち上がり点が入っていれば、入力セットアップタイ
ム tSIまたは入力ホールドタイム tHI以下に両クロック
の位相差が小さくなっていると判断し、アジャスト信号
φAJが発生する。図１５（Ｂ）または（Ｃ）の場合は、
両クロックの位相差が小さくなっていないと判断し、ア
ジャスト信号φAJは発生しない。

【００８０】以上の通り、第２の実施の形態例における
位相調整判定回路を利用すると、電源起動時やパワーダ
ウン動作から復帰した時等の、基準クロックと可変クロ
ックとの位相差が大きい間は、位相調整判定回路は非活
性状態になる。従って、位相比較結果信号がそのまま遅
延制御回路２２に供給され、より頻度の高い位相調整動
作を実現する。更に、位相調整が進んで、両クロックの
位相差が最小遅延時間内になってロックオン信号ＪＳＴ
が発生したり、両クロックの位相差が所定の位相差以内
になってアジャスト信号φAJが発生したりすると、位相
調整回路が活性状態になり、位相比較結果信号が同じ状
態を連続して出力される時のみ、遅延制御回路２２によ
る位相調整動作を行う。従って、ロックオン状態或いは
それに近い状態の時は、ノイズによる一時的なアンロッ
クに敏感に応答して、位相調整を行うことが防止され、
ジッタの拡大を防止することができる。

【００８１】上記の実施の形態例では、遅延制御回路２
２として、図１０に示した特殊なシフトレジスタ回路を
利用した。しかしながら、本実施の形態例では、位相調
整判定回路により、シフトアップ信号またはシフトダウ
ン信号が連続して生成される時にそれらの信号が遅延制
御回路２２に供給されるので、遅延制御回路２２として
一般的なシフトレジスタ回路構成にして、位相調整判定
回路２４からのシフトアップ信号とシフトダウン信号に
応答して、シフトアップとシフトダウン動作をすること
で、ジッタの発生を防止することができる。

【００８２】

【発明の効果】以上、本発明のＤＬＬ回路によるクロッ
ク発生回路によれば、電源に発生するノイズ等の影響
で、一時的にアンロックになっても、位相調整動作が行
われないので、不必要な位相調整動作によりジッタが発
生することが防止される。

【図面の簡単な説明】

【図１】従来のクロック発生回路の一例を示す図であ
る。

【図２】本発明の実施の形態例のクロック発生回路を示
す図である。

【図３】位相調整判定器の構成例(1)を示す図である。

【図４】３パルスカウンタの構成例を示す図である。

【図５】可変遅延回路の回路図である。

【図６】位相比較回路２０内の位相比較部の回路図であ
る。

【図７】位相比較部の動作を示す波形図である。

【図８】位相比較回路１５の位相比較出力部の回路図で
ある。

【図９】図８の位相比較出力部の動作を示す波形図であ
る。

【図１０】遅延制御回路２２の一部の構成を示す回路図
である。

【図１１】制御クロックＮ１２のジッター拡大を説明す
るための図である。

【図１２】位相調整判定器の構成例(2)を示す図であ
る。

【図１３】３パルスカウンタの構成例を示す図である。

【図１４】アジャスト信号発生回路を示す図である。

【図１５】図１５の動作タイミングチャート図である。

【符号の説明】

ＣＬＫ外部クロック、供給クロック c-clk 基準クロック d-i-clk 可変クロック１２，１３可変遅延回路Ｎ１２制御クロック２０位相比較回路２２遅延制御回路２４位相調整判定回路 φSE,φSO シフトアップ信号、位相比較結果信号 φRE,φRO シフトダウン信号、位相比較結果信号ＪＳＴ位相一致信号 ΦAJ アジャスト信号

Claims

【特許請求の範囲】

【請求項１】供給クロックの位相を調整してそれと所定
の位相関係を有する制御クロックを生成するクロック発
生回路において、前記供給クロックから生成される基準クロックを制御さ
れた遅延量だけ遅延させる可変遅延回路と、前記基準クロックと前記可変遅延回路によって遅延され
た可変クロックとの位相を比較し、両クロックの位相関
係に従って位相比較結果信号を生成する位相比較回路
と、前記位相比較結果に応じて前記可変遅延回路の遅延量を
可変制御する遅延制御回路と、前記位相比較結果が、複数回連続して同一方向への位相
ずれを検出した時に、前記遅延制御回路を活性化する位
相調整判定回路とを有することを特徴とするクロック発
生回路。
【請求項２】請求項１において、前記位相調整判定回路は、前記位相比較結果信号が少な
くとも３回連続して同一方向への位相ずれを示す場合
に、前記遅延制御回路を活性化し、前記位相比較結果信
号が変化した場合、或いは前記基準クロックと可変クロ
ックの位相が一致した場合に、前記遅延制御回路を非活
性状態に制御することを特徴とするクロック発生回路。
【請求項３】請求項１において、電源投入時またはパワーダウン状態から復帰した時に、
前記位相調整判定回路が非活性状態になり、前記基準ク
ロックと可変クロックの位相が一致した後または該両ク
ロックの位相差が所定の範囲内になった後に、前記位相
調整判定回路が活性状態になることを特徴とするクロッ
ク発生回路。
【請求項４】請求項１において、前記基準クロックと可変クロックの位相差が所定の範囲
内にある場合は、前記位相調整判定回路が活性状態にな
り、前記両クロックの位相差が前記所定の範囲外にある
場合は、前記位相調整判定回路が非活性状態になること
を特徴とするクロック発生回路。
【請求項５】請求項３または４において、前記位相調整判定回路は、前記位相比較結果信号が少な
くとも３回連続して同一方向への位相ずれを示す場合
に、前記遅延制御回路を活性化し、前記位相比較結果信
号が変化した場合、或いは前記基準クロックと可変クロ
ックの位相が一致した場合に、前記遅延制御回路を非活
性状態に制御することを特徴とするクロック発生回路。
【請求項６】請求項１乃至５のいずれかの請求項におい
て、前記位相調整判定回路は、前記位相比較結果信号を供給
して前記遅延制御回路を活性状態にし、前記位相比較結
果信号の供給を停止して前記遅延制御回路を非活性状態
にすることを特徴とするクロック発生回路。
【請求項７】請求項１乃至５のいずれかの請求項におい
て、前記位相調整判定回路はカウンタを有し、前記カウンタ
は、前記位相比較結果が連続して同一であればカウント
し、前記位相比較結果が同一でなければリセットし、少
なくとも３回以上をカウントした時に、前記遅延制御回
路を活性状態にすることを特徴とするクロック発生回
路。
【請求項８】請求項１において、前記位相比較結果が、前記基準クロックと可変クロック
のいずれか一方の位相が、進んでいる状態、ほぼ一致し
ている状態、遅れている状態、そしてほぼ一致している
状態が連続する場合は、前記位相調整判定回路は、前記
遅延制御回路を非活性状態に保つことを特徴とするクロ
ック発生回路。