KR20020037525A - 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치 - Google Patents

지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 외부 클락 신호를 이용하여 출력되는 데이터를 상기 외부 클락 신호와 동시에 동기시키며, 상기 외부 클락 신호에 응답하여 제 1 내부 클락 신호와 제 2 내부 클락 신호를 발생하는 클락 발생기와; 상기 제 1 내부 클락 신호는 N번째 사이클의 외부 클락 신호의 상승 에지에 동기되어 생성되고, 상기 제 2 내부 클락 신호는 N번째 사이클의 외부 클락 신호의 하강 에지에 동기되어 생성되며; 테스트 모드 신호 및 레이턴시 신호를 받아들이고, 상기 제 1 및 제 2 내부 클락 신호들에 응답하여 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기와; 상기 테스트 모드 신호 및 읽기 동작을 알리는 신호에 응답하여 버퍼 제어 신호를 발생하는 버퍼 제어기 및; 상기 버퍼 제어 신호가 활성화될 때, 상기 데이터 스트로브 신호에 응답하여 출력 단자를 로직 하이 레벨 또는 로직 로우 레벨로 구동하는 출력 버퍼를 포함한다.

Description

지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH A DELAY LOCKED LOOP CIRCUIT}
본 발명은 클락 동기 회로들 (clock synchronizing circuits)에 관한 것으로서, 구체적으로는 내부 클락과 외부 클락을 동기시키기 위한 지연 락 루프 회로 (Delay Locked Loop circuit)를 구비한 동기형 반도체 메모리 장치에 관한 것이다.
일반적으로, 동기형 반도체 메모리 장치는 외부 클락 신호와 내부 클락 신호를 발생하는 클락 버퍼 회로를 포함한다. 내부 클락 신호는 반도체 메모리 장치의각 회로에 공급된다. 클락 버퍼 회로는 단순히 외부 클락 신호를 버퍼링하여 내부 클락 신호를 발생한다. 필연적으로, 외부 클락 신호와 내부 클락 신호간의 위상차가 생긴다.
외부 클락 신호와 내부 클락 신호 사이의 위상차는 결국 반도체 메모리 장치의 대응하는 응답 지연을 유발한다. 따라서, 외부 클락 신호에 동기된 내부 클락 신호를 갖는 반도체 메모리 장치가 요구되며, 그 결과 불필요한 응답 지연을 제거할 수 있다.
이러한 문제를 해결하기 위해 다양한 접근 방법들이 시도되어 왔다. 외부 클락 신호와 내부 클락 신호 사이의 위상차를 최소화하기 위한 개발된 한가지 방법은 위상 락 루프 (Phase Locked Loop, 이하 PLL이라 칭함) 회로를 사용하는 것이다. 다른 방법은 지연 락 루프 (이하 DLL이라 칭함) 회로를 사용하는 것이다. DLL 회로의 일예가 U.S. Patent No. 5,901,190에 "DIGITAL DELAY LOCKED LOOP CIRCUIT USING SYNCHRONOUS DELAY LINE"이라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
N번째 사이클의 외부 클락 신호의 상승 에지 또는 하강 에지에 따라 데이터를 출력하고자 할 때, DLL 회로에 의해서 생성된 클락 신호 (이하 "DLL 클락 신호"라 칭함)는 (N-1)번째 사이클의 외부 클락 신호의 상승 에지 또는 하강 에지에 동기되어 생성되어야 한다. 내부 데이터가 DLL 클락 신호에 동기되어 외부로 출력되는 동안의 지연 요소를 감안하여, DLL 클락 신호는 외부 클락 신호로부터 일정한 지연을 가지게 된다. DLL 회로로부터 출력된 DLL 클락 신호가 외부 클락 신호에 정확하게 동기되도록 하기 위해서는, 외부 클락 신호의 일정 사이클 동안 DLL 클락 락킹 시간 (clock locking time)이 필요하다. 그러한 락킹 시간 동안, DLL 회로는 외부 클락 신호를 입력받아 출력되는 DLL 클락 신호를 내부 데이터 출력에 맞도록 상기 DLL 클락 신호를 조절한다.
본 발명은, 추가적인 테스트 패드 없이, 앞서 설명된 DLL 회로에 의해서 생성된 DLL 클락 신호가 정확하게 외부 클락 신호의 상승 에지 또는 하강 에지에 동기되었는 지의 여부를 확인할 수 있는 스킴을 제공하고자 하는 함에 있다.
따라서 본 발명의 목적은 지연 락 루프 회로에 의해서 생성된 클락 신호가 외부 클락 신호에 정확하게 동기되었는 지의 여부를 판별할 수 있는 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 동기형 반도체 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 데이터 스트로브 신호 발생기, 출력 버퍼 및 버퍼 제어기의 바람직한 실시예; 그리고
도 3은 본 발명에 따른 클락 모니터링 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 데이터 스트로브 신호 발생기200 : 출력 버퍼
300 : 버퍼 제어기400 : 지연 락 루프 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 외부 클락 신호를 이용하여 출력되는 데이터를 상기 외부 클락 신호와 동시에 동기시키는 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 상기 외부 클락 신호에 응답하여 제 1 내부 클락 신호와 제 2 내부 클락 신호를 발생하는 클락 발생기와; 상기 제 1 내부 클락 신호는 N번째 사이클의 외부 클락 신호의 상승 에지에 동기되어 생성되고, 상기 제 2 내부 클락 신호는 N번째 사이클의 외부 클락 신호의 하강 에지에 동기되어 생성되며; 테스트 모드 신호 및 레이턴시 신호를 받아들이고, 상기 제 1 및 제 2 내부 클락 신호들에 응답하여 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기와; 상기 테스트 모드 신호 및 읽기 동작을 알리는 신호에 응답하여 버퍼 제어 신호를 발생하는 버퍼 제어기 및; 상기 버퍼 제어 신호가 활성화될 때, 상기 데이터 스트로브 신호에 응답하여 출력 단자를 로직 하이 레벨 또는 로직 로우 레벨로 구동하는 출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 데이터 스트로브 신호 발생기는 상기 테스트 모드 신호 및 상기 레이턴시 신호를 비교하는 비교기와; 상기 제 1 내부 클락 신호에 응답하여 상기 비교기에 의해서 비교된 결과를 래치로 전달하는 제 1 전달 게이트 로직 및; 상기 제 2 내부 클락 신호에 응답하여 상기 래치를 리셋하는 수단을 포함하며, 상기 래치에 의해서 유지되는 신호는 상기 데이터 스트로브 신호로서 출력된다.
이 실시예에 있어서, 상기 비교기의 출력은 상기 테스트 모드 신호 및 상기 레이턴시 신호 중 어느 하나가 활성화될 때 활성화된다.
(작용)
이와 같은 장치에 의해서, 지연 락 루프 회로로부터 생성된 클락 신호들을 이용하여 데이터 스트로브 신호를 생성하고, 그렇게 생성된 데이터 스트로브 신호에 따라 출력 버퍼를 구동함으로써 지연 락 루프 회로의 클락 신호의 동기 여부를 판별할 수 있다.
(실시예)
이하, 본 발명에 따른 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
도 1을 참조하면, 본 발명에 따른 동기형 반도체 메모리 장치를 보여주는 블록도가 도시되어 있다. 동기형 반도체 메모리 장치는, 비록 도면에는 도시되지 않았지만, 데이터 정보를 저장하기 위한 저장 수단으로 메모리 셀 어레이를 포함한다.
도 1에 도시된 동기형 반도체 메모리 장치는 데이터 스트로브 신호 발생기 (data strobe signal generator) (100), 출력 버퍼 (output buffer) (200), 버퍼 제어기 (buffer controller) (300) 그리고 지연 락 루프 회로 (delay locked loop circuit) (400)를 포함한다. 상기 데이터 스트로브 신호 발생기 (100)는 테스트 모드 신호 (TEST_MRS) 및 레이턴시 신호 (LATENCY)를 받아들이고 지연 락 루프 회로 (400)에 의해서 생성된 클락 신호들 (CLKDQ_F, CLKDQ_S)에 응답하여 데이터 스트로브 신호 (DS)를 발생한다. 상기 테스트 모드 신호 (TEST_MRS)는 이 분야에 잘 알려진 모드 레지스터 (mode register) (미도시됨)로부터 제공되는 신호이며, 상기 레이턴시 신호 (LATENCY)는 상기 동기형 반도체 메모리 장치의 읽기 동작 동안 생성되는 신호이다. 상기 출력 버퍼 (200)는 상기 데이터 스트로브 신호 발생기 (100)로부터 출력된 데이터 스트로브 신호 (DS)를 받아들이고, 상기 버퍼 제어기 (300)로부터 출력되는 제어 신호 (PTRSTD)에 응답하여 인에이블 또는 디세이블된다. 상기 버퍼 제어기 (300)는 상기 테스트 모드 신호 (TEST_MRS)와 신호 (PTRST)에 응답하여 상기 출력 버퍼 (200)의 동작을 제어한다.
본 발명의 바람직한 실시예에 따른 데이터 스트로브 신호 발생기, 출력 버퍼그리고 버퍼 제어기의 상세 회로가 도 2에 도시되어 있다.
도 2를 참조하면, 상기 데이터 스트로브 신호 발생기 (100)는 NOR 게이트 (101), 각각이 PMOS 트랜지스터, NMOS 트랜지스터 그리고 인버터로 구성된 2개의 전달 게이트 로직들 (102, 103) 그리고 2개의 인버터들로 구성된 래치 (104)를 포함하며, 도시된 바와 같이 연결되어 있다. 상기 NOR 게이트 (101)는 비교기로서 동작하며, 상기 전달 게이트 로직 (103)은 래치 리셋 회로로서 동작한다. 상기 출력 버퍼 (200)는 도시된 바와 같이 연결된 NAND 게이트 (201), PMOS 트랜지스터 (202) 그리고 NMOS 트랜지스터 (203)로 구성되며, 상기 버퍼 제어기 (300)는 NOR 게이트 (301) 및 인버터 (302)로 구성된다. 상기 데이터 스트로브 신호 발생기 (100), 상기 출력 버퍼 (200) 그리고 상기 버퍼 제어기 (300)의 동작이 도 3의 동작 타이밍도에 의거하여 이하 상세히 설명된다.
도 3을 참조하면, 외부 클락 신호 (XCLK)의 로우-하이 천이시 모드 레지스터 (미도시됨)가 설정되며, 그 결과 테스트 모드 신호 (TEST_MRS)가 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이는 버퍼 제어기 (300)의 출력 신호 (PTRSTD)가 로직 하이 레벨이 되게 하고, 출력 버퍼 (200)가 활성화 상태가 되게 한다. 즉, 상기 출력 버퍼 (200)의 NAND 게이트 (201)의 일 입력 신호 (PTRSTD)가 로직 하이 레벨이 되기 때문에, 다른 입력 신호 (DS)에 따라 출력 신호 (DSOUT)의 로직 레벨이 결정된다.
데이터 스트로브 신호 발생기 (100)의 NOR 게이트 (101)의 일 입력 신호 (TEST_MRS)가 로직 하이 레벨이 되기 때문에, NOR 게이트 (101)의 출력 신호는 다른 입력 신호 (LATENCY)에 관계없이 로직 로우 레벨이 된다. 도 3에 도시된 바와 같이, 모드 레지스터가 설정되는 사이클의 외부 클락 신호 (XCLK)의 상승 에지에 동기된 클락 신호 (CLKDQ_F)가 로우-하이 천이를 가질 때, 데이터 스트로브 신호 발생기 (100)의 전달 게이트 로직 (102)의 전송 경로가 형성되고, NOR 게이트 (101)의 출력 신호가 전달 게이트 로직 (102)을 통해 래치 (104)에 저장된다. 동시에, NOR 게이트 (101)의 출력 신호는 전달 게이트 로직 (102) 및 래치 (104)를 통해 반전되고, 그렇게 반전된 신호 즉, 로직 하이 레벨의 신호 (DS)가 NAND 게이트 (201)의 다른 입력 신호로서 인가된다. 그러므로, 출력 버퍼 (200)는 로직 하이 레벨의 입력 신호들 (DS, PTRSTD)에 응답하여 출력 단자 (DSOUT)를 로직 하이 레벨로 구동한다.
그 다음에, 모드 레지스터가 설정되는 사이클의 외부 클락 신호 (XCLK)의 하강 에지에 동기된 클락 신호 (CLKDQ_S)가 로우-하이 천이를 가질 때, 데이터 스트로브 신호 발생기 (100)의 전달 게이트 로직 (103)의 전송 경로가 형성되고, 로직 하이 레벨이 전달 게이트 로직 (103)을 통해 래치 (104)에 저장된다. 즉, 상기 래치 (104)는 리셋되며, 데이터 스트로브 신호 (DS)는 로직 로우 레벨이 된다. 그러므로, 출력 버퍼 (200)는 로직 로우 레벨의 입력 신호 (DS)와 로직 하이 레벨의 입력 신호 (PTRSTD)에 응답하여 출력 단자 (DSOUT)를 로직 로우 레벨로 구동한다.
앞서 설명된 내용으로부터 알 수 있듯이, 출력 버퍼 (200)의 출력 신호 (DSOUT) 위상은 DLL 회로 (400)로부터 생성된 클락 신호들 (CLKDQ_F, CLKDQ_S)에 동기된 데이터 스트로브 신호 (DS)의 위상에 따라 결정된다.
상기한 바와 같이, 지연 락 루프 회로로부터 생성된 클락 신호들을 이용하여 데이터 스트로브 신호를 생성하고, 그렇게 생성된 데이터 스트로브 신호에 따라 출력 버퍼를 구동함으로써, 추가적인 출력 패드 없이 DLL 회로의 클락 신호가 외부 클락 신호와 정확하게 동기되었는 지의 여부를 판별할 수 있다.

Claims (3)

  1. 외부 클락 신호를 이용하여 출력되는 데이터를 상기 외부 클락 신호와 동시에 동기시키는 반도체 메모리 장치에 있어서:
    상기 외부 클락 신호에 응답하여 제 1 내부 클락 신호와 제 2 내부 클락 신호를 발생하는 클락 발생기와;
    상기 제 1 내부 클락 신호는 N번째 사이클의 외부 클락 신호의 상승 에지에 동기되어 생성되고, 상기 제 2 내부 클락 신호는 N번째 사이클의 외부 클락 신호의 하강 에지에 동기되어 생성되며;
    테스트 모드 신호 및 레이턴시 신호를 받아들이고, 상기 제 1 및 제 2 내부 클락 신호들에 응답하여 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기와;
    상기 테스트 모드 신호 및 읽기 동작을 알리는 신호에 응답하여 버퍼 제어 신호를 발생하는 버퍼 제어기 및;
    상기 버퍼 제어 신호가 활성화될 때, 상기 데이터 스트로브 신호에 응답하여 출력 단자를 로직 하이 레벨 또는 로직 로우 레벨로 구동하는 출력 버퍼를 포함하며, 상기 출력 버퍼의 출력 신호는 (N+1)번째 사이클의 외부 클락 신호에 동기되어 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 스트로브 신호 발생기는
    상기 테스트 모드 신호 및 상기 레이턴시 신호를 비교하는 비교기와;
    상기 제 1 내부 클락 신호에 응답하여 상기 비교기에 의해서 비교된 결과를 래치로 전달하는 제 1 전달 게이트 로직 및;
    상기 제 2 내부 클락 신호에 응답하여 상기 래치를 리셋하는 수단을 포함하며, 상기 래치에 의해서 유지되는 신호는 상기 데이터 스트로브 신호로서 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비교기의 출력은 상기 테스트 모드 신호 및 상기 레이턴시 신호 중 어느 하나가 활성화될 때 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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