KR20000018317A - 출력버퍼 제어회로 및 출력 제어신호 발생방법 - Google Patents

출력버퍼 제어회로 및 출력 제어신호 발생방법 Download PDF

Info

Publication number
KR20000018317A
KR20000018317A KR1019980035854A KR19980035854A KR20000018317A KR 20000018317 A KR20000018317 A KR 20000018317A KR 1019980035854 A KR1019980035854 A KR 1019980035854A KR 19980035854 A KR19980035854 A KR 19980035854A KR 20000018317 A KR20000018317 A KR 20000018317A
Authority
KR
South Korea
Prior art keywords
signal
output control
output
response
clock
Prior art date
Application number
KR1019980035854A
Other languages
English (en)
Other versions
KR100297715B1 (ko
Inventor
최원재
이정배
이시열
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980035854A priority Critical patent/KR100297715B1/ko
Priority to TW088104234A priority patent/TW418402B/zh
Priority to JP14698899A priority patent/JP3800478B2/ja
Priority to US09/378,099 priority patent/US6232797B1/en
Publication of KR20000018317A publication Critical patent/KR20000018317A/ko
Application granted granted Critical
Publication of KR100297715B1 publication Critical patent/KR100297715B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)

Abstract

반도체 메모리장치에 있어서 외부클럭이 비정상적인 레벨로 입력되더라도 정상적인 출력 제어신호를 발생할 수 있는 출력버퍼 제어회로 및 출력 제어신호 발생방법이 개시된다. 상기 출력 제어신호 발생방법에 따라 동작되는 상기 출력버퍼 제어회로는, 자동펄스 발생부 및 출력 제어신호 발생부를 구비하는 것을 특징으로 한다. 상기 자동펄스 발생부는 레이턴시 신호를 입력으로하여 자동펄스 신호를 발생한다. 상기 출력 제어신호 발생부는, 상기 레이턴시 신호를 입력으로하여, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브되는 출력 제어신호를 발생한다. 출력버퍼는 상기 출력 제어신호가 엑티브될 때 인에이블되고 넌엑티브될 때 디스에이블된다.

Description

출력버퍼 제어회로 및 출력 제어신호 발생방법
본 발명은 반도체 메모리장치에 관한 것으로, 특히 출력버퍼 제어회로 및 출력 제어신호 발생방법에 관한 것이다.
근래에 고속동작을 실현하기 위해 동기식 디램(Synchronous DRAM)이 개발되었으며, 동기식 디램은 씨스템 클럭, 즉 외부클럭에 동기되어 동작한다. 동기식 디램에서는 외부클럭에 의해 소정의 경로를 통해 내부클럭이 발생되고 상기 내부클럭에 의해 내부회로들이 제어된다. 또한 상기 외부클럭에 의해 다른 소정의 경로를 통해 출력 제어클럭이 발생되고 상기 출력 제어클럭에 의해 출력버퍼가 제어된다.
도 1은 동기식 디램에 있어서 종래의 출력버퍼 및 출력버퍼 제어회로의 회로도이다.
도 1을 참조하면, 출력버퍼(130)은 출력 제어신호(PTRST)에 응답하여 출력 데이터(DOI)를 출력핀(DOUT)을 통해 외부로 출력한다. 출력버퍼 제어회로(110)은 레이턴시(Latency) 신호(LAT)의 입력을 출력 제어클럭(CLKDQ)으로 제어하여 상기 출력 제어신호(PTRST)를 발생한다. 상기 레이턴시 신호(LAT)는 출력 데이터의 발생 폭, 즉 상기 출력 데이터(DOI)가 출력될 수 있는 기간을 결정하는 신호로서, 상기 내부클럭에 의해 발생된다.
도 2는 동기식 디램에서 외부클럭이 정상적인 레벨로 입력되는 경우 도 1에 도시된 출력버퍼 제어회로의 각 신호들의 동작 타이밍도이다.
도 2를 참조하면, 외부클럭(CLK)가 정상적인 레벨로 입력되는 경우에는, 상기 외부클락(CLK)에 의해 내부클럭(PCLK) 및 출력 제어클럭(CLKDQ)가 정상적으로 발생된다. 이에 따라 상기 출력 제어신호(PTRST)는 상기 레이턴시 신호(LAT)가 논리"로우"로 넌엑티브될 때 정상적으로 논리"하이"에서 논리"로우"로 넌엑티브된다. 따라서 상기 출력버퍼(130)은 정상적인 동작을 수행한다. 즉 상기 출력 제어신호(PTRST)가 논리"하이"로 엑티브될 때 인에이블되고 논리"로우"로 넌엑티브될 때 디스에이블된다.
도 3은 동기식 디램에서 외부클럭이 비정상적인 레벨로 입력되는 경우 도 1에 도시된 출력버퍼 제어회로의 각 신호들의 동작 타이밍도이다.
도 3을 참조하면, 외부클럭(CLK)가 비정상적인 레벨(a 부분)로 입력되는 경우에는, 상기 외부클럭(CLK)에 의해 상기 내부클럭(PCLK)이 발생되는 경로와 상기 외부클럭(CLK)에 의해 상기 출력 제어클럭(CLKDQ)가 발생되는 경로가 다르므로, 상기 비정상적인 외부클락(CLK)에 의해 상기 출력 제어클럭(CLKDQ)가 비정상적으로 발생될 수 있다(b 부분, 논리"하이" 펄스가 발생되지 않음). 이에 따라 상기 출력버퍼 제어회로(110)의 전송게이트(111)이 턴온되지 못함으로 인하여, 상기 출력 제어신호(PTRST)는 상기 레이턴시 신호(LAT)가 논리"로우"로 넌엑티브되더라도 논리"하이"에서 논리"로우"로 넌엑티브되지 못하고(c 부분) 계속 논리"하이" 상태를 유지하게 된다. 따라서 상기 출력버퍼(130)이 디스에이블되지 못하게 된다.
즉 동기식 디램에서 상기 종래의 출력버퍼 제어회로는 외부클럭이 비정상적인 레벨로 입력되는 경우에 출력버퍼를 디스에이블시키지 못하는 문제점을 가지고 있다. 이에 따라 오동작이 발생된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 동기식 디램과 같은 반도체 메모리장치에 있어서 외부클럭이 비정상적인 레벨로 입력되더라도 정상적인 출력 제어신호를 발생할 수 있는 출력버퍼 제어회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 외부클럭이 비정상적인 레벨로 입력되더라도 정상적인 출력 제어신호를 발생할 수 있는 출력버퍼 제어회로를 구비하는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 동기식 디램과 같은 반도체 메모리장치에 있어서 외부클럭이 비정상적인 레벨로 입력되더라도 정상적인 출력 제어신호를 발생할 수 있는 출력 제어신호 발생방법을 제공하는 데 있다.
도 1은 동기식 디램에 있어서 종래의 출력버퍼 및 출력버퍼 제어회로의 회로도
도 2는 동기식 디램에서 외부클럭이 정상적인 레벨로 입력되는 경우 도 1에 도시된 출력버퍼 제어회로의 각 신호들의 동작 타이밍도
도 3은 동기식 디램에서 외부클럭이 비정상적인 레벨로 입력되는 경우 도 1에 도시된 출력버퍼 제어회로의 각 신호들의 동작 타이밍도
도 4는 본 발명에 따른 출력버퍼 제어회로를 구비하는 반도체 메모리장치의 개략적인 블락도
도 5는 도 4에 도시된 출력버퍼 제어회로의 일실시예를 나타내는 상세 회로도
도 6은 도 4에 도시된 출력버퍼의 일반적인 회로도
도 7은 외부클럭이 비정상적인 레벨로 입력되는 경우 도 4의 본 발명에 따른 반도체 메모리장치의 각 신호들의 동작 타이밍도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 출력버퍼 제어회로는, 반도체 메모리장치의 출력버퍼를 인에이블 및 디스에이블하기 위한 출력 제어신호를 발생하는 출력버퍼 제어회로에 있어서, 자동펄스 발생부 및 출력 제어신호 발생부를 구비하는 것을 특징으로 한다.
상기 자동펄스 발생부는 레이턴시 신호를 입력으로하여 자동펄스 신호를 발생한다. 상기 출력 제어신호 발생부는, 상기 레이턴시 신호를 입력으로하여, 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생한다.
상기 출력 제어신호는 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브된다.
상기 레이턴시 신호는, 출력 데이터의 발생 폭을 결정하는 신호로서 내부클락에 응답하여 발생되는 신호이다. 상기 내부클락은, 상기 반도체 메모리장치의 내부회로를 제어하는 신호로서 상기 반도체 메모리장치의 외부에서 입력되는 외부클락에 응답하여 발생되는 신호이다. 상기 출력 제어클락은, 상기 출력버퍼를 제어하기 위한 신호로서 상기 외부클락에 응답하여 발생되는 신호이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이와, 출력버퍼와, 자동펄스 발생부, 및 출력 제어신호 발생부를 구비하는 것을 특징으로 한다.
상기 출력버퍼는 출력 제어신호에 응답하여 상기 메모리셀 어레이로부터 독출된 출력 데이터를 버퍼링하여 외부로 출력한다. 상기 자동펄스 발생부는 레이턴시 신호를 입력으로하여 자동펄스 신호를 발생한다. 상기 출력 제어신호 발생부는, 상기 레이턴시 신호를 입력으로하여, 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생한다. 상기 출력 제어신호는, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브된다.
상기 본 발명에 따른 반도체 메모리장치는, 내부클락 발생부와, 출력 제어클락 발생부, 및 레이턴시 신호 발생부를 더 구비한다.
상기 내부클락 발생부는, 외부클락에 응답하여, 내부회로를 제어하는 내부클락을 발생한다. 상기 출력 제어클락 발생부는, 상기 외부클락에 응답하여 상기 출력 제어클락을 발생한다. 상기 레이턴시 신호 발생부는, 상기 내부클락에 응답하여, 출력 데이터의 발생 폭을 결정하는 상기 레이턴시 신호를 발생한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 출력 제어신호 발생방법은, 외부클락에 응답하여 내부클락을 발생하는 내부클락 발생부와, 상기 외부클락에 응답하여 출력 제어클락을 발생하는 출력 제어클락 발생부, 출력 데이터의 발생 폭을 결정하는 레이턴시 신호를 상기 내부클락에 응답하여 발생하는 레이턴시 신호 발생부, 및 출력 제어신호가 엑티브될 때 인에이블되고 상기 출력 제어신호가 넌엑티브될 때 디스에이블되는 출력버퍼를 구비하는 반도체 메모리장치에 대한 출력 제어신호 발생방법에 있어서, (a) 상기 레이턴시 신호를 입력으로하여 자동펄스 신호를 발생하는 단계, 및 (b) 상기 레이턴시 신호를 입력으로하여, 상기 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 출력 제어신호는, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하겠다.
도 4는 본 발명에 따른 출력버퍼 제어회로를 구비하는 반도체 메모리장치의 개략적인 블락도이다. 여기에서는 데이터 출력과 관련되는 회로들만이 도시되었다.
도 4를 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이(410), 출력버퍼(420), 출력버퍼 제어회로(430), 내부클럭 발생부(440), 출력 제어클럭 발생부(450), 및 레이턴시 신호 발생부(460)을 구비한다.
상기 메모리셀 어레이(410)은 데이터를 저장한다. 상기 출력버퍼(420)은 출력 제어신호(PTRST)에 응답하여 상기 메모리셀 어레이(410)으로부터 독출된 출력 데이터(DOI)를 버퍼링하여 출력핀(DOUT)을 통해 외부로 출력한다. 상기 출력버퍼(420)은 상기 출력 제어신호(PTRST)가 엑티브될 때 인에이블되고 넌엑티브될 때 디스에이블된다.
특히 상기 출력버퍼 제어회로(430)은 본 발명에 따른 출력 제어신호 발생방법에 따라 동작되며, 자동펄스 발생부(433)과 출력 제어신호 발생부(431)을 포함하여 구성된다. 상기 자동펄스 발생부(433)은 레이턴시 신호(LAT)를 입력으로하여 자동펄스 신호(PRECHDQ)를 발생하는 데, 좀더 상세하게는 상기 레이턴시 신호(LAT)의 하강 에지에 응답하여 포지티브 자동펄스 신호(PRECHDQ)를 발생한다. 상기 출력 제어신호 발생부(431)은 상기 레이턴시 신호(LAT)를 입력으로하여, 출력 제어클럭(CLKDQ) 및 상기 자동펄스 신호(PRECHDQ)에 응답하여 상기 출력 제어신호(PTRST)를 발생한다. 좀더 상세하게는 상기 출력 제어신호(PTRST)는 상기 출력 제어클럭(CLKDQ)에 응답하여 엑티브되고 상기 자동펄스 신호(PRECHDQ)에 응답하여 넌엑티브된다.
상기 내부클럭 발생부(440)은 상기 반도체 메모리장치의 외부에서 입력되는 외부클럭(CLK)에 응답하여 내부클럭(PCLK)를 발생한다. 상기 내부클럭(PCLK)에 의하여 상기 반도체 메모리장치의 내부회로들(도시되지 않았음)이 동작된다. 상기 출력 제어클럭 발생부(450)은 다른 경로를 통해 상기 외부클럭(CLK)에 응답하여 상기 출력 제어클럭(CLKDQ)를 발생한다. 상기 레이턴시 신호 발생부(460)은 상기 내부클럭(PCLK)에 응답하여 상기 레이턴시 신호(LAT)를 발생한다. 상기 레이턴시 신호(LAT)는 출력 데이터의 발생 폭, 즉 상기 출력 데이터(DOI)가 상기 출력버퍼(420)을 통해 출력될 수 있는 기간을 결정하는 신호이다.
도 5는 도 4에 도시된 출력버퍼 제어회로의 일실시예를 나타내는 상세 회로도이다.
도 5를 참조하면, 상기 출력버퍼 제어회로(430)은, 상술하였듯이 자동펄스 발생부(433)과 출력 제어신호 발생부(431)을 구비한다.
상기 자동펄스 발생부(433)은, 상기 레이턴시 신호(LAT)를 반전 지연시키는 반전 지연부(20), 및 상기 레이턴시 신호(LAT) 및 상기 반전 지연부(20)의 출력을 노아게이팅하여 상기 자동펄스 신호(PRECHDQ)를 발생하는 노아게이트(30)을 포함하여 구성된다. 여기에서 상기 반전 지연부(20)은 3개의 인버터(21,22,23)을 포함하여 구성되어 있고, 필요에 따라 다른 논리 게이트들로 구성될 수 있으며 소정의 지연시간을 갖는다.
따라서 상기 자동펄스 발생부(433)은 상기 레이턴시 신호(LAT)의 하강 에지에 응답하여 상기 반전 지연부(20)의 지연시간에 상응하는 포지티브 펄스를 갖는 자동펄스 신호(PRECHDQ)를 발생한다.
한편 상기 출력 제어신호 발생부(431)은, 전송게이트(11), 인버터들(13,14)로 구성되는 래치, 인버터들(12,15), 및 풀다운 엔모스 트랜지스터(16)을 포함하여 구성된다.
상기 전송게이트(11)은 상기 출력 제어클락(CLKDQ)에 응답하여 상기 레이턴시 신호(LAT)를 출력단, 즉 상기 래치의 입력단(X)로 전송한다. 상기 래치는 상기 전송게이트(11)의 출력을 래치한다. 상기 인버터(15)는 상기 래치의 출력을 반전시켜 상기 출력 제어신호(PTRST)를 발생한다. 특히 상기 풀다운 엔모스 트랜지스터(16)은 상기 자동펄스 신호(PRECHDQ)에 응답하여 상기 래치의 입력단(X)를 풀다운시킨다.
따라서 상기 출력 제어신호(PTRST)는, 상기 레이턴시 신호(LAT)가 논리"하이"인 상태에서 상기 출력 제어클럭(CLKDQ)이 첫 번째로 논리"하이"가 될 때 상기 전송게이트(11)이 턴온됨으로써 논리"하이"로 엑티브된다. 또한 상기 출력 제어신호(PTRST)는 상기 출력 제어클럭(CLKDQ)에 무관하게 상기 자동펄스 신호(PRECHDQ)가 논리"하이"로 엑티브될 때 논리"로우"로 넌엑티브된다.
도 6은 도 4에 도시된 출력버퍼의 일반적인 회로도이다.
도 6을 참조하면, 상기 출력버퍼는, 낸드게이트들(421,424), 인버터들(422,423,425), 풀업 트랜지스터(426), 및 풀다운 트랜지스터(427)을 포함하여 구성된다.
상기 출력버퍼는 상기 출력 제어신호(PTRST)가 논리"하이"로 엑티브될 때 인에이블되고 논리"로우"로 넌엑티브될 때 디스에이블된다.
도 7은 외부클럭이 비정상적인 레벨로 입력되는 경우 도 4의 본 발명에 따른 반도체 메모리장치의 각 신호들의 동작 타이밍도이다.
이하 도 7에 도시된 동작 타이밍도를 참조하여 도 4에 도시된 본 발명에 따른 반도체 메모리장치 및 출력버퍼 제어회로의 동작과 본 발명에 따른 출력 제어신호 발생방법을 상세히 설명하겠다.
도 7을 참조하면, 상기 반도체 메모리장치의 외부에서 외부클럭(CLK)가 인가되면 상기 내부클럭 발생부(440)이 상기 외부클럭(CLK)의 위상에 동기되고 듀티가 다른 내부클럭(PCLK)를 발생한다. 또한 출력 제어클럭 발생부(450)은 다른 경로를 통해 소정의 기간동안 상기 외부클럭(CLK)의 위상에 동기되고 듀티가 다른 상기 출력 제어클럭(CLKDQ)를 발생한다. 상기 레이턴시 신호 발생부(460)은 상기 내부클럭(PCLK)에 응답하여 소정의 기간동안 논리"하이"로 엑티브되는 상기 레이턴시 신호(LAT)를 발생한다. 또한 상기 자동펄스 발생부(433)은 상기 레이턴시 신호(LAT)의 하강 에지에 응답하여 상기 포지티브 펄스를 갖는 자동펄스 신호(PRECHDQ)를 발생한다.
이에 따라 상기 출력 제어신호 발생부(431)의 출력인 상기 출력 제어신호(PTRST)는, 상기 레이턴시 신호(LAT)가 논리"하이"로 엑티브된 상태에서 상기 출력 제어클럭(CLKDQ)가 첫 번째로 논리"하이"가 될 때 도 5에 도시된 전송게이트(11)이 턴온됨으로써 논리"하이"로 엑티브된다.
그런데 상기 외부클럭(CLK)가 비정상적인 레벨(d 부분)로 입력되는 경우에는, 상기 외부클럭(CLK)에 의해 상기 내부클럭(PCLK)이 발생되는 경로와 상기 외부클럭(CLK)에 의해 상기 출력 제어클럭(CLKDQ)가 발생되는 경로가 다르므로, 상기 비정상적인 외부클락(CLK)에 의해 상기 출력 제어클럭(CLKDQ)가 비정상적으로 발생될 수 있다. 특히 상기 레이턴시 신호(LAT)가 논리"로우"로 넌엑티브될 때 상기 출력 제어클럭(CLKDQ)의 논리"하이" 펄스가 발생되지 않을 수 있다(e 부분). 이에 따라 상기 도 5에 도시된 전송게이트(11)이 턴온되지 못한다.
그러나 도 4에 도시된 본 발명에 따른 출력버퍼 제어회로(430)에서는 상기 레이턴시 신호(LAT)가 논리"로우"로 넌엑티브될 때 상기 자동펄스 발생부(433)에 의해 상기 포지티브 펄스를 갖는 자동펄스 신호(PRECHDQ)가 발생되므로, 도 5에 도시된 풀다운 엔모스 트랜지스터(16)이 턴온된다. 이에 따라 도 5에 도시된 래치의 입력단(X)가 논리"로우"가 됨으로써 상기 출력 제어신호(PTRST)는 상기 출력 제어클럭(CLKDQ)에 무관하게 논리"로우"로 넌엑티브된다.
따라서 상술한 본 발명에 따른 반도체 메모리장치 및 출력버퍼 제어회로는, 외부클럭이 비정상적인 레벨로 입력되더라도 정상적인 출력 제어신호를 발생할 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 출력버퍼 제어회로는, 외부클럭이 비정상적인 레벨로 입력되더라도 정상적인 출력 제어신호를 발생할 수 있으므로, 출력버퍼를 정상적으로 디스에이블시킬 수 있다. 이에 따라 외부클럭이 비정상적인 레벨로 입력되더라도 오동작이 방지될 수 있는 장점이 있다.

Claims (17)

  1. 외부클락에 응답하여 내부클락을 발생하는 내부클락 발생부와, 상기 외부클락에 응답하여 출력 제어클락을 발생하는 출력 제어클락 발생부, 출력 데이터의 발생 폭을 결정하는 레이턴시 신호를 상기 내부클락에 응답하여 발생하는 레이턴시 신호 발생부, 및 출력 제어신호가 엑티브될 때 인에이블되고 상기 출력 제어신호가 넌엑티브될 때 디스에이블되는 출력버퍼를 구비하는 반도체 메모리장치에 대한 출력버퍼 제어회로에 있어서,
    상기 레이턴시 신호를 입력으로하여 자동펄스 신호를 발생하는 자동펄스 발생부; 및
    상기 레이턴시 신호를 입력으로하여, 상기 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생하는 출력 제어신호 발생부를 구비하는 것을 특징으로 하는 출력버퍼 제어회로.
  2. 제1항에 있어서, 상기 출력 제어신호는, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브되는 것을 특징으로 하는 출력버퍼 제어회로.
  3. 제1항에 있어서, 상기 자동펄스 발생부는,
    상기 레이턴시 신호를 반전 지연시키는 반전 지연부; 및
    상기 레이턴시 신호 및 상기 반전 지연부의 출력을 노아게이팅하여 상기 자동펄스 신호를 발생하는 노아게이트를 구비하는 것을 특징으로 하는 출력버퍼 제어회로.
  4. 제1항에 있어서, 상기 출력 제어신호 발생부는,
    상기 출력 제어클락에 응답하여 상기 레이턴시 신호를 출력단으로 전송하는 전송게이트;
    상기 전송게이트의 출력을 래치하는 래치;
    상기 래치의 출력을 반전시켜 상기 출력 제어신호를 발생하는 인버터; 및
    상기 자동펄스 신호에 응답하여 상기 래치의 입력단을 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 제어회로.
  5. 반도체 메모리장치의 출력버퍼를 인에이블 및 디스에이블하기 위한 출력 제어신호를 발생하는 출력버퍼 제어회로에 있어서,
    입력신호를 받아 자동펄스 신호를 발생하는 자동펄스 발생부; 및
    상기 입력신호를 받아, 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생하는 출력 제어신호 발생부를 구비하는 것을 특징으로 하는 출력버퍼 제어회로.
  6. 제5항에 있어서, 상기 출력 제어신호는, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브되는 것을 특징으로 하는 출력버퍼 제어회로.
  7. 제5항에 있어서, 상기 자동펄스 발생부는,
    상기 입력신호를 반전 지연시키는 반전 지연부; 및
    상기 입력신호 및 상기 반전 지연부의 출력을 노아게이팅하여 상기 자동펄스 신호를 발생하는 노아게이트를 구비하는 것을 특징으로 하는 출력버퍼 제어회로.
  8. 제5항에 있어서, 상기 출력 제어신호 발생부는,
    상기 출력 제어클락에 응답하여 상기 입력신호를 출력단으로 전송하는 전송게이트;
    상기 전송게이트의 출력을 래치하는 래치;
    상기 래치의 출력을 반전시켜 상기 출력 제어신호를 발생하는 인버터; 및
    상기 자동펄스 신호에 응답하여 상기 래치의 입력단을 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 제어회로.
  9. 메모리셀 어레이;
    출력 제어신호에 응답하여 상기 메모리셀 어레이로부터 독출된 출력 데이터를 버퍼링하여 외부로 출력하는 출력버퍼;
    레이턴시 신호를 입력으로하여 자동펄스 신호를 발생하는 자동펄스 발생부; 및
    상기 레이턴시 신호를 입력으로하여, 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생하는 출력 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 반도체 메모리장치는,
    외부클락에 응답하여, 내부회로를 제어하는 내부클락을 발생하는 내부클락 발생부;
    상기 외부클락에 응답하여, 상기 출력 제어클락을 발생하는 출력 제어클락 발생부; 및
    상기 내부클락에 응답하여, 상기 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 출력 제어신호는, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제9항에 있어서, 상기 자동펄스 발생부는,
    상기 레이턴시 신호를 반전 지연시키는 반전 지연부; 및
    상기 레이턴시 신호 및 상기 반전 지연부의 출력을 노아게이팅하여 상기 자동펄스 신호를 발생하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제9항에 있어서, 상기 출력 제어신호 발생부는,
    상기 출력 제어클락에 응답하여 상기 레이턴시 신호를 출력단으로 전송하는 전송게이트;
    상기 전송게이트의 출력을 래치하는 래치;
    상기 래치의 출력을 반전시켜 상기 출력 제어신호를 발생하는 인버터; 및
    상기 자동펄스 신호에 응답하여 상기 래치의 입력단을 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 외부클락에 응답하여 내부클락을 발생하는 내부클락 발생부와, 상기 외부클락에 응답하여 출력 제어클락을 발생하는 출력 제어클락 발생부, 출력 데이터의 발생 폭을 결정하는 레이턴시 신호를 상기 내부클락에 응답하여 발생하는 레이턴시 신호 발생부, 및 출력 제어신호가 엑티브될 때 인에이블되고 상기 출력 제어신호가 넌엑티브될 때 디스에이블되는 출력버퍼를 구비하는 반도체 메모리장치에 대한 출력 제어신호 발생방법에 있어서,
    (a) 상기 레이턴시 신호를 입력으로하여 자동펄스 신호를 발생하는 단계; 및
    (b) 상기 레이턴시 신호를 입력으로하여, 상기 출력 제어클락 및 상기 자동펄스 신호에 응답하여 상기 출력 제어신호를 발생하는 단계를 구비하는 것을 특징으로 하는 출력 제어신호 발생방법.
  15. 제14항에 있어서, 상기 출력 제어신호는, 상기 출력 제어클락에 응답하여 엑티브되고 상기 자동펄스 신호에 응답하여 넌엑티브되는 것을 특징으로 하는 출력 제어신호 발생방법.
  16. 제14항에 있어서, 상기 (a) 단계는,
    상기 레이턴시 신호를 반전 지연시키는 단계; 및
    상기 레이턴시 신호 및 상기 반전 지연부의 출력을 논리합하고 그 결과를 반전시켜 상기 자동펄스 신호로서 발생하는 단계로 이루어지는 것을 특징으로 하는 출력 제어신호 발생방법.
  17. 제14항에 있어서, 상기 (b) 단계는,
    상기 출력 제어클락에 응답하여 상기 레이턴시 신호를 전송하는 단계;
    상기 전송된 값을 래치하는 단계;
    상기 래치된 값을 반전시켜 상기 출력 제어신호를 발생하는 단계; 및
    상기 자동펄스 신호에 응답하여 상기 전송된 값을 논리"0"로 만드는 단계로 이루어지는 것을 특징으로 하는 출력 제어신호 발생방법.
KR1019980035854A 1998-09-01 1998-09-01 출력버퍼제어회로및출력제어신호발생방법 KR100297715B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980035854A KR100297715B1 (ko) 1998-09-01 1998-09-01 출력버퍼제어회로및출력제어신호발생방법
TW088104234A TW418402B (en) 1998-09-01 1999-03-18 Output buffer control circuit and method for generating output control signal
JP14698899A JP3800478B2 (ja) 1998-09-01 1999-05-26 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置
US09/378,099 US6232797B1 (en) 1998-09-01 1999-08-20 Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980035854A KR100297715B1 (ko) 1998-09-01 1998-09-01 출력버퍼제어회로및출력제어신호발생방법

Publications (2)

Publication Number Publication Date
KR20000018317A true KR20000018317A (ko) 2000-04-06
KR100297715B1 KR100297715B1 (ko) 2001-08-07

Family

ID=19549161

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980035854A KR100297715B1 (ko) 1998-09-01 1998-09-01 출력버퍼제어회로및출력제어신호발생방법

Country Status (4)

Country Link
US (1) US6232797B1 (ko)
JP (1) JP3800478B2 (ko)
KR (1) KR100297715B1 (ko)
TW (1) TW418402B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499405B1 (ko) * 2002-11-25 2005-07-05 주식회사 하이닉스반도체 데이터 출력버퍼 제어회로

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101870A (ja) * 1999-09-30 2001-04-13 Fujitsu Ltd 半導体集積回路
US7053662B1 (en) * 2003-02-26 2006-05-30 Cypress Semiconductor Corporation Method and circuit for high speed transmission gate logic
US7464282B1 (en) * 2003-09-03 2008-12-09 T-Ram Semiconductor, Inc. Apparatus and method for producing dummy data and output clock generator using same
US7089439B1 (en) * 2003-09-03 2006-08-08 T-Ram, Inc. Architecture and method for output clock generation on a high speed memory device
KR20130042244A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 신호 전달 회로 및 이를 포함하는 플립플롭 회로
US9467143B1 (en) 2015-09-24 2016-10-11 Qualcomm Incorporated Inversely proportional voltage-delay buffers for buffering data according to data voltage levels

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61283092A (ja) * 1985-06-06 1986-12-13 Mitsubishi Electric Corp リセツトあるいはセツト付記憶回路を有した半導体集積回路
US4974241A (en) * 1989-03-31 1990-11-27 Sgs-Thomson Microelectronics, Inc. Counter employing exclusive NOR gate and latches in combination
US5146110A (en) * 1991-05-22 1992-09-08 Samsung Electronics Co., Ltd. Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation
US5280203A (en) * 1992-05-15 1994-01-18 Altera Corporation Look-ahead asynchronous register set/reset in programmable logic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499405B1 (ko) * 2002-11-25 2005-07-05 주식회사 하이닉스반도체 데이터 출력버퍼 제어회로

Also Published As

Publication number Publication date
JP3800478B2 (ja) 2006-07-26
US6232797B1 (en) 2001-05-15
JP2000076860A (ja) 2000-03-14
TW418402B (en) 2001-01-11
KR100297715B1 (ko) 2001-08-07

Similar Documents

Publication Publication Date Title
US6707723B2 (en) Data input circuits and methods of inputting data for a synchronous semiconductor memory device
KR0164807B1 (ko) 반도체 메모리 장치의 데이타 출력버퍼 제어회로
US6060916A (en) Operation controller for a semiconductor memory device
KR100311044B1 (ko) 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
US6356494B2 (en) Automatic precharge apparatus of semiconductor memory device
US6192004B1 (en) Semiconductor integrated circuit
KR20000065711A (ko) 펄스발생기를 채용한 내부클럭신호 발생회로
JP2000040398A (ja) ダブルデ―タレ―ト同期式ｄｒａｍ集積回路装置
KR100311974B1 (ko) 동기타입 반도체 메모리 디바이스용 내부클럭 발생회로 및 내부클럭 발생방법
KR100557636B1 (ko) 클럭신호를 이용한 데이터 스트로브 회로
KR100297715B1 (ko) 출력버퍼제어회로및출력제어신호발생방법
KR19980048951A (ko) 이중 경로 센싱 출력 레지스터를 이용한 동기화 메모리에서의 출력 회로
KR100224718B1 (ko) 동기식 메모리장치의 내부 클락 발생기
US7286000B1 (en) Semiconductor device
US6005825A (en) Synchronous semiconductor memory device having wave pipelining control structure and method for outputting data using the same
US5983314A (en) Output buffer having inherently precise data masking
KR20020037525A (ko) 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치
KR960011208B1 (ko) 반도체 메모리 장치
US6144612A (en) Address decoder for a synchronous type memory capable of preventing multi-wordline selection
US6715115B1 (en) Semiconductor integrated circuit device capable of outputting leading data of a series of multiple burst-readout data without delay
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit
JP3206737B2 (ja) ラッチ回路
KR0154757B1 (ko) 래치형 데이타 저장기를 갖는 반도체 메모리 장치
KR100471402B1 (ko) 노이즈에의한오동작을방지하기위한입력버퍼
KR100546319B1 (ko) 반도체 메모리 장치의 입출력 데이터 파이프라인회로 및상기 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee