KR100311044B1 - 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법 - Google Patents

클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법 Download PDF

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Abstract

클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법이 개시된다. 본 발명은 일정한 수의 클럭 사이클 후에 메모리 셀 데이터를 출력하도록 레이턴시를 결정하는 레이턴시 결정 회로를 가지는 동기식 반도체 메모리 장치에 있어서, 레이턴시 결정 회로는 클럭 신호에 동기되어 레이턴시 결정을 시작하는 레이턴시 결정 시작 신호의 활성화에 응답하여 내부 시작 신호를 발생하는 레이턴시 결정 지시 입력부와, 레이턴시 결정 시작 신호에 응답하여 클럭 신호의 에지마다 소정의 레이턴시 결정 구간 신호들을 발생하는 레이턴시 결정 구간 신호 발생 회로와, 내부 시작 신호를 소정 시간 지연시켜 레이턴시를 조절하도록 지연신호를 발생하는 지연부와, 지연신호의 활성화시점에서 레이턴시 걀정 시작 신호 및 레이턴시 결정 구간 신호들에 응답하여 레이턴스 수를 결정하는 레이턴시 선택 회로를 구비한다. 따라서, 본 발명의 레이턴시 결정 회로는 레이턴시 결정을 지시하는 시작 신호로부터 지연시간을 조절하여 클럭 주파수에 따라 레이턴시를 조절할 수 있다.

Description

클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법{Latency determination circuit capable of adjusting latency number according to clock frequency and method of determining of latency thereof}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로에 관한 것이다.
동기식 반도체 메모리 장치(Synchronous DRAM:이하 'SDRAM' 이라 칭함)는 일반적으로 외부 클럭 신호에 동기되어 수신되는 외부 명령 예컨대, 독출 명령으로부터 소정의 클럭 사이클 후에 그 명령에 해당되는 메모리 셀의 데이터를 클럭 신호에 동기되어 출력한다. 이렇게 외부 명령에 동기되는 클럭으로부터 출력 데이터에 동기되는 클럭까지 소요되는 클럭 수를 레이턴시 수(latency number)라고 일컫는다.
SDRAM을 내장하는 시스템 장비의 고속화에 따라, SDRAM은 고속동작에 부합하기 위하여 높은 주파수의 클럭 신호에 대해서도 안정적으로 동작되어야 한다. 이를 위하여 SDRAM은 출력 데이터의 지연, 지터(jitter) 및 스큐(skew) 등을 최소화하는 방법으로 설계되기도 한다. 그러나, 이러한 방법으로 SDRAM의 동작 주파수를 높이는 데에는 어느정도 한계가 있다. 이때에는 레이턴시를 늘리는 방법을 쓰게 되는데, 높은 동작 주파수에 따라 레이턴시 수를 늘리게 되면 SDRAM의 최대 동작 주파수도 높아진다.
그런데, 높은 레이턴시 수를 가지고 최대 동작 주파수로 동작하는 SDRAM을 낮은 주파수의 클럭 신호에서 동작시키면 높은 레이턴시 수에 해당되는 클럭 사이클 후에 데이터를 출력하게 된다. 그리하여 SDRAM의 억세스 시간이 길어지게 된다. 즉, 저주파의 클럭 신호에 대해서도 동일한 레이턴시 수가 유지되기 때문에 저주파 클럭 신호에 응답하여 이미 출력 버퍼에 래치된 데이터가 레이턴시 수에 해당하는 클럭 사이클을 기다렸다가 출력되는 레이턴시 손실을 초래하게 된다. 이러한 현상을 도 1을 참조하여 설명한다.
도 1은 종래의 높은 레이턴시를 갖는 SDRAM의 일부분으로서, 데이터 출력 회로 부분을 개략적으로 나타내는 도면이다. 메모리 셀 데이터는 동작상 내부 회로 블락(2)을 거치는 동안 물리적 및 논리적인 동작으로 생기는 의도된 지연 시간(Del1)을 가지고 데이터 라인(DIO)으로 전달된다. 통상적으로 이 지연시간(Del1)은 출력 버퍼 입력단까지의 지연시간이다. 이 후, 데이터 라인(DIO) 상의 데이터는 래치부(LAT1)로 전달되고 출력 버퍼(3)에 의하여 패드(DQ)로 전달된다. 이 때, 이 지연 시간(Del1)은 고주파의 클럭 신호에 대하여 높은 레이턴시를 결정하는 하나의 요소로 작용하는 데, 지연 시간(Del1)에 맞추어 래치부(LAT1)의 데이터 홀드 신호(hold)는 로직 '하이레벨'이 되어 데이터 라인(DIO) 상의 메모리 셀 데이터를 출력 버퍼(3)로 전달한다. 이에 따른 동작은 도 2의 타이밍도에 도시되어 있다.
도 2에는 클럭 신호(CLK) 사이클의 거의 반주기에 해당되는 구간들을 구분하여 각각 제1, 제2 및 제3 구간으로 설정되어 있다. 제1 내지 제3 구간은 레이턴시 결정 구간을 의미하고, 도 1의 지연 시간(Del1)이 제1 내지 제3 구간 중 어느 구간에 들어오느냐에 따라 레이턴시가 결정된다. 제1 구간은 레이턴시 1을, 제2 구간은 레이턴시 1.5를, 그리고 제3 구간은 레이턴시 2를 의미한다. 여기에서는 데이터 독출 명령(READ)에 동기되는 클럭 신호(CLK)로부터 제3 구간 내에 들어오는 지연 시간(Del1)을 가진 메모리 셀 데이터가 데이터 라인(DIO)으로 전송되는 데, 이는 레이턴시 2를 의미한다. 그리하여 데이터 독출 명령(READ)에 동기되는 클럭 신호(CLK)로부터 2 클럭 사이클 후에 DQ 패드로 메모리 셀 데이터의 유효한 데이터가 출력된다.
그런데, 이렇게 고주파 클럭 신호(CLK)에서 레이턴시 2로 결정되는 SDRAM(1)을 저주파 클럭 신호(CLK_l)로 동작시키면, 내부 회로 블락(2)을 통과한 메모리 셀 데이터는 데이터 독출 명령(READ)에 동기되는 클럭 신호(CLK_1)로부터 지연 시간(DeL1) 후에 데이터 라인 상에 미리 와 있는 상태에서 래치부(LAT1)에 의하여 데이터 홀드 신호(hold)의 로직 '로우레벨'에 의하여 레이턴시 2를 만족하는 시간(TLOSS) 까지 기다렸다가 DQ 패드로 전달된다. 이렇게 기다리는 시간(TLOSS)으로 말미암아 SDRAM의 동작 성능이 떨어지게 된다. 다시 말하면, 고주파에서 정해져 버린 레이턴시로 인하여 저주파에서는 그 레이턴시를 지키기 위하여 데이터 대기 시간(TLOSS)등의 레이턴시 손실을 초래하게 된다.
그리고, 도 2에서와 같이 레이턴시 결정 구간 즉, 제1 내지 제3 구간을 정함에 있어서 클럭 신호(CLK) 사이클의 거의 반주기에 해당되는 구간으로 설정하기가 회로 구현상 어렵고 또한 이 지연시간(Del1)을 감지하여 레이턴시를 결정하기 쉽지 않다.
따라서, 레이턴시 손실을 방지하기 위하여, SDRAM은 클럭 주파수에 따라 레이턴시를 최적화할 수 있는 회로가 요구된다. 또한 레이턴시 결정 구간을 정함에 있어서도 보다 쉽고 안정적인 방법이 요구된다.
본 발명의 목적은 레이턴시 결정 구간을 정하기 용이하고 클럭 주파수에 따라 최적의 레이턴시를 결정하는 레이턴시 결정 회로를 제공하는 것이다.
본 발명의 다른 목적은 용이하게 레이턴시 결정 구간을 결정하고 클럭 주파수에 따라 최적의 레이턴시를 결정하는 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 높은 레이턴시를 갖는 SDRAM의 일부분으로서, 데이터 출력 회로 부분을 개략적으로 나타내는 도면이다.
도 2는 도 1의 동작 타이밍도로서, 종래의 레이턴시 결정 방법을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 레이턴시 결정 회로를 나타내는 도면이다.
도 4는 도 3의 레이턴시 결정 구간 신호 발생 회로를 나타내는 도면이다.
도 5는 도 4의 더블 에지 트리거 플립플롭(DET)의 구체적인 회로를 나타내는 도면이다.
도 6은 도 3의 동작 타이밍도를 나타내는 도면이다.
도 7은 도 3의 레이턴시 선택 회로를 나타내는 도면이다.
도 8은 도 3의 레이턴시 결정 회로를 적용한 일 예로서 출력 버퍼부와 이 출력 버퍼부의 타이밍도를 나타내는 도면이다.
도 9는 도 8의 출력 버퍼부 내 출력 인에이블 신호 발생부를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 일정한 수의 클럭 사이클 후에 메모리 셀 데이터를 출력하도록 레이턴시를 결정하는 레이턴시 결정 회로를 가지는 동기식 반도체 메모리 장치에 있어서, 상기 레이턴시 결정 회로는 상기 클럭 신호에 동기되어 레이턴시 결정을 시작하는 레이턴시 결정 시작 신호의 활성화에 응답하여 내부 시작 신호를 발생하는 레이턴시 결정 지시 입력부; 상기 레이턴시 결정 시작 신호에 응답하여 상기 클럭 신호의 에지마다 소정의 레이턴시 결정 구간 신호들을 발생하는 레이턴시 결정 구간 신호 발생 회로; 상기 내부 시작 신호를 소정 시간 지연시켜 상기 레이턴시를 조절하도록 지연신호를 발생하는 지연부; 및 상기 지연신호의 활성화시점에서 상기 레이턴시 결정 구간 신호들에 응답하여 상기 레이턴스 수를 결정하는 레이턴시 선택 회로를 구비한다. 바람직하기로, 상기 레이턴시 선택 신호는 상기 동기식 반도체 메모리 장치 내의 출력버퍼의 인에이블 신호에 연결되어 상기 레이턴시를 결정한다.
상기 다른 목적을 달성하기 위하여 본 발명은 명령에 동기되는 클럭 신호로부터 일정한 수의 클럭 사이클 후에 메모리 셀 데이터를 출력하는 동기식 반도체 메모리 장치의 레이턴시 결정 방법에 있어서, 상기 클럭 신호에 동기되는 레이턴시 결정을 지시하는 시작 신호에 응답하여 내부 시작 신호를 발생하는 단계; 상기 레이턴시 결정 시작 신호에 응답하여 상기 클럭 신호의 에지마다 소정의 레이턴시 결정 구간 신호들을 제공하는 단계; 상기 내부 시작 신호를 소정 시간 지연시켜 상기 레이턴시를 조절하도록 지연신호를 발생하는 단계; 상기 지연신호의 활성화시점에서 상기 레이턴시 결정 구간 신호들에 응답하여 상기 레이턴스 수를 결정하는 레이턴시 선택 신호를 발생하는 단계를 구비한다. 바람직하기로, 상기 레이턴시 선택 신호가 상기 동기식 반도체 메모리 장치 내 출력 버퍼의 인에이블 신호로 제공되는 단계를 더 구비한다.
이와같은 본 발명에 의하면, 레이턴시 결정을 지시하는 시작 신호로부터 지연시간을 조절하여 클럭 주파수에 따라 레이턴시를 조절할 수 있으며, 클럭 신호의 에지 트리거(edge trigger)시를 레이턴시 설정의 기준으로 삼아 레이턴시 구간 설정이 용이하다..
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 발명은 DDR(Double Data Rate) SDRAM(Synchronous DRAM)에 적용되는 예가 기술되는 데, 수신되는 명령에 동기되는 클럭 신호로부터 소정의 클럭 사이클 후에 클럭 신호의 상승 에지 및 하강 에지에서 메모리 셀 데이터를 입출력하는 예가 기술된다. 그러나, DDR SDRAM 이외의 다른 동기식 반도체 메모리 장치 예컨데, SDR(Single Data Rate) SDRAM에 대하여도 적용될 있음은 물론이다.
도 3은 본 발명의 일실시예에 따른 클럭 주파수에 따라 최적의 레이턴시(latency)를 결정하는 레이턴시 결정 회로(4)를 나타내는 도면이다. 도 3에는 레이턴시 결정 지시 입력부(5), 지연부(10), 레이턴시 결정 구간 신호 발생회로(20) 및 레이턴시 선택 회로(30)를 포함한다.
레이턴시 결정 지시 입력부(5)는 레이턴시 결정을 지시하는 레이턴시 결정 시작 신호(STRT)를 수신하여 클럭 신호(CLK)에 동기되는 내부 시작 신호(iSTRT)를 발생한다. 레이턴시 결정 시작 신호(STRT)는 클럭 신호(CLK)의 주파수를 감지하여 레이턴시를 조절하기 위하여 제공되는 신호로서, 외부에서 직접 제공되거나 SDRAM 내 시스템 응용 정보들을 저장하는 모드 레지스터(mode register)의 논리조합으로 제공된다. 레이턴시 결정 시작 신호(STRT)는 D-플립플롭(6)의 데이터 입력단자에 연결되어 클럭 신호(CLK)에 응답하여 이 레이턴시 결정 시작 신호(STRT)의 로직 레벨이 내부 시작 신호(iSTRT)로 제공되며, 레이턴시 결정 시작 신호(STRT)와 연결되는 인버터(7)의 출력이 트랜지스터(8)의 게이트에, 내부 시작 신호(iSTRT)가 트랜지스터(8)의 드레인에, 그리고 접지전압이 트랜지스터(8)의 소스에 각각 연결된다.
레이턴시 결정 지시 입력부(5)의 동작을 설명하면, '하이레벨'로 활성화되는 레이턴시 결정 시작 신호(STRT)는 '하이레벨'의 클럭 신호(CLK)에 응답하는 D-플립플롭(6)에 의하여 '하이레벨'의 내부 시작 신호(iSTRT)를 제공하고, '로우레벨'로 비활성화되는 레이턴시 결정 시작 신호(STRT)는 '하이레벨'의 클럭 신호(CLK)에 응답하는 D-플립플롭(6)에 의하여 '로우레벨'의 내부 시작 신호(iSTRT)를 제공하기도 하지만 오히려 클럭 신호(CLK)에 상관없이 트랜지스터(8)를 '턴-온'시켜 내부 시작 신호(iSTRT)를 강제적으로 '로우레벨'로 한다.
지연부(10)는 내부 시작 신호(iSTRT)를 수신하여 제1 및 제2 지연단(11,12)을 통하여 소정 시간 지연시킨다. 지연부(10) 내의 지연시간은 이 후에 설명될 레이턴시 선택 회로(30)에서 레이턴시 결정 구간을 선택하는 신호로 작용한다. 제1 지연단(11)을 통과하면서 지연되는 제1 지연신호(Del1)는 앞서 도 1 및 도 2에서 설명한 바 있는 지연시간(Del1)과 거의 동일한 지연시간(d0)을 갖는다. 제2 지연단(12)을 통과하면서 생기는 제2 지연신호(Del2)은 이후에 설명될 출력 버퍼(90, 도 8) 자체의 지연시간(d1), 출력 버퍼(90, 도 8)의 셋업(setup) 시간(d2), 레이턴시 결정 구간 발생 회로(20)에서의 데이터 셋업(setup) 시간(d3) 등을 고려하여 설정되는 지연시간을 갖는다. 그리하여 제2 지연신호(Del2)는 전체 지연시간(d0+d1+d2+d3) 후 레이턴시 결정 구간 발생 회로(20)에서 제공되는 구간들 중 어느 하나의 구간에서 활성화된다.
레이턴시 결정 구간 발생 회로(20)는 레이턴시 결정 시작 신호(STRT) 및 클럭 신호(CLK)를 수신하여 레이턴시 결정 구간 신호(L1,L2,L3,L4)을 발생하는 데,도 4에 구체적으로 도시되어있다. 본 실시예에서는 4개의 레이턴시 결정 구간 신호(L1,L2,L3,L4)가 발생되는 예에 대하여 기술하고 있으나, 다양한 레이턴시를 제공하기 위하여 의도하는 수 만큼의 레이턴시 결정 구간 신호가 구현될 수 있음은 물론이다.
도 4에서 레이턴시 결정 구간 발생 회로(20)는 클럭 신호(CLK)에 동기되는 다수개의 더블 에지 트리거 플립플롭들(Double Edge Triggered flip flop:이하 'DET' 라고 칭함)(21,22,…,25)이 직렬 연결되는데, 클럭 신호(CLK)가 동시에 같이 입력되고 제1 DET(21)의 출력 신호(Q)가 제2 DET(22)의 입력 데이터(D)로 연결되는 방식으로 나머지 DET들도 순차적으로 연결되어 각 DET의 출력 신호들이 레이턴시 결정 구간 신호들(L1,L2,L3,L4)을 구성한다. 여기에서는 기재의 단순화를 위하여 4개의 레이턴시 결정 구간 신호들(L1,L2,L3,L4)만을 도시하였다. 이 DET 회로는 도 5에 도시되어 있다.
도 5의 DET 회로는 논문(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.8, AUGUST 1991)에 개시되어 있다. DET 회로(21)는 입력 데이터(D) 및 클럭 신호(CLK)가 상승 에지 트리거(Positive Edge Trigger:이하 'PET'라 칭함) 부분 및 하강 에지 트리거(Negative Edge Trigger:이하 'NET'라 칭함) 부분으로 제공되어 클럭 신호(CLK)의 상승 또는 하강 에지에서의 입력 데이터(D)의 로직 레벨을 래치하여 출력 신호(Q)로 발생한다.
PET 부분은 입력 데이터(D)의 로직 레벨을 클럭 신호(CLK)의 상승구간에서 래치하여 그 로직레벨을 출력신호(Q)로 발생한다. 예를 들어, 입력 데이터(D)의 로직 레벨이 '하이레벨'인 경우 노드 A는 트랜지스터(43)가 '턴-온'되어 '로우레벨'이 된다. 로우레벨의 노드 A에 의하여 트랜지스터(45)가 '턴-오프'되어 노드 M은 클럭 신호(CLK)에 따라 그 전압 레벨이 결정되는 데, '로우레벨'의 클럭 신호(CLK)에 응답하여 트랜지스터(44)가 '턴-온'되어 노드 M은 '하이레벨'이 된다. '하이레벨'의 클럭 신호(CLK)에 응답하여 트랜지스터(44)가 '턴-오프'되지만 노드 M은 이전의 '하이레벨'을 평정하게 된다(evaluated). 이 후, 노드 M의 '하이레벨'에 의하여 트랜지스터(49)가 '턴-온'되고 '하이레벨'의 클럭 신호(CLK)에 의하여 출력 신호(Q')는 '로우레벨'로, 그리고 출력 신호(Q)는 '하이레벨'이 된다. 따라서, PET 부분은 '하이레벨'의 입력 데이터(D)를 '하이레벨'의 클럭 신호(CLK) 즉, 클럭 신호(CLK)의 상승 에지에 응답하여 그 출력 신호(Q)를 '하이레벨'로 출력한다.
반대의 경우, PET 부분은 입력 데이터(D)의 로직 레벨이 '로우레벨'인 경우에 트랜지스터(41)은 '턴-온'되고 트랜지스터(43)은 '턴-오프'된다. '로우레벨'의 클럭 신호(CLK)에 응답하여 트랜지스터(42)가 '턴-온'되어 노드 A는 '하이레벨'이 된다. '하이레벨'의 클럭 신호(CLK)에 의하여 트랜지스터(42)가 '턴-오프'되지만 노드 A는 이전의 '하이레벨'을 평정하게 된다. 이 후, '하이레벨'의 노드 A에 의하여 트랜지스터(45)가 '턴-온'되고 '하이레벨'의 클럭 신호(CLK)에 트랜지스터(46)이 '턴-온'되어 노드 M은 '로우레벨'이 된다. '로우레벨'의 노드 M에 의하여 트랜지스터(47)이 '턴-온'되어 출력 신호(Q')는 '하이레벨'이 되고 출력 신호(Q)는 '로우레벨'이 된다. 따라서, PET 부분은 '로우레벨'의 입력 데이터(D)를 '하이레벨'의 클럭 신호(CLK) 즉, 클럭 신호(CLK)의 상승 에지에 응답하여 그 출력 신호(Q)를 '로우레벨'로 출력한다.
NET 부분은 입력 데이터(D)의 로직 레벨을 클럭 신호(CLK)의 하강 에지에서 래치하여 그 로직레벨을 출력신호(Q)로 발생한다. NET 부분은 앞서 설명한 PET 부분과 동작상 거의 유사하므로, 설명의 중복을 피하기 위하여 구체적인 동작설명은 생략된다.
그러므로, PET 및 NET 부분을 포함하는 DET 회로는 클럭 신호(CLK)의 상승 또는 하강 에지에서의 입력 데이터(D)의 로직 레벨을 래치하여 그 로직 레벨을 출력 신호(Q)로 발생하게 된다.
이상에서 설명한 DET 회로의 동작을 근거로 하여 도 3의 레이턴시 결정 구간 발생 회로(20)의 동작은 도 6을 참조하여 설명한다.
도 6을 참조하면, 레이턴시 결정 구간 발생 회로(20, 도 3)로 입력되는 시작 신호(STRT)는 연속되는 클럭 신호(CLK)의 에지에서 그 로직 레벨이 래치되는 데, 클럭 신호(CLK)의 상승 에지에 응답하여 '하이레벨'의 시작 신호(STRT)가 래치되어 '하이레벨'의 제1 DET 출력(L0)을 발생한다(①). 이 후, '하이레벨'의 제1 DET 출력(LO)은 클럭 신호(CLK)의 하강 에지에 응답하여 '하이레벨'의 제2 DET 출력(L1)으로(②), '하이레벨'의 제2 DET 출력(L1)은 클럭 신호(CLK)의 상승 에지에 응답하여 '하이레벨'의 제3 DET 출력(L2)으로(③), '하이레벨'의 제3 DET 출력(L2)은 클럭 신호(CLK)의 하강 에지에 응답하여 '하이레벨'의 제4 DET 출력(L3)으로(④), 그리고 '하이레벨'의 제4 DET 출력(L3)은 클럭 신호(CLK)의 상승 에지에 응답하여 '하이레벨'의 제5 DET 출력(L4)으로 제공된다(⑤). 제2 내지 제5 DET출력들(L1,L2,L3,L4)은 이 후에서 설명될 레이턴시 선택 회로(30)로 제공되어 레이턴시 결정을 위한 구간 신호들로 작용된다. 즉, 제2 DET 출력(L1)와 제3 DET 출력(L2) 사이의 구간은 제4 구간으로 레이턴시 1을 결정하는, 제3 DET 출력(L2)와 제 4 DET 출력(L3) 사이의 구간은 제5 구간으로 레이턴시 1.5를 결정하는, 그리고, 제4 DET 출력(L3)와 제 5 DET 출력(L4) 사이의 구간은 제6 구간으로 레이턴시 2를 결정한다.
그리하여 종래의 레이턴시 결정 구간들, 도 1의 제1 내지 제3 구간들이 클럭 신호(CLK)의 거의 반주기에 해당되는 구간으로 설정되던 것에 비하여, 본 실시예의 레이턴시 결정 구간들, 제4 내지 제6 구간들은 클럭 신호(CLK)의 에지에 응답하여 발생되기 때문에 구간을 결정하기가 용이하다.
그리고, 도 6에다 도 3의 내부 시작 신호(iSTRT), 제1 지연신호(Del1) 및 제2 지연신호(Del2)를 같이 나타내면, 내부 시작 신호(iSTRT)는 클럭 신호(CLK)의 상승 에지에 응답하는 도 1의 레이턴시 결정 지시 입력부(5)를 통하여 '하이레벨'이 된다(⑥). 클럭 신호(CLK)과 관련시켜 각 지연시간들, 즉 출력 버퍼(90, 도 8) 자체의 지연시간(d1), 출력 버퍼(90, 도 8)의 셋업(setup) 시간(d2) 및 레이턴시 결정 구간 발생 회로(20)에서 사용되는 래치의 지연 시간(d3)이 표시되어 있다. 그래서, 종래의 제3구간에 들어오는 지연시간(DEL1)과 동일하던 제1 지연단(11)의 지연시간(d0)이 제2 지연단(12)의 지연시간(d1+d2+d3) 만큼 지연된다(⑦). 그리하여 제2 지연신호(Del2)는 전체 지연시간(d0+d1+d2+d3) 후 레이턴시 결정 구간 발생 회로(20)에서 제공되는 제6 구간에서 활성화된다(⑧). 이 후 레이턴시 선택 회로(30,도 7)에서 레이턴시 2에 해당하는 레이턴시 선택 신호(CL2)를 선택한다(⑨).
도 7은 도 3의 레이턴시 선택 회로(30) 중 일부를 구체적으로 나타내는 도면이다. 이를 참조하면, 레이턴시 선택 회로(30)는 앞서 설명한 레이턴시 결정 구간 발생 회로(20)에서 발생되는 각 DET 출력들(L1,L2,L3,L4)이 제2 지연신호(Del2)에 동기되어 레이턴시 선택 신호(CL1,CL1.5,CL2,CL2.5)를 발생한다.
레이턴시 선택 회로(30)의 구성을 살펴보면, DET 출력들(L1,L2,L3,L4)이 D-플립플롭들(31,32,33,34)의 데이터 입력으로 각각 연결된다. D-플립플롭들(31,32,33,34)의 출력 노드들(61,62,63,64)에 트랜지스터들(35,36,37,38)의 드레인들이 연결되고, 그 트랜지스터들(35,36,37,38)의 게이트들에는 레이턴시 결정 지시 시작 신호(STRT)의 반전 신호가, 그리고 소스들에는 접지 전압이 연결된다. 그리고, D-플립플롭들(31,32,33,34)의 출력 노드들(61,62,63,64)은 인버터들(65,66,67,68)을 각각 통하여 2-입력 노아 게이트들(69,70,71,72)의 한쪽 입력들로 연결되고, 2-입력 노아 게이트들(69,70,71)의 다른쪽 입력으로는 D-플립플롭들(32,33,34)의 출력 노드들(62,63,64)이 각각 연결된다. 2-입력 노아 게이트(72)의 다른쪽 입력으로는 접지 전압이 연결된다. 2-입력 노아 게이트들(69,70,71,72)의 출력들이 각각 레이턴시 선택 신호들(CL1,CL1.5,CL2,CL2.5)이 된다.
이와같은 레이턴시 선택 회로(30)의 동작을 앞서 설명한 도 6의 동작 타이밍도에 부가하여 설명하고자 한다.
먼저, 레이턴시 결정 시작 신호(STRT)가 '로우레벨'인 경우트랜지스터들(35,36,37,38)이 '턴-온'되어 D-플립플롭들(31,32,33,34)의 출력 노드들(61,62,63,64)이 '로우레벨'이 된다. '로우레벨'의 D-플립플롭들(31,32,33,34)의 출력 노드들(61,62,63,64)은 인버터들(65,66,67,68) 및 2-입력 노아 게이트들(69,70,71,72)을 각각 통하여 레이턴시 선택 신호들(CL1,CL1.5,CL2,CL2.5)을 '로우레벨'로 초기화시킨다. 이 후, 제2 지연신호(Del2)가 '하이레벨'로 상승하는 시점에서 D-플립플롭들(31,32,33,34)은 각 DET 출력들(L1,L2,L3,L4)의 로직레벨을 래치하는 데, 제2 및 제4 DET 출력들(L1,L2,L3)이 '하이레벨'이어서 D-플립플롭들(31,32,33)의 출력 노드들(61,62,63)은 '하이레벨'이 되지만, 제5 DET 출력 노드(L4)는 '로우레벨'이기 때문에 D-플립플롭(64)의 출력 노드(64)는 여전히 '로우레벨'이 된다. 노드들(62,63)의 '하이레벨'에 의하여 2-입력 노아 게이트들(69,70)의 출력인 제1 및 제2 레이턴시 선택 신호(CL1,CL1.5)는 '로우레벨'이 된다. '하이레벨'의 노드(63)에 반전된 신호인 인버터(67)의 출력 '로우레벨' 및 노드(64)의 '로우레벨'에 의하여 2-입력 노아 게이트(71)의 출력 제3 레이턴시 선택 신호(CL2)는 '하이레벨'이 된다(⑨, 도 5). 그리고 '로우레벨'의 노드(64)에 반전된 신호인 인버터(68)의 출력 '하이레벨'에 의하여 2-입력 노아 게이트(72)의 출력 제4 레이턴시 선택 신호(CL2.5)는 '로우레벨'이 된다.
여기서, '하이레벨'의 제3 레이턴시 선택 신호(CL2)는 레이턴시 결정 지시 시작 신호(STRT)에 동기하는 클럭(CLK)을 기준으로 하여 2개의 클럭 사이클 후에 활성화되는 것으로 나타난다. 이는 제2 지연신호(Del2)가 '하이레벨'로 활성화되는 시점이 제5 구간 즉 레이턴시 결정 지시 시작 신호(STRT)에 동기되는 클럭(CLK)으로부터 2 사이클 후에 활성화되도록 지연부(10, 도 3)에서 제공되기 때문이다. 따라서, 본 실시예의 제2 지연신호(Del2)의 활성화시점인 제6 구간 이외의 다른 구간에서 활성화되어도 그 구간에 해당되는 레이턴시 선택 신호(CL1,CL1.5,CL2,CL2.5)가 발생됨은 물론이다.
레이턴시 선택 신호(CL1)는 레이턴시 결정 시작 신호(STRT)에 동기되는 클럭(CLK) 기준으로 1 사이클 후에, 레이턴시 선택 신호(CL1.5)는 1.5 사이클 후에, 그리고, 레이턴시 선택 신호(CL2.5)는 2.5 시이클 후에 각각 활성화되도록 설정된다.
계속하여, 도 8은 도 3의 레이턴시 결정 회로(4)를 적용한 하나의 예로서, 레이턴시 결정 회로(4)에서 발생되는 레이턴시 선택 신호들(CL1,CL1.5,CL2,CL2.5)이 출력 버퍼부(90)를 인에이블시켜 그 선택된 레이턴시 선택 신호에 따라 데이터를 출력하는 방법을 나타내는 도면이다.
도 8에서 출력 버퍼부(90)를 인에이블시키는 출력 인에이블 신호(TRST)를 발생하는 출력 인에이블 신호 발생부(80)는 도 9에 도시되어 있다. 도 9의 출력 인에이블 신호 발생부(80)는 앞서 도 4에서 설명한 바 있는 레이턴시 결정 구간 발생 회로(20)와 동일한 구성을 포함한다. 이를 참조하면, 레이턴시 선택 신호들(CL1,CL1.5,CL2,CL2.5) 중 활성화되는 레이턴시 선택 신호(CL2)는 외부에서 입력되는 제어 신호들(/RAS,/CAS,/WE,/CS 등 ,미도시)의 논리조합으로 발생되는 명령(CMD)에 응답해서 발생되는 출력 신호들(L1'.L2',L3',L4') 중 레이턴시 선택 신호(CL2)와 연결되는 출력 신호(L3')를 출력 인에이블 신호(TRST)로 연결시킨다. 출력 신호(L3')는 도 6의 레이턴시 구간 신호(L3)처럼 레이턴시 선택 신호(CL2)에 대응되는 구간 내에서 미리 로직 '하이레벨'로 활성화되는 신호이다. 그러므로, 레이턴시 선택 신호(CL2)에 응답하여 이에 대응되는 출력 신호( L3')를 출력 버퍼(90, 도 8)의 출력 인에이블 신호(TRST)로 사용한다.
다시 도 8의 출력 버퍼부(90)에서, 활성화된 출력 인에이블 신호(TRST)는 데이터 라인(DIO)으로 전달되는 데이터를 출력 패드(DQ)로 전달한다. 도 8 내의 타이밍도를 참조하여 설명하면, 클럭에 동기되어 수신되는 명령(CMD)에 응답하여 출력 인에이블 신호(TRST)가 활성화되는 데, 본 타이밍도에는 도시되어 있지 않지만 활성화된 레이턴시 선택 신호(CL2)에 의하여 활성화된다. 활성화된 출력 인에이블 신호(TRST)에 응답하여 출력 패드(DQ)로는 클럭 신호(CLK)의 2 사이클 후에 각 데이터들이 순차적으로 출력된다. 따라서, 출력 버퍼부(80)는 레이턴시 2를 나타내는 레이턴시 선택 신호(CL2)에 부합하여 데이터를 출력한다.
따라서, 본 발명의 레이턴시 결정 회로는 레이턴시 결정 시작 신호로부터 소정의 지연시간을 갖는 제2 지연신호에 의하여 클럭 주파수에 따라 레이턴시를 조절할 수 있게 된다. 그래서, 종래의 클럭 신호의 고주파에서 설정된 레이턴시를 저주파에서도 맞추기 위하여 데이터 라인의 데이터를 대기시키기 위해 사용되던 래치부가 없어도 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 레이턴시 결정 회로는 레이턴시 결정을 지시하는 시작 신호로부터 지연시간을 조절하여 클럭 주파수에 따라 레이턴시를 조절할 수 있다. 그리하여 고주파의 클럭 신호로 동작되는 높은 레이턴시를 갖는 고속 SDRAM이 저주파의 클럭 신호에 의하여 동작될 때 생기는 레이턴시 손실을 방지할 수 있다.
그리고, 종래의 클럭 신호의 구간에서 대략 중간점으로 정해지던 레이턴시 구간의 기준 설정에 따른 어려움없이 클럭 신호의 에지 트리거(edge trigger)시를 레이턴시 설정의 기준으로 삼아 레이턴시 구간 설정이 용이하다.
또한, 종래의 클럭 신호의 고주파에서 설정된 레이턴시를 저주파에서도 맞추기 위하여 사용되던 래치부가 없어도 된다.

Claims (10)

  1. 일정한 수의 클럭 사이클 후에 메모리 셀 데이터를 출력하도록 레이턴시를 결정하는 레이턴시 결정 회로를 가지는 동기식 반도체 메모리 장치에 있어서, 상기 레이턴시 결정 회로는
    상기 클럭 신호에 동기되어 레이턴시 결정을 시작하는 레이턴시 결정 시작 신호의 활성화에 응답하여 내부 시작 신호를 발생하는 레이턴시 결정 지시 입력부;
    상기 레이턴시 결정 시작 신호에 응답하여 상기 클럭 신호의 에지마다 소정의 레이턴시 결정 구간 신호들을 발생하는 레이턴시 결정 구간 발생 회로;
    상기 내부 시작 신호를 소정 시간 지연시켜 상기 레이턴시를 조절하도록 지연신호를 발생하는 지연부; 및
    상기 지연신호의 활성화시점에서 상기 레이턴시 결정 구간 신호들에 응답하여 상기 레이턴스 수를 결정하는 레이턴시 선택 신호를 발생하는 레이턴시 선택 회로를 구비하는 것을 특징으로 하는 레이턴시 결정 회로.
  2. 제1 항에 있어서, 상기 소정의 지연시간은
    출력 버퍼 자체의 지연시간(d1), 상기 출력 버퍼의 셋업(setup) 시간(d2) 및 상기 레이턴시 결정 구간 발생 회로에서 사용되는 래치의 지연 시간(d3)을 고려하여 설정되는 지연시간인 것을 특징으로 하는 레이턴시 결정 회로.
  3. 제1 항에 있어서, 상기 레이턴시 결정 회로는
    상기 레이턴시 선택 신호가 상기 동기식 반도체 메모리 장치 내 출력 버퍼의 인에이블 신호로 제공되는 것을 특징으로 하는 레이턴시 결정 회로.
  4. 제1 항에 있어서, 상기 레이턴시 결정 지시 입력부는
    상기 클럭 신호에 동기되어 입력 데이터로 수신되는 상기 레이턴시 결정 시작 신호의 로직 레벨을 상기 내부 시작 신호로 출력하는 D-플립플롭;
    상기 레이턴시 결정 시작 신호를 반전시키는 인버터; 및
    상기 레이턴시 결정 시작 신호의 비활성화에 따른 상기 인버터 출력 신호에 응답하여 상기 내부 시작 신호를 비활성화시키는 트랜지스터를 구비하는 것을 특징으로 하는 레이턴시 결정 회로.
  5. 제1 항에 있어서, 상기 레이턴시 결정 구간 발생 회로는
    상기 레이턴시 결정 시작 신호를 데이터 입력으로 하는 제1 더블 에지 트리거 플립플롭(DET)의 출력이 제2 더블 에지 트리거 플립플롭의 데이터 입력으로, 제2 더블 에지 트리거 플립플롭의 출력이 제3 더블 에지 트리거 플립플롭의 데이터 입력으로 연결되는 방식으로, 다수개의 상기 더블 에지 트리거 플립플롭들이 직렬로 연결되고 상기 클럭 신호에 동시에 동기되어 각 더블 에지 트리거 플립플롭들의 출력들이 상기 레이턴시 결정 구간 신호인 것을 특징으로 하는 레이턴시 결정 회로.
  6. 제5 항에 있어서, 상기 더블 에지 트리거 플립플롭(DET)은
    상기 클럭 신호의 상승 구간과 하강 구간에서 상기 데이터 입력의 로직 레벨을 래치하는 것을 특징으로 하는 레이턴시 결정 회로.
  7. 제1 항에 있어서, 상기 레이턴시 선택 회로는
    상기 지연신호와 상기 레이턴시 결정 구간 신호들와의 논리 조합에 의하여 상기 레이턴시 선택 신호를 발생하는 것을 특징으로 하는 레이턴시 결정 회로.
  8. 일정한 수의 클럭 사이클 후에 메모리 셀 데이터를 출력하는 동기식 반도체 메모리 장치의 레이턴시 결정 방법에 있어서,
    상기 클럭 신호에 동기되는 레이턴시 결정을 지시하는 시작 신호에 응답하여 내부 시작 신호를 발생하는 단계;
    상기 레이턴시 결정 시작 신호에 응답하여 상기 클럭 신호의 에지에 응답하여 소정의 레이턴시 결정 구간들을 발생하는 단계;
    상기 내부 시작 신호를 소정 시간 지연시켜 상기 레이턴시를 조절하도록 지연신호를 발생하는 단계; 및
    상기 지연신호의 활성화시점에서 상기 레이턴시 결정 구간 신호들에 응답하여 상기 레이턴스 수를 결정하는 레이턴시 선택 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 레이턴시 결정 방법.
  9. 제8 항에 있어서, 상기 레이턴시 선택 신호는
    상기 동기식 반도체 메모리 장치 내의 출력 버퍼의 인에이블 신호로 제공되는 단계를 더 구비하는 것을 특징으로 하는 레이턴시 결정 방법.
  10. 제8 항에 있어서, 상기 소정의 지연시간은
    출력 버퍼 자체의 지연시간(d1), 상기 출력 버퍼의 셋업(setup) 시간(d2) 및 상기 레이턴시 결정 구간 발생 회로에서 사용되는 래치의 지연 시간(d3)을 고려하여 설정되는 지연시간인 것을 특징으로 하는 레이턴시 결정 방법.
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KR101003113B1 (ko) * 2004-12-17 2010-12-21 주식회사 하이닉스반도체 콤보 메모리용 카스 레이턴시 선택 회로 및 방법

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