KR100546215B1 - 펄스 폭 제어 회로 - Google Patents

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Abstract

본 발명은 펄스 폭 제어 회로에 관한 것으로, 칩셋(chip set)으로부터 입력된 명령에 따라 동작 주파수에 따른 다수의 CAS 레이턴시(CAS Latency)를 세팅하는 모드 레지스터 셋(Mode Register Set)과, 상기 모드 레지스터 셋에 세팅된 상기 다수의 CAS 레이턴시에 따른 지연 시간을 이용하여 가변적인 폭을 갖는 펄스를 생성하는 펄스 생성 회로로 구성되어 다양한 CAS 레이턴시를 지원하는 고속 동작 그래픽용 DRAM 이외에 고속화되는 DDR2나 DDR3 차세대 범용 DRAM에서 적용할 수 있는 펄스 폭 제어 회로가 제시된다.
yi, 펄스 폭, 모드 레지스터 셋, CAS 레이턴시, 동작 주파수

Description

펄스 폭 제어 회로{Circuit for controlling a pulse width}
도 1은 본 발명의 일 실시 예에 따른 펄스 폭 제어 회로의 구성도.
도 2(a) 및 도 2(b)는 본 발명의 일 실시 예에 따른 펄스 생성 회로도.
도 3은 도 2의 펄스 폭 조절부의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 칩셋 200 : 모드 레지스터 셋
300 : 컬럼 어드레스 선택 신호 생성 회로
310 : 펄스 폭 조절부
본 발명은 펄스 폭 제어 회로에 관한 것으로, 특히 컬럼 어드레스 선택 신호 (column address selection signal)의 펄스 폭 제어 회로에 관한 것이다.
최근에 그래픽 분야등에서 고속 DRAM이나 DDR이 사용되고 있다. 이러한 소자에서 펄스 폭, 특히 컬럼 어드레스 선택 신호(column address selection signal)의 펄스 폭은 소자의 동작에 큰 영향을 미친다.
저주파(low frequency)에서 고주파(high frequency)까지 다양한 조건에서 그에 적절한 컬럼 어드레스 선택 신호의 펄스 폭을 조절하는 것은 매우 중요하며, 기존의 DRAM에서는 이러한 컬럼 어드레스 선택 신호이 펄스 폭을 미리 일정한 값으로 설정하여 조절하거나, 외부 클럭을 기준으로 조절한다.
컬럼 어드레스 선택 신호의 펄스 폭을 일정한 값으로 설정하는 방법은 tCK에 관계없이, 즉 주파수에 관계없이 일정한 폭의 펄스를 생성한다. 그러나, 펄스 폭의 조절 기준을 어디에 두어야 하는가에 따라 문제가 발생한다. 즉, 저주파에 설정한다면 고주파 동작에서 tCCD나 tWTR에서 문제가 발생하여 동작 페일을 일으킨다. 이와 반대로 고주파에 설정한다면 펄스 폭이 너무 좁아지기 때문에 tWR이 나빠져 DRAM 셀에 데이터를 충분히 써 넣을 수 없게 된다.
또한, 컬럼 어드레스 선택 신호를 외부 클럭을 기준으로 조절하는 방법은 공정(process), 전압(voltage), 온도(temperature)의 변화에 강해 고주파에서는 비교적 안정적이지만, 외부 클럭의 펄스 폭에 비해 절반 정도의 좁은 펄스 폭을 갖는다. 이는 DDR2 DRAM의 경우 DDR1과는 다르게 tCCD는 2tCK를 유지하기 때문에 컬럼 어드레스 선택 신호의 펄스 폭을 외부 클럭의 절반 수준보다 더 크게 가져가(최고 2배까지) 동작 마진을 높일 수 있는 장점을 살리지 못하게 된다. 또한, 저주파에서는 외부 클럭을 기준으로 컬럼 어드레스 선택 신호를 조절하기 때문에 컬럼 어드레 스 선택 신호의 펄스 폭이 너무 커져 정상 동작이나 테스트시 문제가 된다.
본 발명의 목적은 모드 레지스터 셋(Mode Register Set ; MRS)에 세팅된 CAS 레이턴시(Latency)에 따른 지연 시간을 이용하여 펄스의 폭을 조절하는 펄스 폭 제어 회로를 제공하는데 있다.
본 발명의 목적은 동작 주파수에 따라 가변적인 펄스 폭을 생성함으로써 상기의 문제점을 해결할 수 있는 펄스 폭 제어 회로를 제공하는데 있다.
현재 사용되는 데스크탑용 DRAM이나 그래픽용 DRAM은 고속 동작을 요구하며, 외부 클럭이 빨라짐에 따라 많은 수의 CAS 레이턴시(CAS Latency : 이하, "CL"이라 함)를 지원한다. 그래픽용 고주파 DRAM의 경우 현재 CL은 2∼9 정도이며, 향후 그 이상이 지원되리라 생각되며, 고속 동작으로 갈수록 CL은 커진다.
본 발명에서는 모드 레지스터 셋(Mode Register Set; MRS)에 세팅된 CL을 이용하여 DRAM의 동작 주파수를 유추하고, CL은 컬럼 어드레스 선택 신호 생성 회로내의 펄스 지연부에 입력된다. 이때, CL은 레벨 신호로 다음번 MRS가 세팅될 때까지 변화되지 않는 고정된 값을 갖는다. 펄스 지연부에 입력된 CL들은 각각 고유의 지연 시간을 갖으며, 그에 따라 출력된 지연 펄스를 이용하여 펄스 폭 조절부는 적정한 폭으로 펄스를 조절할 수 있어 CL별로 최적화된 컬럼 어드레스 선택 신호의 펄스 폭을 갖게 된다. 따라서, DRAM 내부의 비동기적 신호의 안정성을 향상시킨다.
본 발명에 따른 펄스 폭 제어 회로는 칩셋으로부터 입력된 명령에 의해 동작 주파수에 따른 다수의 CAS 레이턴시를 세팅하는 수단; 다수의 제어신호들을 이용해서 펄스신호를 생성하는 펄스 생성부; 상기 펄스 생성부로부터 출력되는 펄스신호를 상기 다수의 CAS 레이턴시에 따라 지연시켜서 상기 펄스신호의 펄스 폭을 조절하는 펄스 폭 조절부; 및 상기 펄스 생성부의 출력신호와 상기 펄스 폭 조절부의 출력신호를 조합하여 가변적인 펄스 폭을 갖는 컬럼 어드레스 선택 신호를 출력하는 출력부를 포함한다.
상기 펄스 생성부는 다수의 제어 신호들을 조합하여 출력하는 논리수단; 및 상기 논리수단의 출력신호와 상기 펄스 폭 조절부의 출력신호를 조합 및 래치하여 상기 펄스신호를 출력하는 래치부를 포함한다.
상기 펄스 생성부는 상기 논리수단의 출력신호를 지연시키기 위한 다수의 지연 수단을 더 포함한다.
상기 논리수단은 제 1 제어 신호 및 제 2 제어 신호를 입력하기 위한 NAND 게이트와, 상기 NAND 게이트의 출력 신호와 제 3 및 제 4 제어 신호를 입력하기 위한 NOR 게이트로 구성된다.
상기 펄스 폭 조절부는 상기 펄스 생성부로부터 출력되는 펄스신호를 지연시키기 위한 다수의 지연 수단과, 상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 CAS 레이턴시에 따라 구동되어 지연 경로를 설정하기 위한 다수의 스위칭 수단으로 구성된다.
상기 다수의 스위칭 수단 각각은 상기 다수의 CAS 레이턴시 중 하나를 반전시키기 위한 인버터와, 상기 다수의 CAS 레이턴시 중 하나 및 상기 인버터의 출력 신호에 따라 구동되는 다수의 전달 게이트로 구성된다.
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이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 컬럼 어드레스 선택 신호의 펄스 폭을 제어하기 위한 블럭도로서, 그 구성 및 동작을 설명하면 다음과 같다.
외부 칩셋(chip set)(100)에서 해당 MRS 코드가 입력되면 모드 레지스터 셋(Mode Register Set)(200)에서 그와 상응하는 CL이 세팅된다. CL은 예를들어 그래픽용 고주파 DRAM의 경우 2∼9 정도되는데, 본 발명에서도 CL을 2∼9로 가정한다. 세팅된 CL은 컬럼 어드레스 선택 신호를 생성하는 컬럼 어드레스 신호 생성 회로(300)의 펄스 폭 조절부(310)에 입력된다. 펄스 폭 조절부(310)에 입력된 CL들은 각각 고유의 지연 시간을 가지며, 그에 따라 출력된 지연 펄스는 펄스 폭 조절부에서 최적화된 펄스 폭을 갖는 컬럼 어드레스 선택 신호로 생성된다.
도 2(a) 및 도 2(b)는 본 발명에 따른 컬럼 어드레스 선택 신호 생성 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 인버터(I301)는 읽기 컬럼 펄스(casp6_rd)를 반전시키고, 제 2 인버터(I302)는 제 1 인버터(I301)의 출력을 반전시킨다. 그리고, 제 3 인버터(I303)는 쓰기 컬럼 펄스(casp6_wt)를 반전시키고, 제 4 인버터(I304)는 제 3 인버터(I303)의 출력을 반전시킨다. 또한, 제 1 NAND 게이트(301)는 내부 컬럼 억세스 펄스(icasp6)와 컬럼 활성화 펄스(cast12x)를 입력하여 논리 조합하며, 제 5 인버터(I305)는 제 1 NAND 게이트(301)의 출력을 반전시킨다. 제 1 NOR 게이트(302)는 제 2, 제 4 및 제 5 인버터(I302, I304 및 I305)의 출력을 입력하여 논리 조합한다. 제 1 NOR 게이트(302)의 출력 펄스(S301)는 다수의 스위치(SW301 내지 SW304)에 의해 선택적으로 동작되는 다수의 지연 수단(303, 304 및 305)에 의해 지연 시간이 결정된다. 제 2 NAND 게이트(306) 및 제 3 NAND 게이트(307)로 구성된 제 1 래치(308)는 제 1 NOR 게이트(302)의 출력 신호(S301)와 펄스 폭 조절부(310)의 출력 신호(yi_width)를 래치한다. 여기서, 제 2 NAND 게이트(306)는 제 1 NOR 게이트(302)의 출력 신호(S301)와 제 3 NAND 게이트(307)의 출력 신호(S303)를 입력하고, 제 3 NAND 게이트(307)는 제 2 NAND 게이트(306)의 출력 신호(S302), 펄스 폭 조절부(310)의 출력 신호(yi_width) 및 파워업 신호(pwrup)를 입력한다. 펄스 폭 조절부(310)는 모드 레지스터 셋(200)으로부터 인가되는 다수의 CL을 입력하여 CL에 따른 지연 시간에 따라 제 2 NAND 게이트(306)의 출력 신호(S302)의 펄스 폭을 조절하여 출력 신호(yi_width)를 출력한다. 제 4 NAND 게이트(309)는 제 1 래치(308)의 출력 신호(S302)와 펄스 폭 조절부(310)의 출력 신호(yi_width)를 입력하여 논리 조합한다. 제 6 내지 제 8 인버터(I306 내지 I308)는 제 4 NAND 게이트(308)의 출력 신호를 반전 및 지연시켜 컬럼 어드레스 선택 신호(yi)를 출력한다.
상기와 같이 구성되는 본 발명에 따른 컬럼 어드레스 신호 발생 회로의 구동 방법을 설명하면 다음과 같다.
읽기 컬럼 펄스(casp16_rd) 또는 쓰기 컬럼 펄스(casp6_wt)가 하이 상태로 인가되거나 내부 컬럼 억세스 펄스(icasp6) 및 컬럼 활성화 펄스(cast12x)가 동시에 하이 상태로 인가되면 제 1 NOR 게이트(302)는 이들을 논리 조합하여 로우 상태의 펄스(S301)를 출력한다. 로우 상태를 유지하는 제 1 NOR 게이트(302)의 출력 펄스(S301)는 제 1 래치(308)의 제 2 NAND 게이트(306)에 입력되고, 제 2 NAND 게이트(306)는 하이 상태의 출력 신호(S302)를 출력한다. 하이 상태를 유지하는 제 2 NAND 게이트(306)의 출력 신호(S302)는 제 3 NAND 게이트(307) 및 펄스 폭 조절부(310)에 입력된다. 펄스 폭 조절부(310)는 제 1 래치(308)의 출력 신호(S302)를 입력하면, 모드 레지스터 셋으로부터 입력된 CL에 따라 해당 경로를 설정한다. 따라서, CL에 따라 알맞은 지연 시간을 거쳐 펄스 폭이 조절된 출력 신 호(yi_width)가 출력된다. 그리고, 제 1 래치(308)의 출력 신호(S302)와 펄스 폭 조절부(310)의 출력 신호(yi_width)는 제 4 NAND 게이트(309)에 입력되고, 제 4 NAND 게이트(309)은 이들을 논리 조합하여 로우 상태의 펄스를 출력한다. 로우 상태를 유지하는 제 4 NAND 게이트(309)의 출력 펄스는 제 6 내지 제 8 인버터(I306 내지 I308)를 통해 하이 상태의 컬럼 어드레스 선택 신호(yi)를 출력한다. 한편, 펄스 폭 조절부(310)의 출력 신호는 제 2 NAND 게이트(306)의 출력 신호(S302) 및 파워업 신호(pwrup)와 함께 제 3 NAND 게이트(307)에 입력되어 논리 조합되고, 제 3 NAND 게이트(307)의 출력 신호(S303)는 제 2 NAND 게이트(306)에 입력된다.
도 3은 도 2의 펄스 폭 조절부의 회로도이다.
본 발명에 따른 펄스 폭 조절부는 직렬로 연결되어 입력 신호(IN)을 지연시키는 다수의 지연 수단(311 내지 318)과 각각의 CL 및 인버터(I311 내지 I318)에 의해 반전된 각각의 CL에 따라 구동되어 지연 경로를 설정하는 다수의 스위칭 수단으로서의 전달 게이트(T311 내지 T318), 및 각각의 지연 수단(211 내지 214)를 통해 지연된 신호를 반전시키는 인버터(I319)로 구성된다.
상기와 같이 구성되는 펄스 폭 조절부는 CL에 따라 지연 경로가 결정되어 출력 신호(out)의 지연 시간을 조절한다. 예를들어, 모드 레지스터 셋에 세팅된 CL이 6이라면 CL6만이 하이 상태로 인가되고, 나머지 CL들은 로우 상태로 인가된다. 하이 상태로 인가된 CL6 및 제 4 인버터(I314)에 의해 로우 상태로 반전된 신호에 제 4 전달 게이트(T314)가 턴온된다. 따라서, 입력 신호(IN)는 제 1 내지 제 4 지연 수단(311 내지 314)를 통해 지연되며, 이 지연 신호가 인버터(I319)를 통해 반전되어 출력 신호(out)로서 출력된다. 이렇게 CL이 감소함에 따라 지연 시간이 길어지며, 그로 인해 펄스 폭은 증가한다.
상술한 바와 같이 모드 레지스터 셋(Mode Register Set)에 세팅된 CL을 이용하여 DRAM의 동작 주파수를 유추하고, CL에 따른 지연 시간을 이용하여 펄스의 폭을 조절함으로써 동작 주파수에 따라 가변적인 폭을 갖는 펄스를 생성할 수 있다. 따라서, 다양한 CL을 지원하는 고속 동작 그래픽용 DRAM 이외에 고속화되는 DDR2나 DDR3 차세대 범용 DRAM에서 적용할 수 있다.

Claims (8)

  1. 칩셋으로부터 입력된 명령에 의해 동작 주파수에 따른 다수의 CAS 레이턴시를 세팅하는 수단;
    다수의 제어신호들을 이용해서 펄스신호를 생성하는 펄스 생성부;
    상기 펄스 생성부로부터 출력되는 펄스신호를 상기 다수의 CAS 레이턴시에 따라 지연시켜서 상기 펄스신호의 펄스 폭을 조절하는 펄스 폭 조절부; 및
    상기 펄스 생성부의 출력신호와 상기 펄스 폭 조절부의 출력신호를 조합하여 가변적인 펄스 폭을 갖는 컬럼 어드레스 선택 신호를 출력하는 출력부로 이루어진 펄스 폭 제어 회로.
  2. 제 1 항에 있어서, 상기 펄스 생성부는 다수의 제어 신호들을 조합하여 출력하는 논리수단; 및
    상기 논리수단의 출력신호와 상기 펄스 폭 조절부의 출력신호를 조합 및 래치하여 상기 펄스신호를 출력하는 래치부를 포함하는 펄스 폭 제어 회로.
  3. 제 2 항에 있어서, 상기 펄스 생성부는 상기 논리수단의 출력신호를 지연시키기 위한 다수의 지연 수단을 더 포함하는 펄스 폭 제어 회로.
  4. 제 2 항에 있어서, 상기 논리수단은 제 1 제어 신호 및 제 2 제어 신호를 조합하여 출력하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호와 제 3 및 제 4 제어 신호를 조합하여 출력하는 NOR 게이트로 구성된 펄스 폭 제어 회로.
  5. 제 1 항에 있어서, 상기 펄스 폭 조절부는 상기 펄스 생성부로부터 출력되는 펄스신호를 지연시키기 위한 다수의 지연 수단; 및
    상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 CAS 레이턴시에 따라 구동되어 지연 경로를 설정하기 위한 다수의 스위칭 수단으로 구성된 펄스 폭 제어 회로.
  6. 제 5 항에 있어서, 상기 다수의 스위칭 수단 각각은 상기 다수의 CAS 레이턴시 중 하나를 반전시키기 위한 인버터; 및
    상기 다수의 CAS 레이턴시 중 하나와 상기 인버터의 출력 신호에 따라 구동되는 전달 게이트로 구성된 펄스 폭 제어 회로.
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