KR100566765B1 - 집적 회로용 클록 신호 발생기 - Google Patents

집적 회로용 클록 신호 발생기 Download PDF

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Abstract

더블 데이터 전송율 SDRAM(DDR-SDRAM)에 특히 유용한 클록 신호 발생기는 2개이상의 클록 신호 입력 버퍼와 인에이블 신호 입력 버퍼를 포함한다. 클록 신호 발생기는 실질적으로 다른 타이밍에서 변동하는 내부 클록 신호를 발생시키지만, 유효 및 무효 타이밍에 대한 내부 클록 신호사이의 관계는 일정하다. 래치 회로는 클록 신호 버퍼 중 제1 버퍼로부터의 제1 내부 클록 신호에 따라 인에이블 신호 버퍼로부터 인에이블 신호를 래치한다. 래치 회로에 접속된 제1 인에이블 신호는 제1 내부 클록 신호에 따라 래치된 인에이블 신호를 유지한다. 제2 인에이블 회로는 제1 인에이블 신호와 제1 내부 클록 신호를 수신하고, 클록 신호 버퍼를 활성화시키는데 사용되는 제2 인에이블 신호를 발생시킨다. 논리 게이트는 제1 인에이블 신호와 제1 내부 클록 신호를 수신하여, 제1 내부 클록 신호의 출력을 제어한다.

Description

집적 회로용 클록 신호 발생기{CLOCK SIGNAL GENERATOR FOR AN INTEGRATED CIRCUIT}
도 1은 종래의 내부 클록 신호 발생 회로를 도시한 개략적인 블록도.
도 2는 도 1의 내부 클록 신호 발생 회로의 동작을 도시한 타이밍도.
도 3은 본 발명의 제1 실시예에 따른 DDR-SDRAM을 도시한 개략적인 블록도.
도 4는 도 3의 DDR-SDRAM의 내부 클록 신호 발생 회로를 도시한 개략적인 블록도.
도 5는 도 4의 내부 클록 신호 발생 회로의 제1 클록 신호 입력 버퍼를 도시한 회로도.
도 6은 도 4의 내부 클록 신호 발생 회로의 제2 클록 신호 입력 버퍼를 도시한 회로도.
도 7은 도 4의 내부 클록 신호 발생 회로의 래치 회로를 도시한 회로도.
도 8은 도 4의 내부 클록 신호 발생 회로의 제1 인에이블 신호 발생 회로를 도시한 회로도.
도 9는 도 4의 내부 클록 신호 발생 회로의 제2 인에이블 신호 발생 회로를 도시한 회로도.
도 10은 도 4의 내부 클록 신호 발생 회로의 동작을 도시한 타이밍도.
도 11은 도 9의 제2 인에이블 신호 발생 회로의 또 다른 예를 도시한 회로도.
도 12는 본 발명의 제2 실시예에 따른 내부 클록 신호 발생 회로를 도시한 개략적인 블록도.
도 13은 본 발명에 따른 제3 실시예에 사용된 내부 클록 신호 발생 회로를 도시한 개략적인 블록도.
도 14는 도 13의 내부 클록 신호 발생 회로의 동작을 도시한 타이밍도.
도 15는 본 발명의 제4 실시예에 따른 내부 클록 신호 발생 회로를 도시한 개략적인 블록도.
도 16은 도 15의 내부 클록 신호 발생 회로의 동작을 도시한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1: 클록 버퍼 회로
2: 커맨드 디코더 회로
3: 어드레스 버퍼 회로
4: 입출력 데이터 회로
5, 14: 래치 회로
6: 모드 레지스터 회로
7: 열 어드레스 카운터 회로
8: DLL 회로
9: DRAM 코어 회로
11, 12: 클록 신호 입력 버퍼
13: 파워다운 신호 입력 버퍼
15, 16: 인에이블 신호 발생 회로
17, 18: 게이트 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 복수개의 서로 다른 위상을 갖는 클록 신호를 발생시키는 반도체 집적 회로용 클록 신호 발생기에 관한 것이다.
종래의 SDRAM(Synchronous Dynamic Random Access Memory)은 SDRAM 제어기로부터 전송된 외부 클록 신호를 사용하여 내부 클록 신호를 발생시키고 이 내부 클록 신호를 내부 회로에 제공한다. SDRAM은 SDRAM 제어기로부터 전송된 외부 파워다운 신호(클록 인에이블 신호)에 따라서 내부 클록 신호를 유효화하고 무효화한다. 특히, 내부 클록 신호의 발생은 외부 클록 신호가 제공되는지와 무관하게 외부 파워다운 신호가 로우이면 중지된다. 내부 클록 신호는 외부 파워다운 신호가 하이일 때 외부 클록 신호로부터 발생된다.
도 1은 내부 클록 신호 발생 회로(100)를 도시한 개략적인 블록도이다. 내부 클록 신호 발생 회로(100)는 외부 클록 신호 CLK와 외부 파워다운 신호(클록 인에이블 신호) CKE를 수신하고, 내부 클록 신호 CLKMZ를 발생시키기 위해 이들 신호 를 사용한다. 또한, 내부 클록 신호 발생 회로(100)는 클록 신호 입력 버퍼(91), 파워다운 신호 입력 버퍼(92), 클록 신호 감시 입력 버퍼(93), 래치 회로(94) 및 인에이블 신호 발생 회로(95)를 포함한다.
바람직하게는, 전류 미러형 입력 버퍼인 클록 신호 입력 버퍼(91)는 SDRAM 제어기로부터의 외부 클록 신호 CLK를 수신하고, 각 내부 회로(도시 생략)에 위상이 실질적으로 외부 클록 신호 CLK와 동일한 클록 신호 CLKMZ를 제공한다. 버퍼(91)는 하이 인에이블 신호 ENZ에 의해 활성화되고, 로우 인에이블 신호 ENZ에 의해 비활성화된다. 그러므로, 버퍼(91)는 도 2에 도시된 바와 같이 외부 클록 신호 CLK가 제공되는 것과는 상관없이 인에이블 신호 ENZ가 하이이면 내부 클록 신호 CLKMZ를 출력하고 인에이블 신호 ENZ가 로우일 때, 내부 클록 신호 CLKMZ 의 출력을 금지시킨다. 인에이블 신호 ENZ는 파워다운 신호 입력 버퍼(92), 클록 신호 감시 입력 버퍼(93), 래치 회로(94) 및 인에이블 신호 발생 회로(95)에 의해 발생된다.
바람직하게는, 전류 미러형 입력 버퍼인 파워다운 신호 입력 버퍼(92)는 SDRAM 제어기로부터 외부 파워다운 신호 CKE를 수신하고, 위상이 외부 파워다운 신호 CKE와 실질적으로 동일한 메인 파워다운 신호 CKEMZ를 발생시킨다. 즉, 버퍼(92)는 외부 파워다운 신호 CKE가 하이이면(비-파워다운 상태), 하이 메인 파워다운 신호 CKEMZ를 출력하고, 외부 파워다운 신호 CKE가 로우이면(파워다운 상태), 로우 메인 파워다운 신호 CKEMZ를 출력한다.
전류 미러형 입력 버퍼인 클록 신호 감시 입력 버퍼(93)는 SDRAM 제어기로부터 외부 클록 신호 CLK를 수신하고, 위상이 외부 클록 신호 CLK와 실질적으로 동일한 감시 내부 클록 신호 CLKSZ를 발생시킨다. 버퍼(93)는 메인 파워다운 신호 CKEMZ나 인에이블 신호 ENZ중 하나가 하이일 때 활성화되고, 메인 파워다운 신호 CKEMZ와 인에이블 신호 ENZ가 모두 로우일 때 비활성화된다. 그러므로, 버퍼(93)는 도 2에 도시된 바와 같이 외부 클록 신호 CLK가 제공되는 지의 여부에 상관없이 활성화될 때 감시 내부 클록 신호 CLKSZ를 출력하고, 비활성화될 때 감시 내부 클록 신호 CLKSZ의 출력을 금지시킨다.
래치 회로(94)는 감시 내부 클록 신호 CLKSZ가 하이가 될 때 메인 파워다운 신호 CKEMZ를 래치하고 내부 파워다운 신호 CKECZ와 같은 래치된 메인 파워다운 신호 CKEMZ를 출력한다. 그러므로, 래치 회로(94)는 감시 내부 클록 신호 CLKSZ가 하이가 될 때, 하이 또는 로우인 내부 파워다운 신호 CKECZ를 출력한다.
인에이블 신호 발생 회로(95)는 감시 내부 클록 신호 CLKSZ가 로우일 때 내부 파워다운 신호 CKECZ를 래치하고, 이 래치된 내부 파워다운 신호 CKECZ를 인에이블 신호 ENZ로서 출력한다. 또한, 발생 회로(95)는 감시 내부 클록 신호 CLKSZ가 하이가 될 때, 이미 래치된 내부 파워다운 신호 CKECZ를 인에이블 신호 ENZ로서 출력한다. 즉, 발생 회로(95)는 내부 파워다운 신호 CKECZ가 로우가 될때, 지연된 로우 인에이블 신호 ENZ를 출력하고, 내부 파워다운 신호 CKECZ가 하이가 될 때, 지연된 하이 인에이블 신호 ENZ를 출력한다. 그러므로, 클록 신호 입력 버퍼(91)는 인에이블 신호 ENZ나 내부 파워다운 신호 CKECZ가 하이일 때 내부 클록 신호 CLKMZ를 출력한다. 즉, 버퍼(91)는 내부 파워다운 신호 CKECZ가 로우일 때, 내부 클록 신호 CLKMZ를 출력하지 않는다.
근래, 데이터 버스와 SDRAM의 속도를 증가시키고자 하는 요구를 만족시키기 위해 DDR(Double-data-rate)-SDRAM이 제안되고 있다. DDR-SDRAM은 서로 180°다른 위상을 각각 가지는 2개의 외부 클록 신호를 수신하고, 2개의 외부 클록 신호를 사용하여 서로 180°다른 위상을 각각 가지는 2개의 내부 클록 신호를 발생시키기 위한 클록 신호 발생 회로를 포함한다. DDR-SDRAM은 제1 내부 클록 신호에 따라서 동작되는 제1 내부 회로부와, 제2 내부 클록 신호에 따라서 동작되는 제2 내부 회로부를 추가로 포함한다. 데이터 프로세싱은 DDR-SDRAM의 동작 속도를 증가시키기 위해 제1 및 제2 내부 회로사이에서 분할된다.
DDR-SDRAM에서, 2개의 내부 클록 신호가 실질적으로 다른 타이밍에서 변동하고, 유효한 타이밍과 무효한 타이밍에 대한 2개의 내부 클록 신호의 관계는 항상 일정한 것이 바람직하다. 즉, 제1 및 제2 내부 클록 신호 사이의 관계가 항상 일정하면, 예를 들어, 제1 내부 클록 신호가 제2 내부 클록 신호 이전에 항상 유효하거나 무효하면, 제1 내부 클록부에 의해 실행되는 다수의 프로세싱은 제2 내부 회로부에 의해 실행되는 프로세싱과 동일하다. 따라서, 제1 및 제2 내부 회로부는 항상 동일한 조건에서 프로세싱을 실행한다.
제1 및 제2 내부 클록 신호의 유효 및 무효 타이밍이 간헐적으로 변화하면, 제1 내부 회로부에 의해 실행되는 프로세싱의 수는 제2 내부 회로부에 의해 실행되는 프로세싱의 수와 다르다. 이는 제1 내부 회로부의 조건이 제2 내부 회로부의 조건과 다르게 되는 결과를 초래하여 만족스러운 프로세싱을 방해한다.
2개의 내부 클록 신호는 2개의 외부 클록 신호 입력 버퍼에 의해 발생된다. 외부 클록 신호 입력 버퍼는 하이 파워다운 신호에 의해 활성화되고, 로우 파워다운 신호에 의해 비활성화된다. 그러므로, 각 내부 클록 신호의 유효 및 무효 타이밍은 파워다운 신호에 의해 결정된다.
그러므로, 하이 레벨과 로우 레벨사이의 파워다운 신호의 시프팅은 외부 클록 신호에 상관없이 수행된다. 그러므로, 파워다운 신호가 시프트될때, 제1 내부 클록 신호는 제2 내부 클록 신호 이전이나 이후에 유효화하거나 무효화할 수 있다. 즉, 제1 및 제2 내부 클록 신호의 유효 및 무효 타이밍은 파워다운 신호에 따라 변화한다. 그러므로, 유효 및 무효 타이밍에 대한 제1 및 제2 내부 클록 신호사이의 관계는 항상 일정하지는 않다.
따라서, 본 발명의 목적은 2개의 내부 클록 신호를 항상 일정한 관계로 유효하게 하고 무효하게 하는 반도체 집적 회로를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 반도체 집적 회로를 제공한다. 이 집적 회로는 복수개의 클록 신호 입력 회로를 포함한다. 각 클록 신호 입력 회로는 복수개의 외부 클록 신호를 각각 수신하고, 복수개의 내부 클록 신호를 각각 발생시킨다. 외부 제어 신호 입력 회로는 외부 제어 신호를 수신하고, 내부 제어 신호를 발생시킨다. 출력 제어 회로는 외부 제어 신호 입력 회로로부터 내부 제어 신호를 수신하고, 내부 제어 신호의 변화에 따라 내부 클록 신호의 출력을 제어한 다.
본 발명의 다른 양상에서, 반도체 집적 회로는 각각 다른 위상을 갖는 제1 및 제2 외부 클록 신호를 수신하고, 각각 다른 위상을 갖는 제1 및 제2 내부 클록 신호를 발생시키는 제1 클록 신호 입력 버퍼와 제2 클록 신호 입력 버퍼를 포함한다. 파워다운 신호 입력 버퍼는 외부 파워다운 신호를 수신하고, 내부 파워다운 신호를 발생한다. 출력 제어 회로는 파워다운 신호 입력 버퍼로부터 내부 파워다운 신호를 수신하고, 내부 파워다운 신호의 변화에 따라 제1 및 제2 내부 클록 신호의 출력을 제어한다.
본 발명의 또 다른 양상에서, 반도체 집적 회로는 적어도 제1 클록 신호 입럭 회로와 제2 클록 신호 입력 회로를 포함하여, 복수개의 외부 클록 신호를 각각 수신하고, 복수개의 내부 클록 신호를 각각 발생시키는 복수개의 클록 신호 입력 회로를 포함한다. 외부 제어 신호 입력 회로는 외부 제어 신호를 수신하고, 복수개의 클록 신호 입력 회로를 활성화하는데 사용되는 내부 제어 신호를 발생시킨다. 외부 제어 신호 입력 회로와 제1 클록 신호 입력 회로에 접속된 래치 회로는 제1 클록 신호 입력 회로에 의해 발생된 제1 내부 클록 신호에 응답하여 내부 제어 신호를 래치한다. 래치 회로와 제1 클록 신호 입력 회로에 접속된 제1 인에이블 신호 발생 회로는 제1 내부 클록 신호에 응답하여 래치된 내부 제어 신호를 유지하고, 제1 인에이블 신호를 발생시킨다. 제1 인에이블 신호 발생 회로와 제1 클록 신호 입력 회로에 접속된 게이트 회로는 제1 인에이블 신호와 제1 클록 신호를 수신하고, 제1 인에이블 신호에 따라서 제1 클록 신호의 출력을 제어한다. 제1 인에 이블 신호 발생 회로와 제1 클록 신호 입력 회로에 접속된 제2 인에이블 신호 발생 회로는 제1 인에이블 신호와 제1 내부 클록 신호를 수신하고, 제2 인에이블 신호를 발생시킨다. 제2 인에이블 신호는 제1 및 제2 내부 클록 신호의 출력을 제어하기 위해 제1 및 제2 클록 신호 입력 회로에 제공된다.
본 발명의 다른 양상 및 이점은 본 발명의 이론을 예로서 도시한 첨부된 도면을 참조로 하여 하기의 설명으로부터 명백해질 것이다.
도면에서, 동일한 소자에는 동일한 참조 번호를 사용한다.
도 3은 본 발명에 따른 제1 실시예에서 사용된 DDR-SDRAM(200)을 도시한 개략적인 블록도이다. DDR-SDRAM(200)은 클록 버퍼 회로(1), 커맨드 디코더 회로(2), 어드레스 버퍼 회로(3), 입출력 데이터 회로(4), 제어 신호 래치 회로(5), 모드 레지스터 회로(6), 열 어드레스 카운터 회로(7), DLL(Delay Locked Loop) 회로(8) 및 DRAM 코어 회로(9)를 포함한다.
클록 버퍼 회로(1)는 외부 장치(도시 생략)로부터 외부 파워다운 신호 CKE와 제1 및 제2 외부 클록 신호 CLK1, CLK2를 수신하고, 이들의 위상은 서로 180° 다르다. 외부 파워다운 신호 CKE가 하이일 때(비-파워다운 상태), 클록 버퍼 회로(1)는 위상이 제1 및 제2 외부 클록 신호 CLK1, CLK2와 각각 실질적으로 동일한 제1 및 제2 내부 클록 신호 CLKM1, CLKM2를 출력한다. 외부 파워다운 신호 CKE가 로우일 때(파워다운 상태), 클록 버퍼 회로(1)는 제1 및 제2 내부 클록 신호 CLKM1, CLKM2의 출력을 금지시킨다. 외부 파워다운 신호 CKE와 제1 및 제2 내부 클록 신호 CLKM1, CLKM2는 커맨드 디코더 회로(2)와 DLL 회로(8)로 전송된다.
커맨드 디코더 회로(2)는 열 어드레스 스트로브 신호 CAS, 기록 인에이블 신호 WE, 칩 선택 신호 CS, 로우 어드레스 스트로브 신호 RAS 및 제1 및 제2 내부 클록 신호 CLKM1, CLKM2에 따른 외부 장치로부터의 자동 프리차지 인에이블 신호 AP를 포함하는 외부 커맨드 COM을 수신한다. 커맨드 디코더 회로(2)는 각각의 신호 CAS, WE, CS, RAS, AP 의 상태(하이 또는 로우)에 따라서 및 기록 커맨드, 판독 커맨드 및 리프레시 커맨드와 같은 커맨드를 발생시키는 외부 파워다운 신호 CKE와 제1 및 제2 클록 신호 CLKM1, CLKM2에 따라서 외부 커맨드 COM을 디코드한다. 커맨드 디코더 회로(2)는 어드레스 버퍼 회로(3), 입출력 데이터 회로(4), 제어 신호 래치 회로(5) 및 모드 레지스터 회로(6)에 내부 커맨드 및 인에이블 신호와 같은 디코드된 커맨드를 전송한다.
어드레스 버퍼 회로(3)는 커맨드 디코더 회로(2)로부터 전송된 내부 커맨드에 따라서 외부 장치로 부터의 뱅크 어드레스 BA0-BA1 및 어드레스 신호 A0-A11를 수신한다. 또한, 어드레스 버퍼 회로(3)는 어드레스 신호 A0-A11 및 뱅크 어드레스 BA0-BA1로부터 유도된 어드레스 데이터를 제어 신호 래치 회로(5), 모드 레지스터 회로(6) 및 열 어드레스 카운터 회로(7)로 전송한다. 어드레스 버퍼 회로(3)는 또한 어드레스 신호 A0-A11로부터 유도된 로우 어드레스 데이터를 DRAM코어 회로(9)로 전송한다.
입출력 데이터 회로(4)는 커맨드 디코더 회로(2)로부터의 인에이블 신호에 의해 활성화되고, 외부 장치로부터 데이터 스트로브 신호 DQS, 기록 데이터 DQ0-DQ7 및 데이터 마스크 신호 DM을 수신한다. 입출력 데이터 회로(4)는 데이터 스트로브 신호 DQS의 상승과 하강에 응답하여 기록 데이터 DQ0-DQ7을 래치하고, 래치된 기록 데이터 DQ0-DQ7을 DRAM 코어 회로(9)로 전송한다. 또한, 입출력 데이터 회로(4)는 커맨드 디코더 회로(2)로부터의 내부 커맨드에 따라서 DRAM 코어 회로(9)로부터 외부 장치로 판독 데이터 DQ0-DQ7을 전송한다.
제어 신호 래치 회로(5)는 커맨드 디코더 회로(2)로부터의 내부 커맨드와 어드레스 버퍼 회로(3)로부터의 어드레스 데이터를 수신하며, 이 내부 커맨드와 어드레스 데이터에 따라서 DRAM 코어 회로(9)의 기록 데이터를 기록하고, 판독 데이터를 판독하며, 리프레싱 및 자기 리프레싱과 같은 동작을 실행하기 위한 제어 신호를 제공한다.
모드 레지스터 회로(6)는 커맨드 디코더 회로(2)로부터의 내부 커맨드와 어드레스 버퍼 회로(3)로부터의 어드레스 데이터를 수신하며, 이 내부 커맨드와 어드레스 데이터에 따라서 DRAM 코어 회로(9)의 프로세싱 모드를 유지한다.
열 어드레스 카운터 회로(7)는 어드레스 버퍼 회로(3)에서의 어드레스 신호 A0-A11으로부터 유도되는 열 어드레스 데이터를 수신하고, 모드 레지스터 회로(6)에 의해 유지된 모드에 따라 열 어드레스 데이터를 DRAM 코어 회로(9)로 전송한다.
DLL 회로(8)는 클록 버퍼 회로(1)로부터 제1 및 제2 내부 클록 신호 CLKM1, CLKM2를 수신하고, 차동 주파수를 갖는 클록 신호를 발생시킨다. 클록 신호는 입출력 데이터 회로(4)에 전송된다.
DRAM 코어 회로(9)는 어드레스 버퍼 회로(3)로부터의 로우 어드레스 데이터와 제어 신호 래치 회로(5)로부터의 제어 신호 및 열 어드레스 카운터 회로(7)로부터의 열 어드레스 데이터를 수신한다. DRAM 코어 회로(9)는 제어 신호와 어드레스 데이터에 따라서 메모리 셀 어레이상에 기록 데이터를 기록하고, 판독 데이터를 판독하며, 리프레싱 및 자기 리프레싱과 같은 프로세싱을 수행한다. 즉, DRAM 코어 회로(9)는 제어 신호와 어드레스 데이터에 따라서 예정된 어드레스에 있는 메모리 셀 상의 기록 데이터 DQ0-DQ7을 기록한다.
도 4는 클록 버퍼 회로(1)내에 내장된 내부 클록 신호 발생 회로(10a)를 도시한 개략적인 블록도이다. 발생 회로(10a)는 제1 및 제2 외부 클록 신호 CLK1, CLK2로부터 제1 및 제2 내부 클록 신호 CLKM1, CLKM2를 각각 발생시킨다. 내부 클록 신호 발생 회로(10a)는 제1 클록 신호 입력 버퍼(11), 제2 클록 신호 입력 버퍼(12), 파워다운 신호 입력 버퍼(13), 래치 회로(14), 제1 인에이블 신호 발생 회로(15), 제2 인에이블 신호 발생 회로(16) 및 제1 게이트 회로(17)를 포함한다. 제1 및 제2 클록 신호 입력 버퍼(11, 12)는 클록 신호 입력 회로로서 기능한다. 파워다운 신호 입력 버퍼(13)는 외부 제어 신호 입력 회로로서 기능한다. 또한, 래치 회로(14), 제1 인에이블 신호 발생 회로(15), 제2 인에이블 신호 발생 회로(16) 및 제2 게이트 회로(17)는 제1 및 제2 내부 클록 신호의 출력 제어 회로로서 기능한다.
제1 클록 신호 입력 버퍼(11)는 외부 장치로부터 제1 외부 클록 신호 CLK1을 수신하고, 위상이 제1 외부 클록 신호 CLK1과 실질적으로 동일한 제1 클록 신호 CLKSZ를 출력한다. 또한, 제1 클록 신호 입력 버퍼(11)는 파워다운 신호 입력 버퍼(13)로부터 전송된 메인-파워 다운 신호 CKEMZ 또는 제2 인에이블 신호 발생 회로(16)로부터 전송된 제2 인에이블 신호 ENZ2중의 어느 하나가 하이일 때 활성화된다. 제1 클록 신호 입력 버퍼(11)는 메인 파워다운 신호 CKEMZ와 제2 인에이블 신호 ENZ2가 모두 로우일 때 비활성화된다.
도 5는 차동 증폭 회로(11a)와 제어 회로(11b)를 포함하는 제1 클록 신호 입력 버퍼(11)를 도시한 회로도이다. 차동 증폭 회로(11a)는 전류 미러형 회로이고, n-채널 MOS(NM0S) 트랜지스터 Q1, Q2를 갖는 차동 증폭부, NMOS 트랜지스터 Q3를 갖는 정전류부 및 p-채널 MOS(PMOS) 트랜지스터 Q4, Q5를 갖는 전류 미러부가 제공된다.
NMOS 트랜지스터 Q1, Q2의 소스는 NMOS 트랜지스터 Q3를 통해 접지된다. NMOS 트랜지스터 Q1의 드레인은 PMOS 트랜지스터 Q4를 통해 고전위 전원에 접속된다. NMOS 트랜지스터 Q2의 드레인은 PMOS 트랜지스터 Q5를 통해 고전위 전원에 접속된다. 트랜지스터 Q4, Q5의 게이트는 함께 접속되어 NMOS 트랜지스터 Q2의 드레인에 접속된다. NMOS 트랜지스터 Q1의 드레인은 인버터 회로(21)에 접속된다. NMOS 트랜지스터 Q1의 게이트는 제1 외부 클록 신호 CLK1에 제공된다. NMOS 트랜지스터 Q2의 게이트는 기준 전압 Vref에 제공된다. NMOS 트랜지스터 Q3의 게이트에는 제어 회로(11b)에 의해 발생되는 제어 신호 CON가 제공된다.
제어 회로(11b)는 PMOS 트랜지스터 및 NMOS 트랜지스터를 갖는 전송 게이트(22), PMOS 트랜지스터 Q6 및 인버터 회로(23)를 포함한다. 전송 게이트(22)의 PMOS 트랜지스터 게이트에는 메인 파워다운 신호 CKEMZ가 제공되고, 전송 게이트(22)의 NMOS 트랜지스터 게이트에는 인버터 회로(23)를 통해 메인 파워다운 신호 CKEMZ가 제공된다. 메인 파워다운 신호 CKEMZ가 로우이면, 전송 게이트(22)는 온되고, 제어 신호 CON로서 제2 인에이블 신호 ENZ2를 NMOS 트랜지스터 Q3의 게이트에 제공한다. 메인 파워다운 신호 CKEMZ가 하이이면, 전송 게이트(22)는 오프된다.
PMOS 트랜지스터 Q6의 소스는 고전위 전원에 접속되고, PMOS 트랜지스터 Q6의 드레인은 NMOS 트랜지스터 Q3의 게이트에 접속된다. PMOS 트랜지스터 Q6의 게이트에는 인버터 회로(23)를 통해 메인 파워다운 신호 CKEMZ가 제공된다. 그러므로, 메인 파워다운 신호 CKEMZ가 하이이면, PMOS 트랜지스터 Q6는 온되고, NMOS 트랜지스터 Q3의 게이트에는 하이 제어 신호 CON가 전송된다. 즉, 메인 파워다운 신호 CKEMZ 또는 제2 인에이블 신호 ENZ2중 어느 하나가 하이이면, 제어 회로(11b)는 NMOS 트랜지스터 Q3의 게이트에 하이 제어 신호 CON를 전송한다. 이는 NMOS 트랜지스터를 온이 되게 하고, 차동 증폭 회로(11a)를 활성화시킨다.
메인 파워다운 신호 CKEMZ와 제2 인에이블 신호 ENZ2가 모두 로우이면, 제어 회로(11b)는 NMOS 트랜지스터 Q3의 게이트에 로우 제어 신호 CON을 제공한다. 이는 NMOS 트랜지스터 Q3를 오프되게 하고, 차동 증폭 회로(11a)를 비활성화시킨다.
따라서, 차동 증폭 회로(11a)가 활성화될 때, 차동 증폭 회로(11a)는 제1 외부 클록 신호 CLK1에 따라 내부 클록 신호 CLKSZ(제1 내부 클록 신호 CLKM1)를 출력한다. 즉, 차동 증폭 회로(11a)가 비활성화될 때, 차동 증폭 회로(11a)는 제1 외부 클록 신호 CLK1가 입력되더라도, 내부 클록 신호 CLKSZ(제1 내부 클록 신호 CLKM1)의 출력을 중지시키거나 금지시킨다.
도 4에 도시된 바와 같이, 제2 클록 신호 입력 버퍼(12)는 외부 장치로부터의 제2 외부 클록 신호 CLK2를 수신하고, 위상이 실질적으로 제2 외부 클록 신호 CLK2와 동일한 제2 내부 클록 신호 CLKM2를 출력한다. 또한, 제2 클록 신호 입력 버퍼(12)는 제2 인에이블 신호 ENZ2를 수신한다. 입력 버퍼(12)는 제2 인에이블 신호 ENZ2가 하이일 때 활성화되고, 제2 인에이블 신호 ENZ2가 로우일 때 비활성화된다.
도 6은 제2 클록 신호 입력 버퍼(12)를 도시한 회로도이다. 전류 미러형 차동 증폭 회로인 제2 클록 신호 입력 버퍼(12)는 NMOS 트랜지스터 Q7, Q8를 갖는 차동 증폭부, NMOS 트랜지스터 Q9을 갖는 정전류부 및 PMOS 트랜지스터 Q10, Q11을 갖는 전류 미러부를 포함한다.
NMOS 트랜지스터 Q7, Q8의 소스는 NMOS 트랜지스터 Q9을 통해 접지된다. NMOS 트랜지스터 Q7의 드레인은 PMOS 트랜지스터 Q10을 통해 고전위 전원에 접속된다. NMOS 트랜지스터 Q8의 드레인은 PMOS 트랜지스터 Q11를 통해 고전위 전원에 접속된다. PMOS 트랜지스터 Q10, Q11의 게이트는 함께 접속되어 NMOS 트랜지스터 Q8의 드레인에 접속된다. NMOS 트랜지스터 Q7의 드레인은 인버터 회로(24)의 입력에 접속된다. NMOS 트랜지스터 Q7의 게이트에는 제2 외부 클록 신호 CLK2가 제공된다. NMOS 트랜지스터 Q8의 게이트에는 기준 전압 Vref이 제공된다. NMOS 트랜지스터 Q9의 게이트에는 제2 인에이블 신호 ENZ2가 제공된다.
제2 인에이블 신호 ENZ2가 하이이면, NMOS 트랜지스터 Q9은 온되고, 제2 클록 신호 입력 버퍼(12)를 활성화시킨다. 제2 인에이블 신호 ENZ2가 로우이면, NMOS 트랜지스터 Q9은 오프되고, 제2 클록 신호 입력 버퍼(12)를 비활성화시킨다. 제2 클록 신호 입력 버퍼(12)가 활성화될 때, 제2 클록 신호 입력 버퍼는 제2 외부 클록 신호 CLK2에 따라 제2 내부 클록 신호 CLKM2를 출력한다. 즉, 제2 클록 신호 입력 버퍼(12)가 비활성화될 때, 제2 외부 클록 신호 CLK2가 입력되더라도, 제2 내부 클록 신호 CLKM2의 출력을 중지시키거나 금지시킨다.
도 4에 도시된 바와 같이, 외부 제어 신호 입력 회로로서 기능하는 파워다운 신호 입력 버퍼(13)는 외부 파워다운 신호 CKE를 수신하고, 위상이 외부 파워다운 신호 CKE와 실질적으로 동일한 메인 파워다운 신호 CKEMZ를 출력한다. 버퍼(13)는 외부 파워다운 신호 CKE가 하이이면, 하이 메인 파워다운 신호 CKEMZ를 출력하고, 외부 파워다운 신호 CKE가 로우이면, 로우 메인 파워 다운 신호 CKEMZ를 출력한다.
제1 클록 신호 입력 버퍼(11)는 하이 메인 파워다운 신호 CKEMZ에 의해 활성화되고, 메인 파워다운 신호 CKEMZ와 제2 인에이블 신호 ENZ2가 모두 로우일 때, 비활성화된다.
내부 클록 신호 출력 회로로서 기능하는 래치 회로(14)는 제1 클록 신호 입력 버퍼(11)로부터 전송되는 메인 파워다운 신호 CKEMZ와 내부 클록 신호 CLKSZ를 수신한다. 내부 클록 신호 CLKSZ가 하이일 때, 래치 회로(14)는 메인 파워다운 신호 CKEMZ(하이 레벨이나 로우 레벨에서)를 래치한다. 래치된 메인 파워다운 신호 CKEMZ는 내부 파워다운 신호 CKECZ로서 래치 회로(14)로부터 출력된다.
도 7은 판별 회로(14a)와 래치 회로(14b)를 포함하는 래치 회로(14)를 도시한 회로도이다. 래치 회로(14)는 메인 파워다운 신호 CLKMZ가 하이일 때 내부 클록 신호 CLKSZ가 하이가 되면, 하이 내부 파워다운 신호 CKECZ를 출력한다. 또한, 래치 회로(14)는 메인 파워다운 신호 CKEMZ가 로우일 때, 내부 클록 신호 CLKSZ가 하이가 되면, 로우 내부 파워다운 신호 CKECZ를 출력한다.
판별 회로(14a)는 NMOS 트랜지스터 Q12, Q13을 갖는 증폭부, NMOS 트랜지스터 Q14를 갖는 정전류부, PMOS 트랜지스터 Q21 및 NMOS 트랜지스터 Q22를 갖는 제1 출력 회로(26) 및 PMOS 트랜지스터 Q23과 NMOS 트랜지스터 Q24를 갖는 제2 출력 회로(27)를 포함한다.
NMOS 트랜지스터 Q12, Q13의 소스는 NMOS 트랜지스터 Q14를 통해 접지된다. NMOS 트랜지스터 Q12의 드레인은 NMOS 트랜지스터 Q15 및 PMOS 트랜지스터 Q16을 통해 고전위 전원에 접속된다. 트랜지스터 Q15, Q16의 게이트는 서로 접속된다. NMOS 트랜지스터 Q13의 드레인은 NMOS 트랜지스터 Q17과 PMOS 트랜지스터 Q18을 통해 고전위 전원에 접속된다. 트랜지스터 Q17, Q18의 게이트는 서로 접속된다. PMOS 트랜지스터 Q16, Q18은 각각 PMOS 트랜지스터 Q19, Q20에 병렬로 접속된다.
NMOS 트랜지스터 Q14와 PMOS 트랜지스터 Q19, Q20의 게이트에는 내부 클록 신호 CLKSZ가 제공된다. NMOS 트랜지스터 Q12의 게이트에는 메인 파워다운 신호 CKEMZ가 제공된다. NMOS 트랜지스터 Q13의 게이트에는 인버터 회로(25)를 통해 메인 파워다운 신호 CKEMZ가 제공된다.
NMOS 트랜지스터 Q15의 드레인은 제1 출력 회로(26)내의 PMOS 트랜지스터 Q21의 게이트에 접속되고, 인버터 회로(28)를 통해 제2 출력 회로(27)내의 NMOS 트랜지스터의 게이트에 접속된다. NMOS 트랜지스터 Q15의 드레인은 또한 NMOS 트랜지스터 Q17 및 PMOS 트랜지스터 Q18의 게이트에 접속된다.
NMOS 트랜지스터 Q17의 드레인은 제2 출력 회로(27)내의 PMOS 트랜지스터 Q23의 게이트와, 인버터 회로(29)를 통해 제1 출력 회로(26)내의 NMOS 트랜지스터 Q22의 게이트에 접속된다. NMOS 트랜지스터 Q17의 드레인은 NMOS 트랜지스터 Q15와 PMOS 트랜지스터 Q16의 게이트에 또한 접속된다.
NMOS 트랜지스터 Q12, Q13은 NMOS 트랜지스터 Q25, Q26에 각각 직렬로 접속된다. NMOS 트랜지스터 Q25의 게이트에는 인버터 회로(28)의 출력 신호가 제공되고, NMOS 트랜지스터 Q26의 게이트에는 인버터 회로(29)의 출력 신호가 제공된다.
판별 회로(14a)에서, NMOS 트랜지스터 Q14는 내부 클록 신호 CLKSZ가 하이일 때 온된다. 메인 파워다운 신호 CKEMZ(외부 파워다운 신호 CKE)가 하이일 때, NMOS 트랜지스터 Q12가 온되고, NMOS 트랜지스터 Q13은 오프된다. 이 상태에서, NMOS 트랜지스터 Q15의 드레인의 전위는 낮아지고 NMOS 트랜지스터 Q17의 드레인의 전위는 높아진다. 그러므로, PMOS 트랜지스터 Q21은 온되고, NMOS 트랜지스터 Q22는 오프되며, 제1 출력 회로(26)는 하이 신호를 출력한다. 또한, PMOS 트랜지스터 Q23은 오프되고, NMOS 트랜지스터 Q24는 온되며, 제2 출력 회로(27)는 로우 신호를 출력한다. 이 상태에서, 인버터 회로(28)로부터의 하이 출력 신호는 NMOS 트랜지스터 Q25를 온되게 하고, 인버터 회로(29)로부터의 로우 출력 신호는 NMOS 트랜지스터 Q26을 오프되게 한다. 또한, PMOS 트랜지스터 Q16은 오프되고, NMOS 트랜지 스터 Q15는 온되며, PMOS 트랜지스터 Q18은 온되고, NMOS 트랜지스터 Q17은 오프된다.
내부 클록 신호 CLKSZ가 이 상태에서 로우가 되면, NMOS 트랜지스터 Q14는 오프되고, PMOS 트랜지스터 Q19, Q20은 온되며, NMOS 트랜지스터 Q15, Q17의 드레인은 하이 레벨로 설정된다. 결과적으로, 트랜지스터 Q21-Q24는 오프되고, 제1 및 제2 출력 회로(26, 27)는 하이 임피던스 상태로 설정된다.
그 후에, 내부 클록 신호 CLKSZ가 하이가 되면, NMOS 트랜지스터 Q15의 드레인은 로우가 되고, NMOS 트랜지스터 Q17의 드레인은 하이가 된다. 그러므로, 제1 출력 회로(26)는 하이 신호를 출력하고, 제2 출력 회로(27)는 로우 신호를 출력한다. 즉, 메인 파워다운 신호 CKEMZ(외부 파워다운 신호 CKE)가 하이이면, 제1 출력 회로(26)는 하이 신호를 출력하고, 제2 출력 회로(27)는 내부 클록 신호 CLKSZ가 하이가 될 때마다 로우 신호를 출력한다. 또한, 제1 및 제2 출력 회로(26, 27)는 내부 클록 신호 CLKSZ가 로우가 될 때마다 하이 임피던스 상태에서 설정된다.
메인 파워다운 신호 CKEMZ(외부 파워다운 신호 CKE)가 로우일 때, NMOS 트랜지스터 Q17의 드레인은 로우가 되고, NMOS 트랜지스터 Q15의 드레인은 내부 클록 신호 CLKSZ가 하이가 될 때마다 하이가 된다. 그러므로, 제1 출력 회로(26)는 로우 신호를 출력하고, 제2 출력 회로(27)는 하이 신호를 출력한다.
이 상태에서, 내부 클록 신호 CLKSZ가 로우가 되면, NMOS 트랜지스터 Q15와 NMOS 트랜지스터 Q17의 드레인은 하이 레벨로 모두 설정되고, 트랜지스터 Q21-Q24는 오프되고, 제1 및 제2 출력 회로(26, 27)는 하이 임피던스 상태로 설정된다.
래치 회로(14b)는 인버터 회로(31, 32)에 의해 형성된 래치 회로(33)와, 2개의 인버터 회로(34, 35)를 포함한다. 래치 회로(33)의 출력 단자는 제1 출력 회로(26)의 출력 단자에 접속된다. 래치 회로(33)의 입력 단자는 제2 출력 회로(27)의 출력 단자에 접속된다. 따라서, 래치 회로(33)는 내부 클록 신호 CLKSZ가 하이가 될때마다 제1 및 제2 출력 회로(26, 27)로부터 출력된 신호를 래치한다. 즉, 메인 파워다운 신호 CKEMZ(외부 파워다운 신호 CKE)가 하이이면, 래치 회로(33)는 하이 신호를 래치한다. 메인 파워다운 신호 CKEMZ(외부 파워다운 신호 CKE)가 로우이면, 래치 회로(33)는 로우 신호를 래치한다. 래치 회로(33)나 메인 파워다운 신호 CKEMZ(외부 파워다운 신호 CKE)의 래치 신호는 인버터 회로(34, 35)를 통해 출력되어, 내부 파워다운 신호 CKECZ로서 직렬로 접속된다.
도 4에 도시된 바와 같이, 제1 인에이블 신호 발생 회로(15)는 래치 회로(14)로부터 내부 파워다운 신호 CKECZ와, 제1 클록 신호 입력 버퍼(11)로부터 내부 클럭 신호 CLKSZ를 수신하여, 내부 클록 신호 CLKSZ의 상승에 응답하여 내부 파워 다운 신호 CKECZ(하이 또는 로우)를 유지하고, 유지된 내부 파워다운 신호 CKECZ를 제1 인에이블 신호 ENZ1으로서 제2 인에이블 신호 발생 회로(16)에 제공한다.
도 8은 제어 회로(15a)와 래치 회로(15b)를 포함하는 제1 인에이블 신호 발생 회로(15)를 도시한 회로도이다. 제어 회로(15a)는 PMOS 트랜지스터와 NMOS 트랜지스터를 갖는 전송 게이트(36)와 2개의 인버터 회로(37, 38)에 제공된다.
전송 게이트(36)의 PMOS 트랜지스터 게이트는 내부 클록 신호 CLKSZ를 수신 한다. 전송 게이트(36)의 NMOS 트랜지스터 게이트는 인버터 회로(37)를 통해 내부 클록 신호 CLKSZ를 수신한다. 내부 클록 신호 CLKSZ가 로우일 때, 전송 게이트(36)는 온되고, 내부 파워다운 신호 CKECZ는 인버터 회로(38)와 전송 게이트(36)를 통해 래치 회로(15b)로 전송된다. 내부 클록 신호 CLKSZ가 하이일 때, 전송 게이트(36)는 오프되고, 내부 파워다운 신호 CKECZ는 래치 회로(15b)로 제공되지 않는다.
래치 회로(15b)는 인버터 회로(39, 40)를 포함한다. 래치 회로(15b)의 입력 단자는 전송 게이트(36)의 출력 단자에 접속된다. 래치 회로(15b)는 내부 클록 신호 CLKSZ가 하이가 될 때마다 내부 파워다운 신호 CKECZ를 래치하고, 래치된 내부 파워다운 신호 CKECZ를 제1 인에이블 신호 ENZ1로서 출력한다. 즉, 내부 파워다운 신호 CKECZ(외부 파워다운 신호 CKE)가 하이일 때, 래치 회로(15b)는 하이 제1 인에이블 신호 ENZ1을 출력한다. 내부 파워다운 신호 CKECZ(외부 파워다운 신호 CKE)가 로우이면, 래치 회로(15b)는 로우 제1 인에이블 신호 ENZ1을 출력한다.
도 4에 도시된 바와 같이, 제2 인에이블 신호 발생 회로(16)는 제1 인에이블 신호 발생 회로(15)로부터 제1 인에이블 신호 ENZ1와, 제1 클록 신호 입력 버퍼(11)로부터 내부 클록 신호 CLKSZ를 수신하며, 내부 클록 신호 CLKSZ의 상승에 응답하여 제1 인에이블 신호 ENZ1을 유지하고, 제1 인에이블 신호 ENZ1을 제2 인에이블 신호 ENZ2로서 출력한다.
도 9는 제어 회로(16a)와 래치 회로(16b)를 포함하는 제2 인에이블 신호 발생 회로(16)를 도시한 회로도이다. 제어 회로(16a)에는 PMOS 트랜지스터와 NMOS 트랜지스터를 갖는 전송 게이트(42)와 2개의 인버터 회로(43, 44)가 제공된다.
전송 게이트(42)의 NMOS 트랜지스터는 내부 클록 신호 CLKSZ를 수신한다. 전송 게이트(42)의 PMOS 트랜지스터 게이트는 인버터 회로(43)를 통해 내부 클록 신호 CLKSZ를 수신한다. 내부 클록 신호 CLKSZ가 하이일 때, 전송 게이트(42)는 온되고, 제1 인에이블 신호 ENZ1은 인버터 회로(44)와 전송 게이트(42)를 통해 래치 회로(16b)로 전송된다. 내부 클록 신호 CLKSZ가 로우일 때, 전송 게이트(42)는 오프되고, 제1 인에이블 신호 ENZ1은 래치 회로(16b)로 제공되지 않는다.
래치 회로(16b)는 인버터 회로(45, 46)를 포함한다. 래치 회로(16b)의 입력 단자는 전송 게이트(42)의 출력 단자에 접속된다. 래치 회로(16b)는 내부 클록 신호 CLKSZ가 로우일 때마다 제1 인에이블 신호 ENZ1을 래치하고, 래치된 제1 인에이블 신호 ENZ1을 제2 인에이블 신호 ENZ2로서 출력한다. 즉, 제1 인에이블 신호 ENZ1(내부 파워다운 신호 CKECZ)이 하이일 때, 래치 회로(16b)는 하이 제2 인에이블 신호 ENZ2를 출력한다. 제1 인에이블 신호 ENZ1(내부 파워다운 신호 CKECZ)이 로우일 때, 래치 회로(16b)는 로우 제2 인에이블 신호 ENZ2를 출력한다.
도 4에 도시된 바와 같이, 바람직하게는 2개의 입력 AND 회로인 제1 게이트 회로(17)는 제1 클록 신호 입력 버퍼(11)로부터 내부 클록 신호 CLKSZ와, 제2 인에이블 신호 발생 회로(15)로부터 제1 인에이블 신호 ENZ1을 수신하며, 제2 인에이블 신호 ENZ1이 하이일 때, 내부 클록 신호 CLKSZ를 제1 내부 클록 신호 CLKM1로서 출력한다. 또한, 제1 게이트 회로(17)는 제2 인에이블 신호 ENZ1이 로우일 때, 내부 클록 신호 CLKSZ를 출력하지 않는다.
이제, 내부 클록 신호 발생 회로(10a)의 동작을 설명한다.
파워다운 신호 입력 버퍼(13)는 하이 외부 파워다운 신호 CKE를 수신하고, 하이 메인 파워다운 신호 CKEMZ를 출력한다. 제1 클록 신호 입력 버퍼(11)는 하이 메인 파워다운 신호 CKEMZ에 의해 활성화되고, 제1 외부 클록 신호 CLK1을 내부 클록 신호 CLKSZ로서 래치 회로(14)와, 제1 인에이블 신호 발생 회로(15)와, 제2 인에이블 신호 발생 회로(16) 및 제1 게이트 회로(17)로 제공한다.
래치 회로(14)는 하이 내부 파워다운 신호 CKECZ를 출력한다. 제1 인에이블 신호 발생 회로(15)는 하이 제1 인에이블 신호 ENZ1을 출력한다. 제2 인에이블 신호 발생 회로(16)는 하이 제2 인에이블 신호 ENZ2를 출력한다. 그러므로, 제1 게이트 회로(17)는 내부 클록 신호 CLKSZ를 제1 내부 클록 신호 CLKM1로서 출력한다. 제2 클록 신호 입력 버퍼(12)는 제2 인에이블 신호 ENZ2가 하이가 될때 활성화되고, 제2 외부 클록 신호 CLK2를 제2 내부 클록 신호 CLKM2로서 출력한다.
외부 파워다운 신호 CKE가 로우일 때, 파워다운 신호 입력 버퍼(13)는 로우 메인 파워다운 신호 CKEMZ를 출력한다. 메인 파워다운 신호 CKEMZ의 하강에도 불구하고, 하이 제2 인에이블 신호 ENZ2는 활성화된 상태에서 제1 클록 신호 입력 버퍼(11)를 유지한다. 그러므로, 제1 클록 신호 CLK1은 제1 클록 신호 입력 버퍼(11)에 의해 내부 클록 신호 CLKSZ로서 연속적으로 출력된다.
메인 파워다운 신호 CKEMZ가 로우가 된 후, 래치 회로(14)는 내부 클록 신호 CLKSZ의 상승에 응답하여 로우 메인 파워다운 신호 CKEMZ를 래치하고, 로우 내부 파워다운 신호 CKECZ를 제1 인에이블 신호 발생 회로(15)에 제공한다.
래치 회로(14)가 로우 메인 파워다운 신호 CKEMZ를 래치한 후에 내부 클록 신호 CLKSZ가 하강할 때, 제1 인에이블 신호 발생 회로(15)는 로우 내부 파워다운 신호 CKECZ를 래치하고, 제2 인에이블 신호 발생 회로(16)와 제1 게이트 회로(17)에 로우 제1 인에이블 신호 ENZ1을 제공한다.
제1 게이트 회로(17)는 로우 제1 인에이블 신호 ENZ1에 응답하여 제1 내부 클록 신호 CLKM1을 무효화한다. 즉, 도 10에 도시된 바와 같이, 내부 클록 신호 CLKSZ의 하강이 로우 메인 파워다운 신호 CKEMZ를 래치한 후, 제1 내부 클록 신호 CLKM1을 무효화한다.
제1 인에이블 신호 발생 회로(15)가 로우 내부 파워다운 신호 CKECZ를 래치한 후, 내부 클록 신호 CLKSZ가 상승할 때, 제2 인에이블 신호 발생 회로(16)는 로우 제1 인에이블 신호 ENZ1을 래치하고, 제1 및 제2 클록 신호 입력 버퍼(11, 12)에 로우 제2 인에이블 신호 ENZ2를 제공한다.
로우 제2 인에이블 신호 ENZ2는 제2 클록 신호 입력 버퍼(11)를 비활성화시키고, 내부 클록 신호 CLKSZ를 무효화시킨다. 또한, 로우 제2 인에이블 신호 ENZ2는 제2 클록 신호 입력 버퍼(12)를 비활성화시키고, 제2 내부 클록 신호 CLKM2를 무효화시킨다. 즉, 도 10에 도시된 바와 같이, 로우 메인 파워다운 신호 CKEMZ를 래칭한 후, 내부 클록 신호 CLKSZ의 하강에 이은 상승은 제2 내부 클록 신호 CLKM2를 무효화한다. 즉, 내부 클록 신호 CLKSZ(제1 내부 클록 신호 CLKM1)의 반주기가 제2 내부 클록 신호 CLKM1의 무효화에 이어서 경과한 때, 제2 내부 클록 신호 CLKM2는 무효화된다.
외부 파워다운 신호 CKE가 제1 및 제2 내부 클록 신호 CLKM1, CLKM2의 무효화에 이어서 다시 상승할 때, 파워다운 신호 입력 버퍼(13)는 하이 메인 파워다운 신호 CKEMZ를 출력한다. 하이 메인 파워다운 신호 CKEMZ는 제1 클록 신호 입력 버퍼(11)를 활성화시키고, 래치 회로(14), 제1 인에이블 신호 발생 회로(15), 제2 인에이블 신호 발생 회로(16) 및 제1 게이트 회로(17)에 내부 클록 신호 CLKSZ를 제공한다.
래치 회로(14)는 하이 내부 파워다운 신호 CKECZ를 출력한다. 제1 인에이블 신호 발생 회로(15)는 하이 제2 인에이블 신호 ENZ1을 출력하고, 제2 인에이블 신호 발생 회로(16)는 하이 제2 인에이블 신호 ENZ2를 출력한다.
메인 파워다운 신호 CKEMZ가 하이가 될 때, 래치 회로(14)는 내부 클록 신호 CLKSZ의 제1 상승에 응답하여 하이 메인 파워다운 신호 CKEMZ를 래치하고, 제1 인에이블 신호 발생 회로(15)에 하이 내부 파워다운 신호 CKECZ를 제공한다.
래치 회로(14)가 하이 메인 파워다운 신호 CKEMZ를 래치한 후 내부 클록 신호 CLKSZ가 하강할 때, 제1 인에이블 신호 발생 회로(15)는 하이 내부 파워다운 신호 CKECZ를 래치하고, 제2 인에이블 신호 발생 회로(16)와 제2 게이트 회로(17)에 하이 제1 인에이블 신호 ENZ1를 제공한다.
제1 게이트 회로(17)는 하이 제1 인에이블 신호 ENZ1에 응답하여 제1 내부 클록 신호 CLKM1을 출력한다. 즉, 로우 메인 파워다운 신호 CKEMZ의 래치후에, 내부 클록 신호 CLKSZ의 하강은 제1 내부 클록 신호 CLKM1을 유효화시킨다.
제1 인에이블 신호 발생 회로(15)가 하이 내부 파워다운 신호 CKECZ를 래치 한 후, 내부 클록 신호 CLKSZ가 상승할 때, 제2 인에이블 신호 발생 회로(16)는 하이 제1 인에이블 신호 ENZ1을 래치하고, 제1 및 제2 클록 신호 입력 버퍼(11, 12)에 하이 제2 인에이블 신호 ENZ2를 제공한다.
하이 제2 인에이블 신호 ENZ2는 제2 클록 신호 입력 버퍼(12)를 활성화시키고, 제2 내부 클록 신호 CLKM2가 출력되도록 한다. 즉, 하이 메인 파워다운 신호 CKEMZ를 래치한 후, 하강에 따른 내부 클록 신호 CLKSZ의 하강에 이은 상승은 제2 내부 클록 신호 CLKM2를 유효화시킨다. 즉, 내부 클록 신호 CLKSZ(제1 내부 클록 신호 CLKM1)의 주기의 절반이 제1 내부 클록 신호 CLKM1의 유효화에 이어서 경과할 때, 제2 내부 클록 신호 CLKM2는 유효화된다.
내부 클록 신호 발생 회로(10a)의 특성이 이제 설명된다.
(1) 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 하강할 때, 제1 내부 클록 신호 CLKM1은 제2 내부 클록 신호 CLKM2보다 반주기만큼 먼저 무효화된다. 또한, 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 상승할 때, 제1 내부 클록 신호 CLKM1은 제2 내부 클록 신호 CLKM2보다 반주기만큼 먼저 유효화된다. 따라서, 내부 클록 신호 발생 회로(10a)는 하이 레벨과 로우 레벨 사이에서 외부 파워다운 신호 CKE가 시프트되는 타이밍에 상관없이 일정한 관계로 제1 및 제2 클록 신호 CLKM1, CLKM2를 유효화시키고, 무효화시킨다.
(2) 제1 클록 신호 입력 버퍼(11)는 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 하강한 후, 즉시 그 주기동안 활성화된 채로 유지한다. 제1 클록 신호 입력 버퍼(11)에 의해 제공된 내부 클록 신호 CLKSZ는 래치 회로(14)를 로우 내부 파워다운 신호 CKECZ를 출력하도록 한다. 또한, 제1 인에이블 신호 발생 회로(15)는 내부 클록 신호 CLKSZ의 하강에 응답하여 로우 제1 인에이블 신호 ENZ1을 출력한다. 내부 클록 신호 CLKSZ의 하강으로부터 반주기가 경과한 후, 제2 인에이블 신호 발생 회로(16)는 내부 클록 신호 CLKSZ의 상승에 응답하여 제1 인에이블 신호 ENZ1을 래치하고, 로우 제2 인에이블 신호 ENZ2를 출력한다.
따라서, 제1 내부 클록 신호 CLKM1은 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 하강할 때, 제2 내부 클록 신호 CLKM2보다 항상 반주기만큼 먼저 무효화된다.
(3) 제1 클록 신호 입력 버퍼(11)는 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 상승한 후, 즉시 활성화된다. 제1 클록 신호 입력 버퍼(11)에 의해 제공된 내부 클록 신호 CLKSZ가 상승할 때, 래치 회로(14)는 하이 내부 파워다운 신호 CKECZ를 출력한다. 또한, 제1 인에이블 신호 발생 회로(15)는 내부 클록 신호 CLKSZ의 하강에 응답하여 하이 제1 인에이블 신호 ENZ1을 출력한다. 내부 클록 신호 CLKSZ의 하강으로부터 반주기가 경과한 후, 제2 인에이블 신호 발생 회로(16)는 내부 클록 신호 CLKSZ의 상승에 응답하여 제1 인에이블 신호 ENZ1을 래치하고, 하이 제2 인에이블 신호 ENZ2를 출력한다.
따라서, 제1 내부 클록 신호 CLKM1은 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 상승할 때, 제2 내부 클록 신호 CLKM2보다 항상 반주기만큼 먼저 유효화된다.
도 11은 제어 회로(160a)와 래치 회로(160b)를 포함하는 또 다른 제2 인에이 블 신호 발생 회로(160)를 도시한 회로도이다. 래치 회로(160b)에는 도 9에 도시된 인버터 회로(46) 대신에 NOR 회로(51)가 제공된다. 바람직하게는 2개의 입력 NOR 회로인 NOR 회로(51)는 전송 게이트(42)의 출력 단자에 접속된 제1 입력 단자와 제어 회로(160a)의 인버터 회로(44)의 출력 단자에 접속된 제2 입력 단자를 갖는다. 그러므로, 인버터 회로(44)(인버터된 제1 인에이블 신호 ENZ1)로부터의 신호는 전송 게이트(42)를 통해 전송되지 않고, NOR 회로(51)의 제2 입력 단자에 직접 전송된다.
제2 인에이블 신호 발생 회로(160)는 내부 클록 신호 CLKSZ의 하강에 응답하여 제1 인에이블 신호 발생 회로(15)로부터 전송된 제1 인에이블 신호 ENZ1을 즉시 래치하고, 제2 인에이블 신호 ENZ2를 출력한다. 그러므로, 도 10에 도시된 바와 같이, 제2 인에이블 신호 발생 회로(160)에 의해 출력된 제2 인에이블 신호 ENZ2의 시프팅은 점선으로 도시된 바와 같이 발생한다. 이는 점선으로 도시된 파형을 갖는 제2 클록 신호 입력 버퍼(12)에 의해 출력된 제2 클록 신호 CLKM2로 나타난다. 즉, 제1 내부 클록 신호 CLKM1은 항상 제2 내부 클록 신호 CLKM2보다 반주기만큼 먼저 상승한다. 이러한 경우에, 제1 내부 클록 신호 CLKM1은 로우일 때 무효화되고, 제2 내부 클록 신호 CLKM2는 하이일 때 무효화된다.
도 12는 본 발명의 제2 실시예에 따른 내부 클록 신호 발생 회로(10b)를 도시한 개략적인 블록도이다. 내부 클록 신호 발생 회로(10b)에서, 제2 인에이블 신호 발생 회로(16)는 위상이 제2 외부 클록 신호 CLK2와 실질적으로 동일한 제2 클록 신호 CLKSZ2가 하이일 때 제1 인에이블 신호 ENZ1을 래치하고, 제1 인에이블 신호 발생 회로(15)는 제1 내부 클록 신호 CLKM1이 하이일 때 내부 파워다운 신호 CKECZ를 래치한다. 이 경우에서, 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 하강할 때, 제1 내부 클록 신호 CLKM1은 항상 제2 내부 클록 신호 CLKM2보다 반주기만큼 먼저 무효화된다. 또한, 외부 파워다운 신호 CKE(메인 파워다운 신호 CKEMZ)가 상승할 때, 제1 내부 클록 신호 CLKM1은 제2 내부 클록 신호 CLKM2보다 항상 주기의 절반정도 빨리 무효화된다.
제2 실시예에서, 제2 클록 신호 입력 버퍼(12)는 파워다운 신호 입력 버퍼(13)로부터 전송된 메인 파워다운 신호 CKEMZ 또는 제2 인에이블 신호 발생 회로(16)로부터 전송된 제2 인에이블 신호 ENZ2중의 하나가 하이일 때 활성화된다. 제2 클록 신호 입력 버퍼(12)는 메인 파워다운 신호 CKEMZ와 제2 인에이블 신호 ENZ2가 모두 로우일 때 비활성화된다.
내부 클록 신호 발생 회로(10b)는 제2 클록 신호 CLKSZ2와 제2 인에이블 신호 ENZ2를 수신하고, 제2 내부 클록 신호 CLKM2를 발생하는 제2 게이트 회로(18)를 포함한다.
도 13은 본 발명의 제 3실시예에 따른 내부 클록 신호 발생 회로(10c)를 도시한 개략적인 블록도이다. 내부 클록 신호 발생 회로(10c)에서, 제2 인에이블 신호 발생 회로(16)는 제거되고, 제2 게이트 회로(52)가 제공된다. 제2 게이트 회로(52)는 제1 인에이블 신호 발생 회로(15)에 의해 제공된 제1 인에이블 신호 ENZ1 출력에 따라 제2 클록 신호 입력 버퍼(12)에 의해 제공된 제2 내부 클록 신호 CLKM2의 출력을 제어한다. 제2 게이트 회로(52)는 바람직하게는 2 입력 NAND 회로 이다. 즉, 제2 게이트 회로(52)는 인버터(60)를 통해 제2 클록 신호 입력 버퍼(12)로부터 전송된 제2 내부 클록 신호 CLKM2를 수신하는 제1 입력 단자와, 제1 인에이블 신호 발생 회로(15)로부터 전송된 제1 인에이블 신호 ENZ1을 수신하는 제2 입력 단자를 갖는다.
제1 인에이블 신호 발생 회로(15)로부터 전송된 제1 인에이블 신호 ENZ1은 제1 및 제2 클록 신호 입력 버퍼(11, 12)를 활성화시키거나 비활성화시키는데 사용된다.
도 14는 내부 클록 신호 발생 회로(10c)의 동작을 도시한 타이밍도이다. 제3 실시예에서, 제1 내부 클록 신호 CLKM1은 항상 제2 내부 클록 신호 CLKM2보다 반주기만큼 먼저 유효화되거나 무효화된다. 이러한 경우에, 제1 내부 클록 신호 CLKM1은 로우일 때 무효화되고, 제2 내부 클록 신호 CLKM2는 하이일 때 무효화된다. 제2 인에이블 신호 발생 회로(16)가 없기 때문에, 클록 신호 발생 회로(10c)는 도 4에서의 공간보다 더 작은 공간을 차지한다.
도 15는 본 발명의 제4 실시예에 따른 내부 클록 신호 발생 회로를 도시한 개략적인 블록도이다. 내부 클록 신호 발생 회로(10d)에서, 제2 인에이블 신호 발생 회로(16)는 래치 회로(14)로부터 내부 파워다운 신호 CKECZ를 수신하고, 제2 클록 신호 입력 버퍼(12)로부터 제2 내부 클록 신호 CLKM2를 수신한다. 또한, 제2 게이트 회로(53)는 제2 인에이블 신호 ENZ2에 따라 인버터(55)를 통해 제2 클록 신호 입력 버퍼(12)로부터 전송된 제2 내부 클록 신호 CLKM2와 같은 제2 클록 신호 CLKSZ2의 출력을 제어하기 위해 제공된다. 제3 게이트 회로(54)는 래치 회로(14) 로부터 내부 파워다운 신호 CKECZ와, 제2 인에이블 신호 발생 회로(16)로부터 전송된 제2 인에이블 신호 ENZ2를 수신하여, 제3 인에이블 신호 ENZ3를 발생시킨다. 제2 게이트 회로(53)는 바람직하게는 2 입력 AND 회로이다. 제3 게이트 회로(54)는 바람직하게는 2 입력 OR 회로이다. 제1 및 제2 클록 신호 입력 버퍼(11, 12)는 제3 게이트 (OR) 회로(54)로부터 제3 인에이블 신호 ENZ3를 수신한다.
도 16은 내부 클록 신호 발생 회로(10d)의 동작을 도시한 타이밍도이다. 제2 인에이블 신호 발생 회로(16)는 제2 클록 신호 입력 버퍼(12)로부터 전송된 내부 클록 신호의 상승에 응답하여 래치 회로(14)로부터 전송된 내부 파워다운 신호 CKECZ를 수신한다. 즉, 제2 인에이블 신호 발생 회로(16)는 제2 인에이블 신호 발생 회로(15)와 실질적으로 같은 타이밍에서 래치 회로(14)로부터 내부 파워다운 신호 CKECZ를 래치한다. 그러므로, 제3 인에이블 신호 ENZ3는 제1 또는 제2 인에이블 신호 ENZ1, ENZ2와 대체로 같은 타이밍에서, 제1 및 제2 클록 신호 입력 버퍼(11, 12)로 전송된다. 따라서, 제1 내부 클록 신호 CLKM1은 항상 제2 내부 클록 신호 CLKM2보다 반주기만큼 먼저 유효화되거나 무효화된다.
본 발명은 본 기술 분야의 당업자들에 의해 본 발명의 사상이나 범주를 벗어나지 않은 많은 다른 특정 형태로 구체화될 수 있음은 명백하다. 특히, 본 발명은 이하의 형태로 실현될 수 있음은 이해될 것이다.
본 발명은 복수개의 내부 클록부에 서로 다른 위상의 클록 신호를 제공하는 SDRAM을 포함하는 반도체 메모리 장치 또는 신호 프로세싱 장치와 같은 반도체 집적 회로에서 구현될 수 있다.
본 발명은 서로 다른 위상을 각각 갖는 3개 이상의 내부 클록 신호를 발생하는 발생 회로에서 구현될 수 있다.
제1 및 제2 내부 클록 신호 CLKM1, CLKM2사이의 위상차는 180°로 한정되지 않는다.
본 발명의 실시예는 예시적인 것으로서 본 발명은 이에 한정되지 않으며, 본 발명은 상술한 세부적인 설명에 의해 한정되는 것이 아니라, 첨부된 청구항의 범위내에서 변경될 수 있다.
이상 설명한 바와 같이 본 발명은 반도체 집적 회로에 관한 것으로서, 이 반도체 집적 회로는 복수개의 클록 신호 입력 회로를 포함한다. 각 클록 신호 입력 회로는 복수개의 외부 클록 신호를 각각 수신하고, 복수개의 내부 클록 신호를 각각 발생시킨다. 외부 제어 신호 입력 회로는 외부 제어 신호를 수신하고, 내부 제어 신호를 발생시킨다. 출력 제어 회로는 외부 제어 신호 입력 회로로부터 내부 제어 신호를 수신하고, 내부 제어 신호의 변화에 따라 내부 클록 신호의 출력을 제어한다.

Claims (11)

  1. 반도체 집적 회로에 있어서,
    복수개의 외부 클록 신호의 개별 외부 클록 신호를 각각 수신하고 복수개의 내부 클록 신호의 개별 내부 클록 신호를 각각 발생시키는 복수개의 클록 신호 입력 회로(11, 12)와;
    외부 제어 신호를 수신하고 내부 제어 신호를 발생시키는 외부 제어 신호 입력 회로(13)와;
    상기 복수개의 클록 신호 입력 회로 및 상기 외부 제어 신호 입력 회로에 결합되어, 상기 외부 제어 신호 입력 회로로부터의 내부 제어 신호를 수신하고, 상기 내부 제어 신호의 변화에 따라 선택적으로 상기 복수개의 클록 신호 입력 회로의 활성화 및 비활성화를 행함으로써 미리 결정된 타이밍으로 상기 내부 클록 신호의 유효화 및 무효화를 행하는 출력 제어 회로(14, 15, 16, 17)를 구비하는 반도체 집적 회로.
  2. 반도체 집적 회로에 있어서,
    복수개의 외부 클록 신호의 개별 외부 클록 신호를 각각 수신하고 복수개의 내부 클록 신호의 개별 내부 클록 신호를 각각 발생시키며 제1 클록 신호 입력 회로와 제2 클록 신호 입력 회로를 포함하는 복수개의 클록 신호 입력 회로(11, 12)와;
    외부 제어 신호를 수신하고 내부 제어 신호를 발생시키는 외부 제어 신호 입력 회로(13)와;
    상기 내부 제어 신호를 수신하고 상기 내부 제어 신호의 출력을 제어하는 출력 제어 회로(14, 15, 16, 17)를 구비하고;
    상기 출력 제어 회로는,
    상기 외부 제어 신호 입력 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 클록 신호 입력 회로에 의해 발생된 제1 내부 클록 신호에 응답하여 상기 내부 제어 신호를 래치하는 래치 회로(14)와;
    상기 래치 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 제어 신호를 유지하며, 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로(15)와;
    상기 제1 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 게이트 회로(17)와;
    상기 제1 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 회로에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 제1 인에이블 신호를 유지하며, 선택적으로 상기 제2 클록 신호 입력 회로의 활성화 및 비활성화를 행하기 위해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로(16)를 포함하는 반도체 집적 회로.
  3. 반도체 집적 회로에 있어서,
    서로 다른 위상을 각각 갖는 제1 및 제2 외부 클록 신호를 수신하고 서로 다른 위상을 각각 갖는 제1 및 제2 내부 클록 신호를 발생시키는 제1 클록 신호 입력 버퍼(11) 및 제2 클록 신호 입력 버퍼(12)와;
    외부 파워다운 신호를 수신하고 내부 파워다운 신호를 발생시키는 파워다운 신호 입력 버퍼(13)와;
    상기 제1 및 제2 클록 신호 입력 버퍼와 상기 파워다운 신호 입력 버퍼에 결합되어, 상기 파워다운 신호 입력 버퍼로부터의 내부 파워다운 신호를 수신하고, 상기 내부 파워다운 신호의 변화에 따라 선택적으로 상기 제1 및 제2 클록 신호 입력 버퍼의 활성화 및 비활성화를 행함으로써 미리 결정된 타이밍으로 상기 제1 및 제2 내부 클록 신호의 유효화 및 무효화를 행하는 출력 제어 회로(14, 15, 16, 17)를 구비하는 반도체 집적 회로.
  4. 반도체 집적 회로에 있어서,
    서로 다른 위상을 각각 갖는 제1 및 제2 외부 클록 신호를 수신하고 서로 다른 위상을 각각 갖는 제1 및 제2 내부 클록 신호를 발생시키는 제1 클록 신호 입력 버퍼(11) 및 제2 클록 신호 입력 버퍼(12)와;
    외부 파워다운 신호를 수신하고 내부 파워다운 신호를 발생시키는 파워다운 신호 입력 버퍼(13)와;
    상기 파워다운 신호 입력 버퍼로부터의 내부 파워다운 신호를 수신하고, 상기 내부 파워다운 신호의 변화에 따라 상기 제1 및 제2 내부 클록 신호의 출력을 제어하는 출력 제어 회로(14, 15)를 구비하고,
    상기 출력 제어 회로는,
    상기 파워다운 신호 입력 버퍼와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 내부 파워다운 신호를 래치하는 래치 회로(14)와;
    상기 래치 회로와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 파워다운 신호를 유지하며, 선택적으로 상기 제1 및 제2 클록 신호 입력 버퍼의 활성화 및 비활성화를 행하기 위해서 인에이블 신호를 발생시키는 인에이블 신호 발생 회로(15)를 포함하는 반도체 집적 회로.
  5. 반도체 집적 회로에 있어서,
    적어도 제1 클록 신호 입력 회로(11)와 제2 클록 신호 입력 회로(12)를 포함하고, 복수개의 외부 클록 신호의 개별 외부 클록 신호를 수신하며, 그들로부터 복수개의 내부 클록 신호의 개별 내부 클록 신호를 발생시키는 복수개의 클록 신호 입력 회로와;
    외부 제어 신호를 수신하고, 상기 복수개의 클록 신호 입력 회로를 활성화시키기 위해 사용되는 내부 제어 신호를 발생시키는 외부 제어 신호 입력 회로(13)와;
    상기 외부 제어 신호 입력 회로와 상기 제1 클록 신호 입력 회로에 접속되어, 상기 제1 클록 신호 입력 회로에 의해 발생된 제1 내부 클록 신호에 응답하여 상기 내부 제어 신호를 래치하는 래치 회로(14)와;
    상기 래치 회로와 상기 제1 클록 신호 입력 회로에 접속되어, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 제어 신호를 유지하고 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로(15)와;
    상기 제1 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 회로에 접속되어, 상기 제1 인에이블 신호와 상기 제1 클록 신호를 수신하고 상기 제1 인에이블 신호에 따라 상기 제1 클록 신호의 출력을 제어하는 게이트 회로(17)와;
    상기 제1 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 회로에 접속되어, 상기 제1 인에이블 신호와 상기 제1 내부 클록 신호를 수신하고 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로(16)를 구비하고,
    상기 제2 인에이블 신호는 상기 제1 및 제2 내부 클록 신호의 출력을 제어하기 위해 상기 제1 및 제2 클록 신호 입력 회로에 제공되는 반도체 집적 회로.
  6. 반도체 집적 회로에 있어서,
    복수개의 외부 클록 신호의 개별 외부 클록 신호를 각각 수신하고 복수개의 내부 클록 신호의 개별 내부 클록 신호를 각각 발생시키며 제1 클록 신호 입력 회로와 제2 클록 신호 입력 회로를 포함하는 복수개의 클록 신호 입력 회로와;
    외부 제어 신호를 수신하고 내부 제어 신호를 발생시키는 외부 제어 신호 입력 회로와;
    상기 내부 제어 신호를 수신하고 상기 내부 제어 신호의 출력을 제어하는 출력 제어 회로를 구비하고;
    상기 출력 제어 회로는,
    상기 외부 제어 신호 입력 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 클록 신호 입력 회로에 의해 발생된 제1 내부 클록 신호에 응답하여 상기 내부 제어 신호를 래치하는 래치 회로와;
    상기 제1 클록 신호 입력 회로에 접속되고, 제1 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 게이트 회로와;
    상기 래치 회로와 상기 게이트 회로에 접속되고, 상기 출력 제어된 제1 내부 클록 신호에 응답하여 상기 래치된 내부 제어 신호를 유지하며, 상기 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로와;
    상기 제1 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 회로에 접속되고, 상기 제2 내부 클록 신호에 응답하여 상기 제1 인에이블 신호를 유지하며, 선택적으로 상기 제2 클록 신호 입력 회로의 활성화 및 비활성화를 행하기 위해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로를 포함하는 반도체 집적 회로.
  7. 반도체 집적 회로에 있어서,
    복수개의 외부 클록 신호의 개별 외부 클록 신호를 각각 수신하고 복수개의 내부 클록 신호의 개별 내부 클록 신호를 각각 발생시키며 제1 클록 신호 입력 회로와 제2 클록 신호 입력 회로를 포함하는 복수개의 클록 신호 입력 회로와;
    외부 제어 신호를 수신하고 내부 제어 신호를 발생시키는 외부 제어 신호 입력 회로와;
    상기 내부 제어 신호를 수신하고 상기 내부 제어 신호의 출력을 제어하는 출력 제어 회로를 구비하고;
    상기 출력 제어 회로는,
    상기 외부 제어 신호 입력 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 클록 신호 입력 회로에 의해 발생된 제1 내부 클록 신호에 응답하여 상기 내부 제어 신호를 래치하는 래치 회로와;
    상기 래치 회로, 상기 제1 클록 신호 입력 회로 및 상기 제2 클록 신호 입력 회로에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 제어 신호를 유지하며, 선택적으로 상기 제1 및 제2 클록 신호 입력 회로의 활성화 및 비활성화를 행하기 위해서 인에이블 신호를 발생시키는 인에이블 신호 발생 회로와;
    상기 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 제1 게이트 회로와;
    상기 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 회로에 접속되고, 상기 인에이블 신호에 따라 상기 제2 내부 클록 신호의 출력을 제어하는 제2 게이트 회로를 구비하는 반도체 집적 회로.
  8. 반도체 집적 회로에 있어서,
    복수개의 외부 클록 신호의 개별 외부 클록 신호를 각각 수신하고 복수개의 내부 클록 신호의 개별 내부 클록 신호를 각각 발생시키며 제1 클록 신호 입력 회로와 제2 클록 신호 입력 회로를 포함하는 복수개의 클록 신호 입력 회로와;
    외부 제어 신호를 수신하고 내부 제어 신호를 발생시키는 외부 제어 신호 입력 회로와;
    상기 내부 제어 신호를 수신하고 상기 내부 제어 신호의 출력을 제어하는 출력 제어 회로를 구비하고;
    상기 출력 제어 회로는,
    상기 외부 제어 신호 입력 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 클록 신호 입력 회로에 의해 발생된 제1 내부 클록 신호에 응답하여 상기 내부 제어 신호를 래치하는 래치 회로와;
    상기 래치 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 제어 신호를 유지하며, 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로와;
    상기 래치 회로와 상기 제2 클록 신호 입력 회로에 접속되고, 상기 제2 내부 클록 신호에 응답하여 상기 래치된 내부 제어 신호를 유지하며, 선택적으로 상기 제1 및 제2 클록 신호 입력 회로의 활성화 및 비활성화를 행하기 위해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로와;
    상기 제1 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 회로에 접속되고, 상기 제1 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 제1 게이트 회로와;
    상기 제2 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 회로에 접속되고, 상기 제2 인에이블 신호에 따라 상기 제2 내부 클록 신호의 출력을 제어하는 제2 게이트 회로를 구비하는 반도체 집적 회로.
  9. 반도체 집적 회로에 있어서,
    서로 다른 위상을 각각 갖는 제1 및 제2 외부 클록 신호를 수신하고 서로 다른 위상을 각각 갖는 제1 및 제2 내부 클록 신호를 발생시키는 제1 클록 신호 입력 버퍼 및 제2 클록 신호 입력 버퍼와;
    외부 파워다운 신호를 수신하고 내부 파워다운 신호를 발생시키는 파워다운 신호 입력 버퍼와;
    상기 파워다운 신호 입력 버퍼로부터의 내부 파워다운 신호를 수신하는 출력 제어 회로를 구비하고,
    상기 출력 제어 회로는,
    상기 파워다운 신호 입력 버퍼와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 내부 파워다운 신호를 래치하는 래치 회로와;
    상기 래치 회로와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 파워다운 신호를 유지하며, 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로와;
    상기 제1 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 게이트 회로와;
    상기 제1 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 제1 인에이블 신호를 유지하며, 선택적으로 상기 제2 클록 신호 입력 버퍼의 활성화 및 비활성화를 행하기 위해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로를 포함하는 반도체 집적 회로.
  10. 반도체 집적 회로에 있어서,
    서로 다른 위상을 각각 갖는 제1 및 제2 외부 클록 신호를 수신하고 서로 다른 위상을 각각 갖는 제1 및 제2 내부 클록 신호를 발생시키는 제1 클록 신호 입력 버퍼 및 제2 클록 신호 입력 버퍼와;
    외부 파워다운 신호를 수신하고 내부 파워다운 신호를 발생시키는 파워다운 신호 입력 버퍼와;
    상기 파워다운 신호 입력 버퍼로부터의 내부 파워다운 신호를 수신하는 출력 제어 회로를 구비하고,
    상기 출력 제어 회로는,
    상기 파워다운 신호 입력 버퍼와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 내부 파워다운 신호를 래치하는 래치 회로와;
    상기 제1 클록 신호 입력 버퍼에 접속되고, 제1 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 게이트 회로와;
    상기 게이트 회로와 상기 래치 회로에 접속되고, 상기 출력 제어된 제1 내부 클록 신호에 응답하여 상기 래치된 내부 파워다운 신호를 유지하며, 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로와;
    상기 제1 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 버퍼에 접속되고, 상기 제2 내부 클록 신호에 응답하여 상기 제1 인에이블 신호를 유지하며, 선택적으로 상기 제2 클록 신호 입력 버퍼의 활성화 및 비활성화를 행하기 위해서 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로를 포함하는 반도체 집적 회로.
  11. 반도체 집적 회로에 있어서,
    서로 다른 위상을 각각 갖는 제1 및 제2 외부 클록 신호를 수신하고 서로 다른 위상을 각각 갖는 제1 및 제2 내부 클록 신호를 발생시키는 제1 클록 신호 입력 버퍼 및 제2 클록 신호 입력 버퍼와;
    외부 파워다운 신호를 수신하고 내부 파워다운 신호를 발생시키는 파워다운 신호 입력 버퍼와;
    상기 파워다운 신호 입력 버퍼로부터의 내부 파워다운 신호를 수신하는 출력 제어 회로를 구비하고,
    상기 출력 제어 회로는,
    상기 파워다운 신호 입력 버퍼와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 내부 파워다운 신호를 래치하는 래치 회로와;
    상기 제1 클록 신호 입력 버퍼와 상기 래치 회로에 접속되고, 상기 제1 내부 클록 신호에 응답하여 상기 래치된 내부 파워다운 신호를 유지하며, 제1 인에이블 신호를 발생시키는 제1 인에이블 신호 발생 회로와;
    상기 래치 회로와 상기 제2 클록 신호 입력 버퍼에 접속되고, 상기 제2 내부 클록 신호에 응답하여 상기 래치된 내부 파워다운 신호를 유지하며, 제2 인에이블 신호를 발생시키는 제2 인에이블 신호 발생 회로와;
    상기 제1 인에이블 신호 발생 회로와 상기 제1 클록 신호 입력 버퍼에 접속되고, 상기 제1 인에이블 신호에 따라 상기 제1 내부 클록 신호의 출력을 제어하는 제1 게이트 회로와;
    상기 제2 인에이블 신호 발생 회로와 상기 제2 클록 신호 입력 버퍼에 접속되고, 상기 제2 인에이블 신호에 따라 상기 제2 내부 클록 신호의 출력을 제어하는 제2 게이트 회로와;
    상기 래치 회로와 상기 제2 인에이블 신호 발생 회로에 접속되고, 상기 제1 및 제2 클록 신호 입력 버퍼에 제3 인에이블 신호를 제공하기 위해서 상기 래치된 내부 파워다운 신호와 상기 제2 인에이블 신호를 수신하는 제3 게이트 회로를 포함하는 반도체 집적 회로.
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