KR100884586B1 - 클럭버퍼 - Google Patents

Abstract

본 발명은 입력되는 클럭인에이블신호와 클럭신호의 천이시점에 상관없이 안정적으로 클럭신호를 출력할 수 있는 클럭버퍼를 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 클럭신호를 입력받아 버퍼링하기 위한 입력버퍼부; 및 상기 클럭신호가 제1 레벨인 구간에서 클럭인에이블 신호를 래치하고, 상기 클럭신호가 제2 레벨인 구간에서 래치된 상기 클럭인에이블 신호를 상기 입력버퍼부의 인에이블 신호로서 출력하기 위한 래치부를 구비하며, 상기 래치부는, 상기 클럭신호가 상기 제1 레벨일 때에 상기 클럭인에이블 신호를 래치하기 위한 제1 래치; 및 상기 클럭신호가 상기 제1 레벨일 때에는 상기 제1 래치에 래치된 상기 클럭인에이블 신호의 입력을 차단하고, 상기 클럭신호가 상기 제2 레벨일 때에 상기 제1 래치에 래치된 상기 클럭인에이블 신호를 래치하여 상기 인에이블 신호로서 출력하기 위한 제2 래치를 구비하는 것을 특징으로 하는 클럭버퍼가 제공된다.

클럭, 펄스, 래치, 인에이블, 버퍼.

Description

클럭버퍼{Clock Buffer}

도1은 종래기술에 의한 클럭버퍼를 나타낸 블럭구성도.

도2는 도1의 클럭버퍼의 내부를 나타낸 회로도.

도3은 도2의 클럭버퍼의 동작파형도.

도4는 본 발명의 바람직할 실시예에 따른 클럭버퍼를 나타낸 블럭구성도.

도5는 도4의 클럭버퍼의 내부를 나타낸 회로도.

도6은 도5의 3상 인버터를 나타내는 회로도.

도7은 도5의 클럭버퍼의 동작파형도.

* 도면의 주요부분에 대한 부호설명

MP1 ~ MP4 : 피모스채널 트랜지스터

MN1 ~ MN3 : 앤모스채널 트랜지스터

I1 ~ I11 : 인버터

본 발명은 발도체 장치에 관한 것으로, 특히 클럭신호를 입력받아 버퍼링하여 출력하는 반도체 장치의 클럭버퍼에 관한 것이다.

도1은 종래기술에 의한 클럭버퍼를 나타낸 블럭구성도이다.

도1을 참조하여 살펴보면, 클럭버퍼는 클럭신호(CLK/CLKB)를 입력받아 버퍼링하여 출력하는 입력버퍼부(10)와, 입력버퍼부에서 출력되는 클럭신호의 펄스폭을 조정하여 출력하는 펄스폭조절부(20)으로 구성된다. 입력버퍼부(10)는 셀프리프레쉬 종료신호(SREF)와 테스트 신호인 웨이퍼 번인신호(Wafer_BI)를 입력받아 내부적으로 클럭인에이블 신호(CLK_Enable)를 출력하는데, 클럭인에이블 신호가 하이인 구간에서만 입력버퍼에서 클럭신호가 출력된다.

도2는 도1의 클럭버퍼의 내부를 나타낸 회로도이다.

도2를 참조하여 살펴보면, 먼저 입력버퍼부는, 클럭신호(CLK, CLKB)를 게이트로 각각 입력받는 앤모스트랜지스터(MN1,MN2)와, 클럭인에이블신호(CLK_enable)를 게이트로 입력받으며 일측이 앤모스트랜지스터(MN1,MN2)의 일측에 공통으로 연결되고, 타측이 접지전원(VSS)과 연결된 앤모스트랜지스터(MN3)와, 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하며 게이트가 앤모스트랜지스터(MN1)의 타측에 다이오드 접속된 피모스트랜지스터(MP2)와, 전원전압(VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하며 피모스트랜지스터(MP2)와 전류미러를 형성하는 피모스트랜지스터(MP3)와, 게이트로 클럭인에이블신호(CLK_enable)를 입력받으며 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하는 피모스트랜지스터(MP1)와, 게이트로 클럭인에이블신호(CLK_enable)를 입력받으며 전원전압(VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하는 피모스트랜지스터(MP4)를 구비한다. 또한 셀프리프레쉬종료신호(SREF)와, 웨이퍼 번인신호(Wafer_BI)를 노어게이트(NOR1)에서 입력받아, 출력으로 클럭인에이블신호(CLK_enable)를 출력한다.

펄스폭조절부(20)는 입력버퍼부(10)의 출력신호를 버퍼링하여 출력하는 직렬연결된 세개의 인버터(I1 ~ I3)와, 인버터(I3)의 출력을 소정의 시간동안 지연시켜 출력하는 딜레이(21)과, 딜레이(21)와 인버터(I3)의 출력을 입력받는 노어게이트(ND1)와, 노어게이트(ND1)의 출력을 반전하여 출력신호(CLK_OUT)로 출력하는 인버터(I4)를 구비한다. 여기서 딜레이(21)가 입력버퍼부(10)에서 출력되는 신호의 펄스폭을 조정하는 역할을 한다.

도3은 도2의 클럭버퍼의 동작파형도이다. 도1 내지 도3을 참조하여 종래에 클럭버퍼의 동작에 대해서 설명한다.

먼저, 입력버퍼부(10)에 셀프리프레쉬종료 신호(SREF) 또는 테스트 신호인 웨이퍼 번인신호(Wafer_BI)가 하이로 입력되면 노어게이터(NOR1)에서 출력되는 클럭인에이블 신호(CLK_enable)는 항상 로우값을 출력하고, 이에 따라 입력버퍼부(10)은 입력되는 클럭신호(CLKB,CLK)에 상관없이 항상 하이인 값을 출력한다. 따라서 입력버퍼부(10)에서 항상 하이값을 출력하게 되며, 펄스폭조절부(20)에서도 항상 로우 값을 출력하게 된다.

한편 셀프리프레쉬종료 신호(SREF) 및 테스트 신호인 웨이퍼 번인신호(Wafer_BI)가 로우로 입력되면 클럭인에이블신호(CLK_enable)는 하이로 출 력되고 이 때부터는 입력버퍼부(10)에서는 클럭신호(CLK,CLKB)에 따른 신호를 출력한다. 입력버퍼(10)는 클럭신호(CLK)가 하이인 구간에서는 로우신호를 출력하고, 클럭신호(CLKB)가 하이인 구간에서는 하이신호를 출력한다. 펄스폭조절부(20)에서는 입력버퍼부(10)에서 출력되는 신호의 펄스를 조정하여 출력신호(CLK_OUT)로 내보낸다.

그러나 만약 클럭신호(CLK)가 하이인 구간에서, 셀프리프레쉬종료 신호(SREF) 또는 테스트 신호인 웨이퍼 번인신호(Wafer_BI)의 출력이 변하여 클럭인에이블 신호(CLK_enable)의 출력이 로우에서 하이로 천이가 이루어진다면 클럭버퍼의 최종 출력신호(CLK_OUT)는 제대로 출력되지 않고 출력파형에 클리치(glitch) 현상이 생긴다.

이는 클럭신호(CLK)가 하이인 구간에서는 클럭인에이블신호(CLK_enable)가 하이로 입력되어도 앤모스트랜지스터(MN3)와 피모스트랜지스터(MP2)가 턴온되는 시간이 필요하기 때문이다. 즉, 앤모스트랜지스터(MN3)와 피모스트랜지스터(MP2)가 턴온되는 시간이후에야 입력버퍼부(10)의 로우출력을 펄스폭조절부가 입력받아 최종출력으로 하이를 출력할 수 있는 것이다. 이에 대한 동작부분이 도3의 'A'부분에 도시되어 있다.

따라서 클럭신호(CLK)가 하이인 구간에서 입력버퍼부(10)가 인에이블 되면 안정적인 동작을 보장 할 수가 없다. 클럭버퍼의 출력(CLK_OUT)은 내부 회로 동작의 기준이 되기 때문에 전체 반도체 회로의 신뢰성 있는 동작을 위해 클럭버퍼의 안정적인 출력은 상당히 중요한 문제이다.

본 발명은 입력되는 클럭인에이블신호와 클럭신호의 천이시점에 상관없이 안정적으로 클럭신호를 출력할 수 있는 클럭버퍼를 제공함을 목적으로 한다.

상기의 목적을 달성하기 위하여 본 발명의 일 측면에 따르면, 클럭신호를 입력받아 버퍼링하기 위한 입력버퍼부; 및 상기 클럭신호가 제1 레벨인 구간에서 클럭인에이블 신호를 래치하고, 상기 클럭신호가 제2 레벨인 구간에서 래치된 상기 클럭인에이블 신호를 상기 입력버퍼부의 인에이블 신호로서 출력하기 위한 래치부를 구비하며, 상기 래치부는, 상기 클럭신호가 상기 제1 레벨일 때에 상기 클럭인에이블 신호를 래치하기 위한 제1 래치; 및 상기 클럭신호가 상기 제1 레벨일 때에는 상기 제1 래치에 래치된 상기 클럭인에이블 신호의 입력을 차단하고, 상기 클럭신호가 상기 제2 레벨일 때에 상기 제1 래치에 래치된 상기 클럭인에이블 신호를 래치하여 상기 인에이블 신호로서 출력하기 위한 제2 래치를 구비하는 것을 특징으로 하는 클럭버퍼가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 바람직할 실시예에 따른 클럭버퍼를 나타낸 블럭구성도이다.

도4를 참조하여 설명하면, 본 발명에 의한 클럭버퍼는 클럭신호(CLK,CLKB)를 입력받아 버퍼링하여 출력하기 위한 입력버퍼부(100)와, 클럭신호(CLK)가 제1 레벨(예컨대 하이레벨)인 구간에서는 클럭인에이블 신호(CLK_enable)를 래치시키고 상기 클럭신호가 제2 레벨(예컨대 로우레벨)인 구간에서는 래치된 클럭인에이블 신호를 상기 입력버퍼부의 인에이블 신호(CLK_Enable_D)로 출력하기 위한 인에이블 래치부(200)을 구비한다.

또한 본 발명은 입력버퍼부(100)의 출력신호를 입력받아 클럭신호(CLK,CLKB의 펄스폭을 조절하여 출력하기 위한 펄스폭 조절부(300)를 더 구비한다.

도5는 도4의 클럭버퍼의 내부를 나타낸 회로도이다.

도5를 참조하여 살펴보면, 인에이블 래치부(200)는 클럭신호(CLK)를 입력받아 버퍼링하여 출력하기 위한 버퍼부(210)와, 클럭신호(CLK)가 제1 레벨일 때에 클럭인에이블 신호(CLK_enable)를 래치하기 위한 제1 래치(220)와, 클럭신호(CLK)가 제1 레벨일 때에는 클럭인에이블 신호(CLK_enable)의 출력을 차단하고 이전 신호를 래치하여 출력하며, 클럭신호(CLK)가 제2 레벨일 때에는 클럭인에이블 신호(CLK_enable)를 입력버퍼부클럭신호(CLK_enable)로 출력하는 제2 래치(230)를 구비한다.

제1 래치(220)는 클럭신호(CLK)가 제1 레벨일 때 턴온되어 클럭인에이블 신호(CLK_enable)를 입력받는 3상의 제1 인버터(I7)와, 제1 인버터(I7)의 출력에 직렬 연결된 제2 인버터(I8)와, 클럭신호(CLK)가 제2 레벨일 때 턴온되며, 제2 인버터(I7)의 출력과 입력에 각각 입력과 출력이 연결되는 3상의 제3 인버터(I9)를 구비한다.

제2 래치(230)는 클럭신호(CLK)가 제2 레벨일 때 턴온되며, 제2 인버터(I8)의 출력에 직렬연결된 3상의 제4 인버터(I10)와, 제4 인버터(I10)의 출력에 직렬연결된 제5 인버터(I11)와, 클럭신호(CLK)가 제1 레벨일 때 턴온되며, 제5 인버터(I11)의 출력과 입력에 각각 입력과 출력이 연결되는 3상의 제6 인버터(I12)를 구비한다. 여기서 제1 및 제2 래치를 구성하는 3상 인버터(I7,I9,I11,I12)는 버퍼링된 클럭신호(I6의 출력)와 반전된 클럭신호(I5의 출력)를 입력단자(A,B)로 각각 입력받는다.

한편, 클럭인에이블 신호(CLK_enable)는 웨이퍼번인 테스트 신호(Water_BI)를 일측으로 입력받고, 타측으로 셀프리프레쉬 종료신호(SREF)를 입력받는 노어게이트의 출력으로 생성된다. 여기서는 웨이퍼 번인 테스트신호와 셀프리프레쉬 종료신호를 이용하여 클럭인에이블 신호를 생성하였으나, 반도체 장치에 따라 다른 신호를 이용하여 생성할 수 있다. 여기서 생성된 클럭인에이블 신호(CLK_enable)가 결국 래치되어 입력버퍼부(100)로 출력되기 때문에 입력버퍼부(100)에 입력되는 인에이블신호(CLK_Enable_D)도 클럭인에이블 신호(CLK_Enable)로 사용한다.

버퍼부(210)은 클럭신호를 입력받아 버퍼링하여 출력하는 직렬연결된 인버터(I5,I6)로 구성된다.

도6은 도5의 3상 인버터를 나타내는 회로도이다.

도6을 참조하여 살펴보면, 3상인버터는 전원전압(VDD)과 접지전원(VSS)을 직렬로 연결하는 2개의 피모스트랜지스터(MP5,MP6)와 앤모스트랜지스터(MN4,MN5)로 구성된다. 피모스트랜지스터(MP6)와 앤모스트랜지스터(MN4)의 게이트로 입력신호를 받고 이들의 공통 노드로 신호를 출력한다. 한편 피모스트랜지스터(MP5)의 게이트로 제1 입력신호(A)를 받고, 앤모스트랜지스터(MN5)의 게이트로 제2 입력신호(B)를 입력받는다.

또한, 입력버퍼부(100)와 펄스폭조절부(300)는 종래기술과 같게 회로를 구성한다.

도7은 도5의 클럭버퍼의 동작파형도이다. 이하 도4 내지 도7을 참조하여 본 실시예에 따른 클럭버퍼의 동작을 설명한다.

먼저, 인에이블 래치부(200)에 셀프리프레쉬종료 신호(SREF) 또는 테스트 신호인 웨이퍼 번인신호(Wafer_BI)가 하이로 입력되면 노어게이터(NOR1)에서 출력되는 클럭인에이블 신호(CLK_enable)는 항상 로우값을 출력하고, 이에 따라 인에이블 래치부(200)에 입력되는 클럭신호(CLK)에 상관없이 항상 로우인 값을 출력한다. 따라서 이 때에는 입력버퍼부(100)에서는 항상 하이값을 출력하게 되고, 펄스폭조절부(300)에서도 항상 로우 값을 출력하게 된다.

한편 셀프리프레쉬종료 신호(SREF) 및 테스트 신호인 웨이퍼 번인신호(Wafer_BI)가 로우로 입력되면 클럭인에이블신호(CLK_enable)는 하이로 출력된다.

이 때 클럭신호가 하이레벨인 경우를 살펴보면, 제1 래치(220)의 인버터(I7,I8)와, 제2 래치(230)의 인버터(I11,I12)가 동작하게 되어 클럭인에이블 신호(CLK_enable)는 제1 래치(220)으로 입력되고, 제2 래치(230)는 이전에 저장된 값을 그대로 출력하게 된다. 제2 래치(230)의 인버터(I10)는 오프되어 제1 래치에 입력되는 클럭인에이블 신호(CLK_enable)가 출력되지 않도록 차단하는 역할을 한다.

이어서 클럭신호(CLK)가 로우레벨이 되면, 제1 래치(220)의 인버터(I9, I8)와 제2 래치(230)의 인버터(I10,I11)이 동작하게 되어서 클럭인에이블 신호(CLK_enable)가 입력버퍼부(100)로 출력된다. 도7에 이에 대한 동작파형이 나와 있다.

따라서 클럭신호(CLK)가 하이일 때는 클럭인에이블신호(CLK_enable)가 생성되고 나서 래치하며, 클럭신호(CLK)가 로우일 때만 인에이블 래치부(200)에서 클럭인에이블 신호(CLK_enable)가 입력버퍼부(100)로 출력되는 것이다.

결국, 이전에 입력버퍼부(100)의 앤모스트랜지스터(MN2) 턴온상태에서 앤모스트랜지터가 턴온되어 출력신호에 글리치 현상이 생겼었는데, 본 실시예에 따른 인에이블 래치부에 의해 입력버퍼부(100)의 앤모스트랜지스터(MN2) 턴온상태에서 앤모스트랜지스터(MN3)이 턴온되지 않기 때문에 클럭버퍼에서 출력되는 신호에 생겼던 글리치 현상을 제거할 수 있다.

본 발명에 의해 셀프리프레쉬 종료신호 및 웨이퍼번인 테스트신호가 어느 시점에서 발생하여도 안정적으로 클럭버퍼에서 클럭을 출력할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 클럭버퍼가 인에이블 되는 시점에 상관없이 안정적인 클럭신호를 생성할 수 있어 반도체 장치의 동작상의 신뢰성을 향상시킬 수 있다.

Claims (6)

1. 삭제
2. 클럭신호를 입력받아 버퍼링하기 위한 입력버퍼부; 및

   상기 클럭신호가 제1 레벨인 구간에서 클럭인에이블 신호를 래치하고, 상기 클럭신호가 제2 레벨인 구간에서 래치된 상기 클럭인에이블 신호를 상기 입력버퍼부의 인에이블 신호로서 출력하기 위한 래치부를 구비하며,

   상기 래치부는,

   상기 클럭신호가 상기 제1 레벨일 때에 상기 클럭인에이블 신호를 래치하기 위한 제1 래치; 및

   상기 클럭신호가 상기 제1 레벨일 때에는 상기 제1 래치에 래치된 상기 클럭인에이블 신호의 입력을 차단하고, 상기 클럭신호가 상기 제2 레벨일 때에 상기 제1 래치에 래치된 상기 클럭인에이블 신호를 래치하여 상기 인에이블 신호로서 출력하기 위한 제2 래치를 구비하는 것을 특징으로 하는 클럭버퍼.
3. 제2항에 있어서,

   상기 제1 래치는,

   상기 클럭신호가 상기 제1 레벨일 때 턴온되어 상기 클럭인에이블 신호를 입력받는 3상의 제1 인버터;

   상기 제1 인버터의 출력을 입력으로 하는 제2 인버터; 및

   상기 클럭신호가 상기 제2 레벨일 때 턴온되며, 상기 제2 인버터의 출력과 입력에 각각 그 입력과 출력이 연결된 3상의 제3 인버터를 구비하는 것을 특징으로 하는 클럭버퍼.
4. 제3항에 있어서,

   상기 제2 래치는,

   상기 클럭신호가 상기 제2 레벨일 때 턴온되며, 상기 제2 인버터의 출력을 입력으로 하는 3상의 제4 인버터;

   상기 제4 인버터의 출력을 입력으로 하는 제5 인버터; 및

   상기 클럭신호가 상기 제1 레벨일 때 턴온되며, 상기 제5 인버터의 출력과 입력에 각각 그 입력과 출력이 연결된 3상의 제6 인버터를 구비하는 것을 특징으로 하는 클럭버퍼.
5. 제2항에 있어서

   상기 클럭인에이블 신호는,

   웨이퍼번인 테스트 신호 및 셀프리프쉬 종료신호를 입력으로 하는 노어게이트의 출력인 것을 특징으로 하는 클럭버퍼.
6. 제2항에 있어서,

   상기 입력버퍼부의 출력신호를 입력받아 펄스폭을 조절하여 출력하기 위한 펄스폭 조절부를 더 구비하는 것을 특징으로 하는 클럭버퍼.

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