KR20010050404A

KR20010050404A - 반도체 집적 회로

Info

Publication number: KR20010050404A
Application number: KR1020000053478A
Authority: KR
Inventors: 시미즈히로시; 아키요시히데오
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-09-30
Filing date: 2000-09-08
Publication date: 2001-06-15
Also published as: US6653865B2; KR100692985B1; DE10046413A1; JP2001101870A; US6369615B1; US20020113623A1

Abstract

본 발명은 펄스 신호를 내부 회로로 공급하는 시간을 단축시키는 것을 목적으로 한다.

입력 신호를 래치(기억 유지)하지 않고 펄스 신호를 생성함으로써, 래치를 위한 셋업 시간이 불필요하게 된다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 펄스 신호에 의해 내부 회로가 동작되는 반도체 집적 회로에 관한 것이다.

예컨대, 메모리 매크로 등에 있어서, 그 내부는 펄스 신호에 의해 동작한다. 그렇기 때문에, 외부에서 공급되는 클록에 기초하여 내부 회로로 공급하는 펄스 신호를 생성할 필요가 있다.

도 1은 메모리 매크로내에서 사용되는 펄스 신호를 발생시키는 종래의 회로를 도시한다.

도 1의 회로는 신호 입력부(1)와 신호 래치부(2) 및 펄스 신호 생성부(3)에 의해 구성된다.

신호 입력부(1)에 있어서, 어드레스 신호 입력 단자(4)로부터 어드레스 신호(A)가 공급된다. 어드레스 신호(A)는 인버터(9)를 통해 반전 어드레스 신호(이후에, /A는 A바(bar)와 동의어로서, A의 반전값을 나타낸다)로서, 신호 래치부(2)에 공급된다. 또한, 어드레스 신호(A)는 인버터 9와 인버터 10를 통해 신호 래치부(2)에 공급된다.

신호 래치부(2)에 있어서, 래치용 클록 신호 단자(5)에는 어드레스 신호(A) 또는 반전 어드레스 신호(/A)를 래치하기 위한 래치용 클록 신호(LCK)가 공급된다. 반전 어드레스 신호(/A)는 트랜스미션 트랜지스터 12에 공급되고, 어드레스 신호(A)는 트랜스미션 트랜지스터 13에 공급된다. 래치용 클록 신호(LCK)와 인버터(11)에 의해 반전된 반전 래치용 클록 신호(/LCK)는 트랜스미션 트랜지스터 12와 트랜스미션 트랜지스터 13에 공급된다. 래치용 클록 신호(LCK)에 기초하여 소정의 타이밍으로 트랜스미션 트랜지스터 12 또는 트랜스미션 트랜지스터 13 중에 어느 한쪽이 도통하므로, 어드레스 신호(A) 또는 반전 어드레스 신호(/A) 중 어느 한쪽은 인버터 14와 인버터 15로 구성되는 래치 회로(기억 회로)에 래치(기억 유지)된다.

펄스 신호 생성부(3)는 NAND 회로 16와 NAND 회로 17로 구성된다. NAND 회로(16)에는 트랜스미션 트랜지스터(12)의 도통에 의해 기억 유지된 반전 어드레스 신호(/A)와 내부용 클록 신호(ICK)가 공급된다. NAND 회로(17)에는 트랜스미션 트랜지스터(13)의 도통에 의해 기억 유지된 어드레스 신호(A)와 내부용 클록 신호(ICK)가 공급된다.

펄스 신호 생성부(3)에서 생성되는 펄스 신호는 출력 단자(7) 및 출력 단자(8)에서 출력되어 내부 회로로 공급된다.

도 2는 도 1의 회로에 따른, 어드레스 신호 입력 단자(4)에 공급되는 어드레스 신호(A)가 로우 레벨(LOW LEVEL)로 변화되는 경우의 타이밍 차트를 나타낸다.

① 어드레스 신호(A)가 로우 레벨로 변화된다.

② 래치용 클록 신호(LCK)가 로우 레벨로 변화된다.

이 변화에 의해 트랜스미션 트랜지스터(12)가 도통하여 하이 레벨(HIGH LEVEL)인 반전 어드레스 신호(/A)가 래치 회로에 래치된다.

③ 내부용 클록 신호(ICK)가 하이 레벨로 변화된다.

이 변화에 의해 NAND 회로(16)의 한쪽 입력 단자에는 하이 레벨인 반전 어드레스 신호(/A)가 공급되고, 다른쪽 입력 단자에는 하이 레벨인 내부용 클록 신호(ICK)가 공급되며, 내부용 클록 신호(ICK)가 하이 레벨인 동안, 로우 레벨의 펄스 신호(AO)가 출력 단자(7)로부터 출력된다.

어드레스 신호를 확실하게 래치하기 위해 래치용 클록 신호(LCK)에 대하여, 셋업 시간(ST1)과 홀딩 시간(HT1)을 설정할 필요가 있다.

게다가, 어드레스 신호가 래치 회로에 확실하게 래치된 후에 펄스 신호를 생성할 필요가 있기 때문에, 내부용 클록 신호(ICK)에 대해서도 셋업 시간(ST2)이 필요하다.

이와 같이, 어드레스 신호가 입력되고 나서 내부 회로로 공급되는 펄스 신호가 생성될 때까지, ST1과 ST2라는 2 개의 셋업 시간을 필요로 한다. 종래의 펄스 신호를 생성하는 회로에서는, 어드레스 신호 입력에서부터 펄스 신호가 생성될 때까지 소정의 시간이 필요하므로, 회로 동작의 고속화를 실현할 수 없다는 문제가 발생하였다.

도 1은 종래의 반도체 집적 회로를 도시한 도면.

도 2는 종래의 반도체 집적 회로의 동작의 타이밍 차트를 도시한 도면.

도 3은 SRAM의 블록도를 도시한 도면.

도 4는 본 발명의 제1 실시예(1)를 도시한 도면.

도 5는 본 발명의 제1 실시예(2)를 도시한 도면.

도 6은 본 발명의 제1 실시예(3)를 도시한 도면.

도 7은 본 발명의 제1 실시예(4)를 도시한 도면.

도 8은 본 발명의 제2 실시예(1)를 도시한 도면.

도 9는 본 발명의 제2 실시예(2)를 도시한 도면.

도 10은 본 발명의 제2 실시예(3)를 도시한 도면.

도 11은 본 발명의 제3 실시예를 도시한 도면.

도 12는 본 발명의 제4 실시예(1)를 도시한 도면.

도 13은 본 발명의 제4 실시예(2)를 도시한 도면.

도 14는 본 발명의 제5 실시예(1)를 도시한 도면.

도 15는 본 발명의 제5 실시예(2)를 도시한 도면.

도 16은 본 발명의 제5 실시예(3)를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 신호 입력부

2 : 펄스 신호 생성부

3 : 어드레스 신호 입력 단자

4 : 내부용 클록 신호 단자

상기 과제를 해결하기 위해 본 발명은 입력 신호가 입력되어 그 입력 신호 또는 그 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호에 기초하여 내부 회로에 공급하는 펄스 신호를 생성하는 펄스 신호 생성부를 포함하는 것을 특징으로 하는 반도체 집적 회로를 제공한다.

또한, 입력 신호가 입력되어 그 입력 신호를 반전시키거나 또는 반전시키지 않고서 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성부는 순차적으로 접속된 경로상에 있어서, 상기 경로상에 입력 신호 또는 반전 입력 신호를 기억 유지하는 회로를 갖지 않는 것을 특징으로 하는 반도체 집적 회로도 제공한다.

더욱이, 입력 신호가 입력되어 그 입력 신호 또는 그 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호와 제3 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성부를 갖는 것을 특징으로 하는 반도체 집적 회로도 제공한다.

본 발명에 따른 반도체 집적 회로는 입력 신호를 래치하지 않고 펄스 신호를 생성한다. 그러므로, 입력 신호를 래치하기 위한 셋업 시간이 불필요하고, 어드레스 신호 입력에서부터 펄스 신호 생성에 필요로 하는 시간을 단축하여 회로 동작의 고속화를 실현할 수 있다. 또한, 간단하고 용이한 회로 구성으로써 펄스 신호를 생성할 수 있으므로 회로 규모의 축소화를 달성할 수 있다.

도 3의 (1) 및 도 3의 (2)는 SRAM(Static Random Access Memory)의 블록도이다.

클록 신호 단자(1)로부터 클록 신호가, 어드레스 신호 입력 단자(2)로부터 어드레스 신호가 각각 입력 회로(4)에 공급된다. 입력 회로(4)는 클록 신호에 기초하여 어드레스 신호를 받아들이고, 어드레스 신호를 프리디코더(5)로 공급한다. 프리디코더(5)는 어드레스 신호를 프리디코드하여 메인 디코더(6)로 공급한다. 메인 디코더(6)는 어드레스 신호를 디코드하여 메모리 셀 어레이(7)로 공급하고, 어드레스 신호에 대응하는 메모리 셀이 선택된다. 센스 회로(8)는 선택된 메모리 셀내의 정보를 증폭시켜 출력 회로(9)로 공급하고, 출력 회로(9)는 증폭된 정보를 출력 단자(3)로 출력한다. 또, 도시되지는 않지만, 도 3의 (1) 및 도 3의 (2)에 도시된 SRAM은 어드레스 신호에 기초하여 외부의 정보를 메모리 셀로 기록할 수도 있다.

입력 회로(4)에 공급되는 클록 신호 또한 도 3의 (2)에 도시된 바와 같이, 클록 신호 생성 회로(10)로부터 공급된다.

본 발명인 펄스 신호를 생성하는 회로는 입력 회로(4) 내 또는 그 근방에 배치되고, 클록 신호는 클록 신호 생성 회로(10)에서 공급된다.

[제1 실시예]

도 4는 본 발명의 제1 실시예를 나타낸다.

도 4에 도시된 회로는 신호 입력부(1)와 펄스 신호 생성부(2)에 의해 구성된다.

신호 입력부(1)에 있어서, 어드레스 신호 입력 단자(3)로부터 어드레스 신호(A)가 공급된다. 어드레스 신호(A)는 인버터(7)를 통해 반전 어드레스 신호(/A)가 되어, 펄스 신호 생성부(2)에 공급된다. 또한, 어드레스 신호(A)는 인버터 7 및 인버터 8를 통해 펄스 신호 생성부(2)에 공급된다.

펄스 신호 생성부(2)에 있어서, 반전 어드레스 신호(/A)는 NAND 회로 9의 한쪽 입력 단자에 공급되고, 어드레스 신호(A)는 NAND 회로 10의 한쪽 입력 단자에 공급된다. NAND 회로 9의 다른쪽 입력 단자와 NAND 회로 10의 다른쪽 입력 단자 각각에는 내부용 클록 신호 단자(4)로부터 내부용 클록 신호(ICK)가 공급된다.

펄스 신호 생성부(2)에서 생성되는 펄스 신호는 출력 단자 5 또는 출력 단자 6에서 출력되어 내부 회로로 공급된다.

도 1에 도시된 종래의 회로와 다른 점은 신호 래치부가 없는 것이다. 즉, 제1 실시예는 래치용 클록 신호 단자, 2 개의 트랜스미션 트랜지스터, 2 개의 인버터를 갖는 기억 회로로 구성된 신호 래치부가 없다.

도 5는 도 4의 회로에 따른, 어드레스 신호 입력 단자(3)로 공급되는 어드레스 신호(A)가 로우 레벨로 변화되는 경우의 타이밍 차트를 도시한다.

① 어드레스 신호(A)가 로우 레벨로 변화된다.

이 변화에 의해 인버터(7)의 지연만큼 지연되어 NAND 회로(9)의 한쪽 입력 단자에 하이 레벨인 반전 어드레스 신호(/A)가 공급된다.

② 내부용 클록 신호(ICK)가 하이 레벨로 변화된다.

이 변화에 의해 NAND 회로(9)의 다른쪽 입력 단자에 하이 레벨인 내부용 클록 신호(ICK)가 공급된다. 내부용 클록 신호(ICK)가 하이 레벨인 동안, 로우 레벨의 펄스 신호(AO)가 출력 단자(5)에서 출력된다.

본 발명의 제1 실시예에서는, 어드레스 신호를 래치하지 않기 때문에, 펄스 신호를 생성할 때만 어드레스 신호를 받아들이면 된다. 즉, 내부용 클록 신호(ICK)에 대해서만, 셋업 시간(ST1)과 홀딩 시간(HT1)을 설정할 필요가 있다. 그렇기 때문에, 도 5에 도시된 바와 같이, 어드레스 신호가 입력되고 나서 내부 회로로 공급되는 펄스 신호가 생성될 때까지, 1 개의 셋업 시간(ST1)이 필요할 뿐이다. 2 개의 셋업 시간을 필요로 하는 도 1에 도시된 종래의 회로에 비해 어드레스 신호가 입력되고 나서 내부 회로로 공급되는 펄스 신호를 생성하기까지의 시간을 단축시킬 수 있다.

도 6은 도 4에 도시된 회로와 동일하고, NAND 회로(9)와 NAND 회로(10)로 트랜지스터를 형성한 것이다.

도 7은 도 4에 도시된 회로에서 신호 입력부의 구성을 다르게 한 것이다.

신호 입력부(1)에 있어서, 어드레스 신호 입력 단자(3)에서 어드레스 신호(A)가 공급된다. 어드레스 신호(A)는 인버터(7)를 통해 반전 어드레스 신호(/A)가 되어, 펄스 신호 생성부(2)에 공급된다. 또한, 어드레스 신호(A)는 인버터(8) 및 인버터(11)를 통해 펄스 신호 생성부(2)에 공급된다.

신호 입력부(1)는 어드레스 신호(A) 및 반전 어드레스 신호(/A)를 펄스 신호 생성부(2)로 공급하는 역할을 갖는다. 따라서, 이 역할을 할 수 있다면, 도 4 및 도 7에 도시된 신호 입력부에 한정되지 않고, 어떠한 회로 구성도 가능하다.

[제2 실시예]

도 8의 (1) 및 도 8의 (2)는 본 발명의 제2 실시예를 나타낸다.

본 발명의 제2 실시예는 내부용 클록 신호를 외부용 클록 신호로부터 생성하는 경우에 대한 것이다.

신호 입력부(1)와 펄스 신호 생성부(2)는 도 4에 도시된 신호 입력부와 펄스 신호 생성부와 같은 구성이다. 따라서, 도 4에 도시된 본 발명의 제1 실시예와 마찬가지로 어드레스 신호가 입력되고 나서, 내부 회로로 공급되는 펄스 신호를 생성할 때까지, 1 개의 셋업 시간이 필요할 뿐이고, 어드레스 신호 입력에서부터 펄스 신호를 생성할 때까지 필요로 하는 시간을 단축시킬 수 있다.

그러나, 외부용 클록 신호의 클록 펄스폭이 넓은 경우에, 외부용 클록 신호를 그대로 내부용 클록 신호로서 사용하면, 펄스폭이 넓은 펄스 신호에 의해 내부 회로가 동작하게 되고, 어드레스 신호의 홀딩 시간이 커진다. 설계상, 이러한 상태를 원하지 않는 경우가 많다. 그래서, 본 발명의 제2 실시예는 외부용 클록 신호를 절단(chopping)함으로써, 펄스폭이 좁은 내부용 클록 신호를 생성하여, 이 내부용 클록 신호를 사용하여 내부 회로로 공급되는 펄스 신호를 생성할 수 있다.

도 8의 (1)에 있어서, 외부용 클록 신호 단자(4)로부터 공급되는 외부용 클록 신호(ECK)는 지연 회로(14)와 NAND 회로(15)에 의해 구성되는 초퍼 회로(11, chopper circuit)를 통해 내부용 클록 신호로서 펄스 신호 생성부(2)에 공급된다. 상술하면, 외부용 클록 신호(ECK)는 인버터(12)를 통해 초퍼 회로(11)에 공급된다. 초퍼 회로(11)에서는, 반전된 외부용 클록 신호(/ECK)가 NAND 회로(15)의 한쪽 입력 단자에 그대로 공급되는 동시에 지연 회로(14)를 통해 NAND 회로(15)의 다른쪽 입력 단자에 공급된다. 초퍼 회로(11)의 출력은 인버터(13)에 의해 반전되고, 내부용 클록 신호(ICK)로서, 펄스 신호 생성부(2)에 공급된다.

도 9에 초퍼 회로의 원리를 도시한다.

도 8의 (1)에 있어서, a는 반전된 외부용 클록 신호(/ECK)가 그대로 공급되는 NAND 회로(15)의 한쪽 입력 노드이고, b는 반전된 외부용 클록 신호(/ECK)가 지연되어 공급되는 NAND 회로(15)의 다른쪽 입력 노드이며, c는 NAND 회로(15)의 출력 노드이다. 노드 a와 노드 b가 모두 하이 레벨일 경우의 노드 c는 하이 레벨이 되고, 그 이외의 경우에서 노드 c는 로우 레벨이 된다. 지연 시간 동안에만 노드 a와 노드 b는 하이 레벨이 되고, 지연 시간분의 펄스폭을 갖는 펄스 신호는 노드 c에 생성된다. 입력 신호의 논리가 반전되어 출력되도록 지연 회로를 구성하면, 이처럼, 지연 시간분의 펄스폭을 갖는 펄스 신호를 생성할 수 있다.

도 8의 (2)는 지연 회로(14)의 일례를 도시한다. 도 8의 (2)에 있어서, 3 개의 인버터가 종속적으로 접속되어 있지만, 상술한 바와 같이 지연 회로는 입력 신호가 반전되어 출력되기만 하면 되므로, 도 8의 (2)에 도시된 회로 구성에 한정되지는 않는다. 예컨대, 3 개의 인버터가 아닌 홀수개가 종속적으로 접속될 수도 있다.

이와 같이, 초퍼 회로를 사용하면, 반전된 외부용 클록을 지연시킨 시간의 펄스폭을 갖는 펄스 신호를 생성할 수 있다.

도 10은 클록 펄스폭이 넓은 외부용 클록 신호를 그대로 내부용 클록 신호로 사용한 경우와, 초퍼 회로에 의해 외부용 클록 신호를 절단하여 내부용 클록 신호로서 사용한 경우를 도시한다.

ICK1은 외부용 클록 신호를 그대로 사용한 내부용 클록 신호이고, AO1은 내부용 클록 신호(ICK1)에 의해 생성된 펄스 신호이다. ICK2는 외부용 클록 신호를 절단한 내부용 클록 신호이고, AO2는 내부용 클록 신호(ICK2)에 의해 생성된 펄스 신호이다. 또한, HT1은 내부용 클록 신호(ICK1)에 대한 홀딩 시간이고, HT2는 내부용 클록 신호(ICK2)에 대한 홀딩 시간이다.

도 10에 도시된 바와 같이, 내부용 클록 신호(ICK2)를 사용하는 경우는, 내부용 클록 신호(ICK1)를 사용하는 경우에 비하여 홀딩 시간의 종료가 T(큰 화살표)만큼 빨라진다. 즉, 내부용 클록 신호(ICK1)에 있어서는, 내부용 클록 신호(ICK2)에 비하여 시간(T)만큼 어드레스 신호(A)의 홀딩 시간을 줄일 수 있다. 따라서, 본 발명의 제2 실시예에 따르면, 어드레스 신호의 홀딩 시간을 줄일 수 있으므로 어드레스 신호의 타이밍 설계가 용이하게 된다.

[제3 실시예]

도 11은 본 발명의 제3 실시예를 나타낸다.

본 발명의 제3 실시예는 어드레스 신호를 유지시킨다.

신호 입력부(1)와 펄스 신호 생성부(2)는 도 4에 도시된 신호 입력부와 펄스 신호 생성부와 동일한 구성이다. 그렇기 때문에, 도 4에 도시된 본 발명의 제1 실시예와 마찬가지로, 어드레스 신호가 입력되고 나서 내부 회로로 공급되는 펄스 신호가 생성될 때까지, 1 개의 셋업 시간이 필요할 뿐이므로, 어드레스 신호 입력에서부터 펄스 신호 생성할 때까지 필요로 하는 시간을 단축시킬 수 있다.

그러나, 도 4에 도시된 회로에서는, 어드레스 신호를 기억 유지시켜 두는 것은 불가능하다. 설계상, 어드레스 신호를 기억 유지시켜야 할 경우도 있다. 그렇기 때문에, 본 발명의 제3 실시예는 신호 입력부(1) 및 펄스 신호 생성부(2)와 별도로 어드레스 신호를 기억하는 기억 회로를 설치하여 어드레스 신호를 기억 유지시킨다. 어드레스 신호가 내부 회로로 공급되는 메인 경로에 기억 회로가 없기 때문에, 메인 경로에서 동작의 고속화을 달성할 수 있다.

도 11에서는 어드레스 신호 입력 단자(3)로부터 인버터 13을 통해 인버터 14와 인버터 15로 구성된 기억 회로(12)가 접속된다. 또, 인버터(13)는 어드레스 신호 입력 단자(3)에서 부하가 커지지 않도록 하기 위해서 삽입되었다. 즉, 어드레스 신호 입력 단자(3)에 트랜지스터 크기가 큰 인버터로 구성된 기억 회로를 직접 접속시키는 것보다 트랜지스터 크기가 작은 인버터를 접속시키는 편이 어드레스 신호 입력 단자(3)에서의 부하가 작다. 기억 회로(12)에 의해 기억 유지된 어드레스 신호는 어드레스 신호 출력 단자(11)로 출력된다. 기억 회로(12)는 어드레스 신호를 기억 유지하는 기능을 하면 되므로, 도 11에 도시된 회로 구성에 한정되지 않는다.

[제4 실시예]

도 12의 (1) 및 도 12의 (2)는 본 발명의 제4 실시예를 나타낸다.

본 발명의 제4 실시예는 내부 회로에서 펄스폭이 넓은 펄스 신호를 필요로 하는 경우에 대한 것이다.

신호 입력부(1)와 펄스 신호 생성부(2)는 도 4에 도시된 신호 입력부와 펄스 신호 생성부와 같은 구성이다. 그 때문에, 도 4에 도시된 본 발명의 제1 실시예와 마찬가지로 어드레스 신호가 입력되고 나서 내부 회로로 공급되는 펄스 신호가 생성될 때까지, 1 개의 셋업 시간만 필요할 뿐이므로, 어드레스 신호 입력에서부터 펄스 신호 생성할 때까지 필요로 하는 시간을 단축할 수 있다.

내부 회로에서 펄스폭이 넓은 펄스 신호를 필요로 하는 경우에는, 본 발명의 제1 실시예에 따른 펄스폭이 넓은 내부용 클록 신호를 사용하면 된다. 그러나, 어드레스 신호의 홀딩 시간이 짧은 경우에는 펄스폭이 넓은 내부용 클록 신호를 사용할 수 없다. 어드레스 신호의 홀딩 시간에 맞춰 클록 신호를 발생시켜야 하기 때문이다. 그래서, 본 발명의 제4 실시예는 펄스 신호 생성부에서 펄스 신호를 발생시킨 후에, 펄스 신호의 펄스폭을 조정하여 펄스폭이 넓은 펄스 신호를 생성할 수 있다.

도 12의 (1)에 있어서, 펄스 신호 생성부(2)로부터 출력되는 펄스 신호는 지연 회로 12, NAND 회로 13에 의해 구성되는 스트레치 회로 11 또는 지연 회로 15, NAND 회로 16에 의해 구성되는 스트레치 회로 14를 통해 내부 회로에 공급된다. 스트레치 회로(11)에서는, 펄스 신호가 NAND 회로(13)의 한쪽 입력 단자에 그대로 공급되는 동시에 지연 회로(12)를 통해 NAND 회로(13)의 다른쪽 입력 단자에 공급된다. 스트레치 회로(14)에 있어서, 펄스 신호는 NAND 회로(16)의 한쪽 입력 단자에 그대로 공급되면서 동시에 지연 회로(15)를 통해 NAND 회로(16)의 다른쪽 입력 단자에 공급된다. 스트레치 회로(11) 및 스트레치 회로(14)의 출력은 각각 출력 단자(5) 및 출력 단자(6)로부터 출력된 내부 회로에 공급된다.

도 13에 스트레치 회로의 원리를 도시한다.

도 12의 (1)에 있어서, a는 펄스 신호가 그대로 공급되는 NAND 회로(13)의 한쪽 입력 노드이고, b는 펄스 신호가 지연되어 공급되는 NAND 회로(13)의 다른쪽 입력 노드이며, c는 NAND 회로(13)의 출력 노드이다. 노드 a 또는 노드 b 중 적어도 어느 한쪽이 로우 레벨일 경우의 노드 c는 하이 레벨이 되고, 그 이외의 경우에서 노드 c는 로우 레벨이 된다. 펄스 신호의 펄스폭과 지연 시간을 더한 간격 동안에만 노드 a 또는 노드 b 중 적어도 어느 한쪽이 로우 레벨이 되고, 펄스 신호의 펄스폭과 지연 시간을 더한 간격의 펄스폭을 갖는 펄스 신호가 노드 c에 생성된다. 지연 회로를 입력 신호의 논리가 그대로 출력되도록 구성하면, 이와 같이, 펄스 신호의 펄스폭과 지연 시간을 더한 간격의 펄스폭을 갖는 펄스 신호를 생성할 수 있다.

도 12의 (2)에 지연 회로 12 및 지연 회로 15의 일례가 도시된다. 도 12의 (2)에는, 4 개의 인버터가 종속적으로 접속되어 있지만, 상술한 바와 같이 지연 회로는 입력 신호가 논리가 반전되지 않고 그대로 출력되기만 하면 되므로, 도 12의 (2)에 도시된 회로 구성에 한정되지는 않는다. 4 개의 인버터 외에, 짝수개의 인버터가 종속적으로 접속되어 있어도 된다. 이와 같이, 스트레치 회로를 사용하면, 펄스 신호의 펄스폭과 펄스 신호를 지연시킨 시간을 더한 간격동안의 펄스폭을 갖는 펄스 신호를 생성할 수 있다.

또, 통상적으로 구동 능력을 높이기 위해 펄스 신호를 생성한 후에 펄스 신호을 버퍼링한다. 예컨대, 인버터와 같은 회로 소자(8)를 큰 규모의 트랜지스터로 구성하여 직렬로 접속한 회로를 통해 펄스 신호는 내부 회로로 공급된다. 스트레치 회로를 구성하는 지연 회로 및 NAND 회로를 직렬 접속된 회로 소자의 일부로서 사용하거나 또는 직렬 접속된 회로 소자 사이에 삽입하면, 펄스폭을 신장시키는 스트레치 회로는 신호 전파의 지연을 증가시키지 않게 된다.

[제5 실시예]

도 14는 본 발명의 제5 실시예를 나타낸다.

본 발명의 제5 실시예는 본 발명의 제4 실시예와 같이, 내부 회로에서 펄스폭이 넓은 펄스 신호를 필요로 하는 경우에 따른 것이다.

본 발명의 제5 실시예는 도 4에 도시된 본 발명의 제1 실시예와 마찬가지로 어드레스 신호를 입력하여 펄스 신호를 생성하고 그 펄스 신호를 내부 회로로 공급하는 메인 경로상에 어드레스 신호를 기억 유지하는 기억 회로를 갖지 않는다. 그렇기 때문에, 어드레스 신호가 입력되고 나서, 내부 회로로 공급되는 펄스 신호가 생성될 때까지 1 개의 셋업 시간이 필요할 뿐이고, 어드레스 신호 입력에서부터 펄스 신호를 생성할 때까지 필요로하는 시간을 단축시킬 수 있다.

그러나, 본 발명의 제4 실시예는, 펄스 신호 생성후에 스트레치 회로를 사용하여 펄스 신호의 펄스폭의 신장시킨다. 이것에 대하여, 본 발명의 제5 실시예는 펄스 신호 생성부의 구성을 본 발명의 제4 실시예의 펄스 신호 생성부와 다르게 하여 펄스 신호 생성부에서 펄스폭이 넓은 펄스 신호를 생성한다.

도 14에 있어서, 신호 입력부(1)는 도 4에 도시된 신호 입력부와 동일한 구성이다. 신호 입력부(1)로부터 출력되는 어드레스 신호(A) 및 반전 어드레스 신호(/A)는 펄스 신호 생성부(2)에 공급된다.

펄스 신호 생성부(2)는 2 개의 회로에 의해 구성된다. 제1 회로(10)에는 제1 P 채널 트랜지스터(12), 제1 N 채널 트랜지스터(13) 및 제2 N 채널 트랜지스터(14)가 직렬로 접속되고, 제1 P 채널 트랜지스터(12)의 소스는 고전위 전원(Vdd)에 접속되며, 제2 N 채널 트랜지스터(14)의 소스는 저전위 전원(Vss)에 접속된다. 제2 회로(11)에서는, 제2 P 채널 트랜지스터(15), 제3 N 채널 트랜지스터(16) 및 제4 N 채널 트랜지스터(17)가 직렬로 접속되고, 제2 P 채널 트랜지스터(15)의 소스는 고전위 전원(Vdd)에 접속되며, 제4 N 채널 트랜지스터(17)의 소스는 저전위 전원(Vss)에 접속된다.

제1 회로(10)의 제2 N 채널 트랜지스터(14)의 게이트에는 신호 입력부(1)로부터 반전 어드레스 신호(/A)가 공급되고, 제2 회로(11)의 제4 N 채널 트랜지스터(17)의 게이트에는 신호 입력부(1)에서 어드레스 신호(A)가 공급된다. 제1 회로(10)의 제1 N 채널 트랜지스터(13)의 게이트와 제2 회로(11)의 제3 N 채널 트랜지스터(16)의 게이트에는 제1 내부용 클록 신호 단자(5)로부터 제1 내부용 클록 신호(ICK1)가 공급된다. 제1 회로(10)의 제1 P 채널 트랜지스터(12)의 게이트와 제2 회로(11)의 제2 P 채널 트랜지스터(15)의 게이트에는 제2 내부용 클록 신호 입력 단자(4)로부터 제2 내부용 클록 신호(ICK2)가 공급된다. 제1 회로(10)의 제1 P 채널 트랜지스터(12)와 제1 N 채널 트랜지스터(13)의 접속부인 노드 a에 제1 회로(10)의 출력 단자(6)가 접속되고, 제2 회로(11)의 제2 P 채널 트랜지스터(15)와 제3 N 채널 트랜지스터(16)의 접속부인 노드 b에 제2 회로(11)의 출력 단자(7)가 접속된다.

펄스 신호 생성부(2)에서 생성되는 펄스 신호는 제1 회로(10)의 출력 단자(6) 및 제2 회로(11)의 출력 단자(7)로부터 출력된 내부 회로로 공급된다.

도 15는 도 14에 도시된 회로에 따른, 어드레스 신호 입력 단자(3)에 공급되는 어드레스 신호(A)가 로우 레벨로 변화되는 경우의 타이밍 차트를 도시한다.

도 15에 도시된 타이밍 차트에 기초하여 도 14에 도시된 회로의 동작을 설명한다.

① 시각 t0(어드레스 신호(A)가 변화되기 전의 상태)

제1 내부용 클록 신호(ICK1)와 제2 내부용 클록 신호(ICK2)가 로우 레벨이다. 따라서, 제1 회로(10)의 제1 P 채널 트랜지스터(12)와 제2 회로(11)의 제2 P 채널 트랜지스터(15)는 턴온되고(도통하고 있음), 제1 회로(10)의 제1 N 채널 트랜지스터(13)와 제2 회로(11)의 제3 N 채널 트랜지스터(16)는 턴오프된다(도통하지 않음). 따라서, 제1 회로(10)의 출력 단자(6)에서의 출력 신호(AO)와 제2 회로(11)의 출력 단자(7)에서의 출력 신호(/AO)는 모두 하이 레벨이 된다.

② 시각 t1(어드레스 신호(A)가 로우 레벨로 변화된 상태)

어드레스 신호(A)가 하이 레벨에서 로우 레벨로 변화된다. 제1 회로(10)의 제2 N 채널 트랜지스터(14)의 게이트에는 하이 레벨인 반전 어드레스 신호(/A)가 공급되고, 제1 회로(10)의 제2 N 채널 트랜지스터(14)는 턴온된다. 제2 회로(11)의 제4 N 채널 트랜지스터(17)의 게이트에는 로우 레벨인 어드레스 신호(A)가 공급되므로, 제2 회로(11)의 제4 N 채널 트랜지스터(17)는 턴오프된다. 그러나, 제1 내부용 클록 신호(ICK1)와 제2 내부용 클록 신호(ICK2)에 변화가 없기 때문에, 제1 회로(10)의 출력 단자(6)에서의 출력 신호(AO)와 제2 회로(11)의 출력 단자(7)에서의 출력 신호(/AO)는 모두 하이 레벨을 유지한다.

③ 시각 t2(제1 내부용 클록 신호(ICK1)와 제1 내부용 클록 신호(ICK2)가 모두 하이 레벨로 변화된 상태)

제1 내부용 클록 신호(ICK1)와 제2 내부용 클록 신호(ICK2)가 하이 레벨이다. 그 때문에, 제1 회로(10)의 제1 P 채널 트랜지스터(12)와 제2 회로(11)의 제2 P 채널 트랜지스터(15)는 모두 턴오프되고, 제1 회로(10)의 제1 N 채널 트랜지스터(13)와 제2 회로(11)의 제3 N 채널 트랜지스터(16)는 턴온된다. 이 때, 제1 회로(10)의 제2 N 채널 트랜지스터(14)는 턴온되고, 제2 회로(11)의 제4 N 채널 트랜지스터(17)는 턴오프된다. 따라서, 제1 회로(10)의 출력 단자(6)에서의 출력 신호(AO)는 로우 레벨로 내려가지만, 제2 회로(11)의 출력 단자(7)로부터의 출력 신호(/AO)는 하이 레벨을 유지한다.

④ 시각 t3(제1 내부용 클록 신호(ICK1)만 로우 레벨로 변화된 상태)

제1 내부용 클록 신호(ICK1)는 로우 레벨이고, 제2 내부용 클록 신호(ICK2)는 하이 레벨이다. 제1 회로(10)의 제1 N 채널 트랜지스터(13)와 제2 회로(11)의 제3 N 채널 트랜지스터(16)는 모두 턴오프된다. 그렇기 때문에, 제1 회로(10)의 출력 단자(6)에서의 출력 신호(AO)와 제2 회로(11)의 출력 단자(7)에서의 출력 신호(/AO)는 시각 t2에서의 신호 레벨, 즉, 출력 신호(AO)는 로우 레벨을 유지하고, 출력 신호(/AO)는 하이 레벨을 유지한다. 이 때, 제1 회로(10)의 노드 a와 제2 회로(11)의 노드 b는 모두 고전위 전원(Vdd)과 저전위 전원(Vss)으로부터 분리된 상태(플로팅 상태(floating condition)가 되지만, 플로팅 상태인 시간이 짧기 때문에 문제는 되지 않는다(예컨대, 내부 펄스폭이 1 ns 정도이면 문제는 생기지 않음). 그러나, 보다 넓은 펄스폭을 필요로 하는 경우에는 플로팅 상태가 되지 않도록 하기 위해서 제1 회로(10)의 출력 단자(6)와 제2 회로(11)의 출력 단자(7) 각각에 도 16에 도시된 회로를 접속하면 된다. 도 16의 (1)에서 도 16의 (8)에 도시된 회로는 래치 회로(기억 회로)이다. 이들 회로는 펄스 신호 생성부로부터 출력되는 플로팅 상태인 신호를 플로팅 상태가 아닌 신호로 수정하는 기능을 한다. 본 발명의 제4 실시예에서 기술한 바와 같이, 펄스 신호에는 버퍼링이 행해진다(예컨대, 펄스 신호는 인버터 등의 회로 소자를 큰 규모의 트랜지스터로 구성하여 직렬로 접속된 회로를 통해 내부 회로로 공급됨). 삽입 회로를 버퍼링내로 삽입하면(예컨대, 직렬 접속된 회로 소자의 사이에 삽입하면), 삽입 회로는 신호 전파의 지연을 증가시키지 않게 된다. 또, 도 16에 도시된 회로를 삽입하지 않더라도 제1 회로(10)의 출력 단자 6과 제2 회로(11)의 출력 단자 7 각각에는 구동 능력이 약해 항상 턴온된 트랜지스터나 커패시턴스 등을 부가함으로써도 플로팅 상태를 회피할 수 있다.

⑤ 시각 t4(제2 내부용 클록 신호(ICK2)가 로우 레벨로 변화된 상태)

제2 내부용 클록 신호(ICK2)는 로우 레벨이다. 그렇기 때문에, 제1 회로(10)의 제1 P 채널 트랜지스터(12) 및 제2 회로(11)의 제2 P 채널 트랜지스터(15)는 턴온되어 제1 회로(10)의 출력 단자(6)로부터의 출력 신호(AO)와 제2 회로(11)의 출력 단자(7)에서의 출력 신호(/AO)는 모두 하이 레벨이 된다. 즉, ①에 나타낸 시각 t0 상태와 동일한 상태가 된다.

이상의 회로 동작을 간단히 기술하면 다음과 같이 된다.

① 펄스 신호 생성부는 리셋 상태에 있다(시각 t0).

② 어드레스 신호의 변화가 펄스 신호 생성부에 입력된다(시각 t1).

③ 제1 내부용 클록 신호(ICK1)와 제2 내부용 클록 신호(ICK2)를 하이 레벨로 설정하여, 펄스 신호 생성부에서는 어드레스 신호의 변화에 기초하여 펄스 신호 생성을 개시한다(시각 t2).

④ 제1 내부용 클록 신호(ICK1)를 로우 레벨로 설정하여, 플로팅 상태를 이용하여 어드레스 신호의 변화를 펄스 신호 생성부 내에 유지시킨다(시각 t3).

⑤ 제2 내부용 클록 신호(ICK2)를 로우 레벨로 설정하여, 펄스 신호 생성부에서는 펄스 신호의 생성을 종료하고, 리셋 상태로 되돌아간다(시각 t4).

제1 내부용 클록 신호(ICK1)는 어드레스 신호의 변화에 기초하여 펄스 신호의 생성을 개시시키는 역할을 하고, 제2 내부용 클록 신호(ICK2)는 펄스 신호를 출력하는 기간을 조정하는 역할(펄스 신호의 펄스폭을 조정하는 역할)을 한다. 따라서, 제1 내부용 클록 신호(ICK1)는 어드레스 신호의 주기에 맞춰 펄스폭을 설정하고, 제2 내부용 클록 신호(ICK2)는 내부 회로로 공급되는 펄스 신호의 펄스폭에 맞춰 펄스폭을 설정하면 된다.

이와 같이, 본 발명의 제5 실시예는 2 개의 내부용 클록 신호를 이용하여 내부 회로로 공급되는 펄스폭이 넓은 펄스 신호를 생성한다.

본 발명에 따르면, 입력 신호를 래치하지 않고 펄스 신호를 생성한다. 그렇기 때문에, 입력 신호를 래치하기 위한 셋업 시간이 불필요하게 되고, 어드레스 신호 입력에서부터 펄스 신호 생성까지 필요로하는 시간을 단축시켜 회로 동작의 고속화를 실현할 수 있다. 또한, 간단하고 용이한 회로 구성으로써 펄스 신호를 생성할 수 있어 회로 규모의 축소화를 달성할 수 있다.

[부기]

이상의 설명에 관하여 추가로 이하의 항을 개시한다.

(1) 입력 신호가 입력되어 그 입력 신호 또는 그 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호에 기초하여 내부 회로로 공급되는 펄스 신호를 생성하는 펄스 신호 생성부를 갖는 것을 특징으로 하는 반도체 집적 회로.

(2) 입력 신호가 입력되어 그 입력 신호를 반전시키거나 또는 반전시키지 않고 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호에 기초하여 내부 회로로 공급되는 펄스 신호를 생성하는 펄스 신호 생성부와, 순차적으로 접속된 경로상에 있어서, 상기 경로상에 입력 신호 또는 반전 입력 신호를 기억 유지하는 회로를 갖지 않는 것을 특징으로 하는 반도체 집적 회로.

(3) (1) 또는 (2)에 기재된 반도체 집적 회로에 있어서, 입력 신호 또는 그 입력 신호의 반전 신호를 펄스 신호 생성부로 받아들이기 위해 1 개의 셋업 시간이 필요한 것을 특징으로 하는 반도체 집적 회로.

(4) (1) 또는 (2)에 기재된 반도체 집적 회로에 있어서, 상기 펄스 신호 생성부는 상기 신호 입력부에서 출력되는 신호 및 상기 제1 클록 신호가 공급되는 게이트 회로로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.

(5) (1), (2), (3) 또는 (4)에 기재된 반도체 집적 회로에 있어서, 제2 클록 신호의 펄스폭을 좁게 하여 상기 제1 클록 신호로서 상기 펄스 신호 생성부로 공급하는 초퍼 회로를 갖는 것을 특징으로 하는 반도체 집적 회로.

(6) (5)에 기재된 반도체 집적 회로에 있어서, 상기 초퍼 회로는 상기 제2 클록 신호와 그 제2 클록 신호를 지연시킨 신호가 공급되는 게이트 회로로 구성되는 것을 특징으로 하는 반도체 집적 회로.

(7) (6)에 기재된 반도체 집적 회로에 있어서, 상기 초퍼 회로는 상기 제2 클록 신호를 지연시키는 지연 회로를 가지며, 상기 지연 회로는 상기 제2 클록 신호를 반전시켜 출력하는 것을 특징으로 하는 반도체 집적 회로.

(8) (1), (2), (3) 또는 (4)에 기재된 반도체 집적 회로에 있어서, 상기 펄스 신호 생성부로부터 출력되는 펄스 신호의 펄스폭을 넓혀 출력하는 스트레치 회로를 갖는 것을 특징으로 하는 반도체 집적 회로.

(9) (8)에 기재된 반도체 집적 회로에 있어서, 상기 스트레치 회로는 상기 펄스 신호와 그 펄스 신호를 지연시킨 신호가 공급되는 게이트 회로로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.

(10) (8)에 기재된 반도체 집적 회로에 있어서, 상기 스트레치 회로는 상기 펄스 신호를 지연시키는 지연 회로를 가지며, 상기 지연 회로는 상기 펄스 신호를 반전시키지 않고서 출력하는 것을 특징으로 하는 반도체 집적 회로.

(11) 입력 신호가 입력되어 그 입력 신호 또는 그 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호와 제3 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성부를 갖는 것을 특징으로 하는 반도체 집적 회로.

(12) (11)에 기재된 반도체 집적 회로에 있어서, 상기 펄스 신호 생성부는 상기 제1 클록 신호에 기초하여 상기 펄스 신호의 생성을 개시하고, 상기 제3 클록 신호에 기초하여 상기 펄스 신호의 펄스폭을 조정하는 것을 특징으로 하는 반도체 집적 회로.

(13) (11) 또는 (12)에 기재된 반도체 집적 회로에 있어서, 상기 펄스 신호 생성부는 상기 입력 신호, 상기 제1 클록 신호 또는 상기 제3 클록 신호 중 적어도 어느 하나가 공급되는 게이트 회로로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.

(14) (13)에 기재된 반도체 집적 회로에 있어서, 상기 게이트 회로는 상기 입력 신호가 게이트에 공급되는 제1 트랜지스터와, 상기 제1 클록 신호가 게이트에 공급되는 제2 트랜지스터와, 상기 제3 클록 신호가 게이트에 공급되는 제3 트랜지스터가 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.

(15) (13) 또는 (14)에 기재된 반도체 집적 회로에 있어서, 상기 게이트 회로의 플로팅 상태를 이용하여 펄스 신호의 펄스폭을 조정하는 것을 특징으로 하는 반도체 집적 회로.

(16) (11), (12), (13), (14) 또는 (15)에 기재된 반도체 집적 회로에 있어서, 상기 펄스 신호 생성부의 출력부에 플로팅 상태의 전파를 방지하는 회로 또는 용량이 부가되어 있는 것을 특징으로 하는 반도체 집적 회로.

(17) (1), (2), (3), (4), (5), (6), (7), (8), (9), (10), (11), (12), (13), (14), (15) 또는 (16)에 기재된 반도체 집적 회로에 있어서, 상기 입력 신호를 기억 유지하는 기억 회로가 상기 입력 신호가 입력되어 그 입력 신호에 기초하여 내부 회로로 공급되는 펄스 신호가 생성되는 경로상 이외의 위치에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.

(18) (1), (2) 또는 (11)에 기재된 반도체 집적 회로가 탑재된 메모리인 것을 특징으로 하는 반도체 집적 회로.

(19) 입력 신호가 입력되어 그 입력 신호 또는 그 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력 공정과, 상기 출력되는 신호를 제1 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성 공정을 갖는 것을 특징으로 하는 펄스 신호 생성 방법.

(20) 입력 신호가 입력되어 그 입력 신호 또는 그 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력 공정과, 상기 출력되는 신호를 제1 클록 신호와 제3 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성 공정을 갖는 것을 특징으로 하는 반도체 집적 회로.

Claims

입력 신호가 입력되어 상기 입력 신호 또는 상기 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력부와,

상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성부를 갖는 것을 특징으로 하는 반도체 집적 회로.
입력 신호가 입력되어 상기 입력 신호를 반전시키거나 또는 반전시키지 않고 출력하는 신호 입력부와, 상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성부가 순차적으로 접속된 경로상에 있어서,

상기 경로상에 입력 신호 또는 반전 입력 신호를 기억 유지하는 회로를 갖지 않는 것을 특징으로 하는 반도체 집적 회로.
입력 신호가 입력되어 상기 입력 신호 또는 상기 입력 신호의 반전 신호를 기억 유지하지 않고 출력하는 신호 입력부와,

상기 신호 입력부로부터 출력되는 신호와 제1 클록 신호와 제3 클록 신호에 기초하여 내부 회로로 공급하는 펄스 신호를 생성하는 펄스 신호 생성부를 갖는 것을 특징으로 하는 반도체 집적 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 입력 신호 또는 상기 입력 신호의 반전 신호를 펄스 신호 생성부로 받아들이기 위한 1 개의 셋업 시간이 필요한 것을 특징으로 하는 반도체 집적 회로.