JP2630277B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2630277B2 JP6257813A JP25781394A JP2630277B2 JP 2630277 B2 JP2630277 B2 JP 2630277B2 JP 6257813 A JP6257813 A JP 6257813A JP 25781394 A JP25781394 A JP 25781394A JP 2630277 B2 JP2630277 B2 JP 2630277B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に行単位のデータを一時保持して動作するキャッシュ
保持手段を備えるダイナミック型の半導体記憶装置に関
する。
【０００２】
【従来の技術】この種の半導体記憶装置は、メインメモ
リである低速大容量のＤＲＡＭのアクセスの高速化のた
め、このＤＲＡＭの行単位のデータを一時保持する高速
小容量のレジスタやバイポーラＲＡＭなどから成るバッ
ファメモリすなわちキャッシュメモリを備える。また、
高価なキャッシュメモリを備える代りに、ＤＲＡＭのペ
ージモードやスタテイックコラムモード等の高速アクセ
ス機構におけるセンスアンプのデータ保持動作を利用し
て簡易なキャッシュメモリの代替とするものもある。以
下にこれらキャッシュメモリおよびその代替手段である
センスアンプをキャッシュ保持手段と呼ぶ。
【０００３】このキャッシュ保持手段はＣＰＵが必要と
しそうな行アドレス単位のデータ（キャッシュデータ）
をメインメモリからコピーして保持し、ＣＰＵのメモリ
アクセス時のアドレスのデータが上記キャッシュデータ
と一致すると、すなわちキャッシュヒットすると、ＣＰ
Ｕは高速のキャッシュ保持手段のアクセス時間でこのキ
ャッシュデータを取込む。一方、上記メモリアクセス時
のアドレスのデータが上記キャッシュデータと不一致
（キャッシュミス）の場合は、ＣＰＵはメインメモリか
ら通常のメモリアクセスサイクルで所要のデータを取込
む。したがって、キャッシュヒット時にはキャッシュミ
ス時と比較して高速にアクセスを実行できる。
【０００４】キャッシュ保持手段としてセンスアンプを
用いる従来の半導体記憶装置においては、このセンスア
ンプの動作時において、指定行アドレス対応のメモリセ
ルのデータを増幅し、これをキャッシュデータとして保
持する。メモリアクセス要求に対して、上記キャッシュ
データ対応の行アドレスが不一致すなわちキャッシュミ
ス時には、上記センスアンプおよび対応のビット線をプ
リチャージ状態としたのち、新しい行アドレスのメモリ
セルのデータを検知増幅しこれを新規のキャッシュデー
タとして保持する。
【０００５】従来の一般的なこの種の半導体記憶装置を
ブロックで示す図３を参照すると、この図に示す従来の
半導体記憶装置は、メモリセルを行および列のマトリク
ス状に配列したメモリセルアレイ１と、選択されたメモ
リセルのデータを増幅・保持するセンスアプ２と、Ｘア
ドレスをデコードして対応のワード線選択信号を発生す
る行デコーダ３と、Ｙアドレスをデコードする列デコー
ダ４と、列アドレスの選択とデータＤＱの入出力を制御
する列制御信号反転（以下バー）Ｃの供給に応答して列
デコーダ４および入出力回路６の制御を行う列制御回路
５と、センスアンプ２に対するデータＤＱの入出力制御
を行う入出力回路６と、行アドレスの選択およびセンス
アンプ２の活性化の制御信号バーＲと列制御信号バーＣ
との供給に応答して行デコーダ３の制御とセンスアンプ
２の制御を行う行制御回路７とを備える。
【０００６】行制御回路７は信号φｐ，φａを生成する
タイミング信号発生回路７１を備える。
【０００７】センスアンプ２とメモリセルアレイ１のメ
モリセルの公知の典型的な構成を回路図で示す図４を参
照すると、センスアンプ２は、Ｐチャネル型のトランジ
スタＱ１，Ｑ３と、Ｎチャネル型トランジスタＱ２，Ｑ
４〜Ｑ７とを備える。トランジスタＱ１，Ｑ２の各々の
ソースがそれぞれ相補の信号φａ１，バーφａ１の信号
線φＡ１，バーφＡ１のそれぞれに接続され、各々のゲ
ート同志およびドレイン同志が共通接続されこれら共通
接続されたゲート同志およびドレイン同志の各々がそれ
ぞれ相補のビット線バーＢ，Ｂの各々に接続される。ト
ランジスタＱ３，Ｑ４の各々のソースがそれぞれ相補の
信号線φＡ１，バーφＡ１のそれぞれに接続され、各々
のゲート同志およびドレイン同志が共通接続されこれら
共通接続されたゲート同志およびドレイン同志の各々が
それぞれ相補のビット線Ｂ，バーＢの各々に接続され
る。このように、トランジスタＱ１〜Ｑ４はフリップフ
ロップを構成する。トランジスタＱ５のソースおよびド
レインの各々がそれぞれビット線Ｂ，バーＢの各々に接
続され、ゲートがプリチャード信号φｐの信号線φＰに
接続されている。トランジスタＱ６，Ｑ７の各々のドレ
インが共通接続されて１／２ＶＣＣレベルの電源に接続
され、各々のソースがそれぞれビット線Ｂ，バーＢの各
々に接続され、各々のゲートが信号線φＰに接続されて
いる。メモリセルはトランジスタＱ８と容量Ｃ１とによ
り構成される。トランジスタＱ８のドレインがビット線
Ｂに接続され、ゲートが行デコーダの出力ｗ対応のワー
ド線Ｗに接続され、ソースは他端が１／２ＶＣＣレベル
の電源に接続された容量Ｃ１に接続されている。
【０００８】信号φａ１は信号φａと同相の信号であ
り、φａが活性化状態の高レベルの時には高レベルとな
り、φａが低レベルの時には１／２Ｖｃｃのレベルとな
る。また、逆相の信号バーφａ１は、信号φａが高レベ
ルの時には接地レベルとなり、低レベルの時には１／２
Ｖｃｃレベルとなる。
【０００９】このセンスアンプ２は、信号φａの活性化
に応答して信号φａ１が高レベル，信号バーφａ１が低
レベルとなり、トランジスタＱ１〜Ｑ４から成るフリッ
プフロップによりデータを保持するキャッシュメモリと
して動作する。
【００１０】このような構成の半導体記憶装置は、メモ
リアクセス時におけるＸアドレスがセンスアンプ２でデ
ータ保持された行アドレス（キャッシュアドレス）に対
してアクセスする場合すなわちキャッシュヒットした場
合は、行制御回路７を動作させずＹアドレスによりその
センスアンプ２を選択し、高速にデータの入出力を行う
ことができる。
【００１１】次に、図５に示すタイムチャートを併せて
参照して上記メモリアクセスが上記キャッシュアドレス
と異なる行アドレスをアクセスした場合すなわちキャッ
シュミス時の動作について説明すると、行制御信号バー
Ｒの活性化対応の低レベルへの遷移に応答して信号Ｓ１
が活性化する。これにより信号φｐが高レベルに、信号
φａが低レベルにそれぞれ遷移する。これによりトラン
ジスタＱ５〜Ｑ７の各々は導通してビット線Ｂ，バーＢ
の電位はイコライズされ１／２Ｖｃｃレベルになる。こ
の時点ではＸデコーダ出力は低レベルのままである。ま
た信号φａが低レベル状態であるため信号φａ１，バー
φａ１の各々が１／２Ｖｃｃレベルとなっている。この
信号φｐの高レベル期間は後述のプリチャージ期間とし
てしばらく継続する。
【００１２】次に、信号φｐが低レベルの非活性化状態
に変化し、行デコーダ３の出力信号であるワード信号ｗ
を活性化する。また、ビット線Ｂ，バーＢの電位は１／
２Ｖｃｃレベルのまま浮遊状態となる。こののち信号バ
ーφａ１が低レベルに、信号φａが高レベルにそれぞれ
移行する。これにより行デコーダ３により選択された行
アドレスのトランジスタＱ８が導通し容量Ｃ１の電荷対
応の電位をセルデータとしてビット線Ｂ上に出力し、セ
ンスアンプ２よりこのセルデータが増幅されキャッシュ
データとして保持される。
【００１３】この状態は、他の行アドレスへのアクセス
が発生するまで継続される。このようなキャッシュメモ
リ方式により、要求アクセスがキャッシュデータに対す
る場合には、メモリセルアレイ１の読出書込動作させる
ことなく直接センスアンプからアクセスを行うため高速
なアクセスが可能となる。
【００１４】また上記キャッシュデータの行アドレスと
異なるアドレスをアクセスする場合には上記キャッシュ
データの入換えが容易にできる。
【００１５】メモリのアクセスは局所性があるため、ほ
とんどのアクセスがキャッシュデータに対して実行さ
れ、メモリアクセスの高性能化がはかれる。
【００１６】次に、信号φｐ，φａを生成するタイミン
グ信号発生回路７１の構成を回路図で示す図６を参照す
ると、このタイミング信号発生回路７１は、ＮＡＮＤの
論理ゲート（以下ＮＡＮＤ）Ｇ７１，Ｇ７２から成り信
号φｐを発生するフリップフロップＦ７１と、信号φｐ
を反転して信号φａを発生するインバータの論理ゲート
（以下インバータ）Ｇ７３と、入力信号Ｓ１を反転して
ＮＡＮＤＧ７１に供給するインバータＧ７４と、信号Ｓ
１にプリチャージ期間に相当する一定の遅延を与え遅延
信号Ｄを発生するディレイ回路ＤＬ７１と、遅延信号Ｄ
をを反転しＮＡＮＤＧ７２に供給するインバータＧ７５
とを備える。
【００１７】図５を再度参照してこのタイミング信号発
生回路７１の動作を説明すると、行制御信号バーＲが活
性化され低レベルになると、一定幅のパルス信号（以下
ワンショット信号）である信号Ｓ１を発生する。信号Ｓ
１によりＮＡＮＤＧ７１，Ｇ７２で構成されるフリップ
フロップＦ７１をセットしたのち、ディレイ回路ＤＬ７
１の遅延時間分遅延した遅延信号Ｄによりリセットされ
る。これにより、所望の信号φｐ，φａが発生する。
【００１８】一般にこの種の大容量の半導体記憶装置
は、ダイナミック型メモリセルを使用しているため一定
周期毎のリフレッシュを必要とする。しかしながら、上
述のキャッシュ保持手段を備える半導体集積回路にリフ
レッシュを導入すると、リフレッシュ動作と通常のメモ
リアクセスとは、指定行アドレスが上記アクセス用と上
記リフレッシュ用とで異る以外は全く同一動作であり、
動作上の相違点がない。このため、上記リフレッシュ実
行後は、キャッシュデータとしてリフレッシュ行アドレ
スのデータを保持することとなる。しかしながらこの行
アドレスは上記メモリアクセスとは無関係であり、した
がって、以降のメモリアクセスにおいてはキャッシュミ
スの可能性が高くなる。この結果、上記リフレッシュ実
行後のメモリアクセスにおいては、その都度上述のプリ
チャージ期間からスタートするキャッシュミス時のメモ
リアクセス過程を反復することになる。
【００１９】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、センスアンプに先サイクルのデータをキャッシ
ュデータとして保持することによりキャッシュヒットに
よる高速アクセスの確率を向上させているが、リフレッ
シュの実行後は上記キャッシュデータがリフレッシュア
ドレス対応のデータに入替わるため、次のメモリアクセ
スにおいてキャッシュミスの確率が高くなり、このメモ
リアクセスがその都度プリチャージ期間からスタートす
るので不必要にアクセス時間が長くなるという欠点があ
った。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、各々が情報を記憶するメモリセルを行および列状に
配列して成り行アドレスおよび列アドレスを指定するこ
とにより前記情報の入出力を行うメモリセルアレイと、
予め指定した行アドレス対応の一行分のメモリセルの情
報をキャッシュデータとして保持するキャッシュ保持機
能を有するセンスアンプとを備え、外部から指定した外
部行アドレスと前記選択行アドレスとが一致したとき前
記センスアンプに対して前記キャッシュデータの読出し
または書込を行うとともに周期的なリフレッシュ動作を
行うダイナミック型の半導体記憶装置において、前記行
アドレスの選択および前記センスアンプの活性化用の行
制御信号の活性化時および非活性化時の各々の前縁にそ
れぞれ同期して第１および第２のタイミング信号を発生
するタイミングパルス発生回路と、 前記第１のタイミン
グ信号を所定の時間遅延し遅延信号を発生する遅延回路
と、 前記リフレッシュ動作期間中活性化されるリフレッ
シュ制御信号と前記第２のタイミングパルスとの供給に
応答して第１のプリチャージ制御信号を発生する制御信
号発生回路と、 前記リフレッシュ制御信号を前記第２の
タイミング信号でラッチして第２のプリチャージ制御信
号を発生するラッチ回路と、 前記第１のタイミング信号
と前記第１および第２のプリチャージ信号と前記遅延信
号との供給を受け所定の論理演算を行って第３および第
４のタイミング信号を発生する論理回路と、 前記第３お
よび第４のタイミング信号の各々の供給にそれぞれ応答
して前記プリチャージ動作の制御用のプリチャージ信号
の発生および停止を行うプリチャージ信号発生回路とを
備え、前記リフレッシュ動作のサイクル期間中に次のメ
モリアクセスに対応する前記センスアンプおよび対応の
ビット線の所定のプリチャージ動作を完了するプリチャ
ージ制御手段を備えて構成されている。
【００２１】
【実施例】次に、本発明の実施例を特徴ずけるタイミン
グ信号発生回路７１Ａを図６と共通の構成要素には共通
の参照文字／数字を付して同様に回路図で示す図１を参
照すると、この図に示す本実施例の半導体記憶装置のタ
イミング信号発生回路７１Ａは、図６と共通のＮＡＮＤ
Ｇ７１，Ｇ７２から成るフリップフロップＦ７１と、イ
ンバータＧ７３〜Ｇ７５とディレイ回路ＤＬ７１とに加
えて、行制御信号バーＲの低レベルへの遷移に応答して
信号Ｓ１と高レベルへの遷移に応答して信号Ｓ２とを発
生する行パルス発生回路７１１と、リフレッシュ信号Ｉ
Ｒと信号Ｓ２との供給に応答して信号ＲＥＦ１を発生す
る信号発生回路７１２と、供給を受けたリフレッシュ信
号ＩＲを信号Ｓ２でラッチして信号ＲＥＦ２を発生する
ラッチ回路７１３と、信号Ｓ１，Ｄ，ＲＥＦ１，および
ＲＥＦ２の供給に応答して所定の論理演算を行い信号Ｓ
３，Ｓ４を発生する論理回路７１４とを備える。
【００２２】論理回路７１４は、信号Ｓ１と信号ＲＥＦ
２の反転信号とのＡＮＤをとるＡＮＤの論理ゲート（以
下ＡＮＤ）Ｇ７８と、ＡＮＤＧ７８の出力と信号ＲＥＦ
１とをＯＲ演算し信号Ｓ３を発生するＯＲの論理ゲート
（以下ＯＲ）Ｇ７６と、信号Ｓ１と信号ＲＥＦ１とのＡ
ＮＤをとるＡＮＤＧ７９と、ＡＮＤＧ７９の出力と遅延
信号ＤとをＯＲ演算し信号Ｓ４を発生するＯＲＧ７７と
を備える。
【００２３】次に、図１およびタイムチャートである図
２を参照して本実施例の動作について説明すると、図２
において最初のサイクルはリフレッシュサイクルであ
り、行パルス発生回路７１１は行制御信号バーＲの活性
化対応の低レベルへの遷移に応答して高レベルのワンシ
ョット信号Ｓ１を発生する。これにより従来の技術で説
明したように信号φｐが高レベルに、信号φａが低レベ
ルにそれぞれ遷移してビット線Ｂ，バーＢを所定電位で
イコライズするプリチャージ期間がスタートする。一
方、信号発生回路７１２は基本的には信号ＩＲとＳ２と
の論理積をとるＡＮＤ回路から成り、この時点では、リ
フレッシュサイクル期間に高レベルとなるリフレッシュ
信号ＩＲは高レベル状態であるが、行パルス発生回路７
１１は信号Ｓ２を発生していないので、信号発生回路７
１２の出力信号ＲＥＦ１は低レベル状態である。また、
ラッチ回路７１３も信号Ｓ２が供給されないので出力信
号ＲＥＦ２は低レベル状態である。次に、信号Ｓ１がデ
ィレイ回路ＤＬ７１の遅延時間経過後遅延信号Ｄとして
論理回路７１４に供給され、論理回路７１４では信号Ｄ
がＯＲＧ７７を経由して信号Ｓ４としてインバータＧ７
５に供給し、従来と同様にフリップフロップＦ７１の出
力信号φｐをリセットしてこれを低レベル状態とし、プ
リチャージ期間が終了する。同時に信号φａが高レベル
状態になり、リフレッシュアドレス対応のビット線への
データ入出力とセンス増幅を行う。
【００２４】次に行制御信号バーＲが高レベルへ遷移し
て非活性化すると、信号ＩＲは依然高レベル状態を保持
しているため信号発生回路７１２の出力信号ＲＥＦ１は
高レベルとなり、これによって論理回路７１４のＯＲＧ
７６の出力Ｓ３が高レベルとなり、フリップフロップＦ
７１をセットすることにより信号φｐが高レベルに活性
化される。また、行パルス発生回路７１１は行制御信号
バーＲの上昇に応答して信号Ｓ２を発生し、この信号Ｓ
２をラッチ回路７１３に供給する。ラッチ回路７１３は
信号Ｓ２に応答してこの時点では高レベルの信号ＩＲを
ラッチし出力信号ＲＥＦ２を高レベル状態としこれを継
続する。この結果、論理回路７１４は出力信号Ｓ３を高
レベルとし、信号φｐを高レべル状態に再度セットす
る。信号φｐが高レベルとなったためビット線Ｂ，バー
Ｂは再度プリチャージされる。この状態は、信号バーＲ
が活性化され低レベルになるまで継続する。
【００２５】次のアクセスサイクルにて信号バーＲが低
レベルとなると、信号Ｓ１が発生するがラッチ回路７１
３は信号ＲＥＦ２を高レベル状態に保持したままである
ため、論理回路７１４の出力Ｓ３が低レベルにＳ４が高
レベルにそれぞれ移行するこににより信号φｐはリセッ
トされて低レベルに非活性化され、同時に信号φａが高
レベルに活性化されセンス増幅が実行される。したがっ
て信号バーＲのレベル下降後直ちにセンス増幅が行なわ
れるため、このサイクルでプリチャージ期間からスター
トする場合と比較してこのプリチャージ期間の時間分だ
け高速にアクセスされる。信号バーＲの非活性化状態時
には信号ＲＥＦ２は低レベルとなり最初の状態に戻る。
【００２６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、リフレッシュ動作のサイクル期間中に次のメ
モリアクセスに対応するセンスアンプおよび対応のビッ
ト線の所定のプリチャージ動作を完了するプリチャージ
制御手段を備えることにより、リフレッシュ実行後のメ
モリアクセスと無関係で有効性の低いデータをリフレッ
シュ直後にクリアし、ビット線をプリチャージしておく
ことにより、次のアクセスサイクルにおいてプリチャー
ジ時間分に相当するアクセスの高速化が図れるという効
果を有する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一実施例を示すタイ
ミング信号発生回路の回路図である。
【図２】本実施例の動作を示すタイムチャートである。
【図３】従来の半導体記憶装置の一例を示すブロック図
である。
【図４】一般的な半導体記憶装置のセンスアンプとメモ
リセルとの関係を示す回路図である。
【図５】従来の半導体記憶装置の動作を示すタイムチャ
ートである。
【図６】図３のタイミング信号発生回路の一例を示す回
路図である。
【符号の説明】
１ メモリセルアレイ ２ センスアンプ ３ 行デコーダ ４ 列デコーダ ５ 列制御回路 ６ 入出力回路 ７ 行制御回路 ７１，７１Ａ タイミング信号発生回路 ７１１ 行パルス発生回路 ７１２ 信号発生回路 ７１３ ラッチ回路 ７１４ 論理回路 Ｃ１ 容量 Ｆ７１ フリップフロップ Ｇ７１〜７９ 論理ゲート Ｑ１〜Ｑ８ トランジスタ ＤＬ７１ ディレイ回路

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 各々が情報を記憶するメモリセルを行お
    よび列状に配列して成り行アドレスおよび列アドレスを
    指定することにより前記情報の入出力を行うメモリセル
    アレイと、予め指定した行アドレス対応の一行分のメモ
    リセルの情報をキャッシュデータとして保持するキャッ
    シュ保持機能を有するセンスアンプとを備え、外部から
    指定した外部行アドレスと前記選択行アドレスとが一致
    したとき前記センスアンプに対して前記キャッシュデー
    タの読出しまたは書込を行うとともに周期的なリフレッ
    シュ動作を行うダイナミック型の半導体記憶装置におい
    て、前記行アドレスの選択および前記センスアンプの活性化
    用の行制御信号の活性化時および非活性化時の各々の前
    縁にそれぞれ同期して第１および第２のタイミング信号
    を発生するタイミングパルス発生回路と、 前記第１のタイミング信号を所定の時間遅延し遅延信号
    を発生する遅延回路と、 前記リフレッシュ動作期間中活性化されるリフレッシュ
    制御信号と前記第２のタイミングパルスとの供給に応答
    して第１のプリチャージ制御信号を発生する制御信号発
    生回路と、 前記リフレッシュ制御信号を前記第２のタイミング信号
    でラッチして第２のプリチャージ制御信号を発生するラ
    ッチ回路と、 前記第１のタイミング信号と前記第１および第２のプリ
    チャージ信号と前記遅延信号との供給を受け所定の論理
    演算を行って第３および第４のタイミング信号を発生す
    る論理回路と、 前記第３および第４のタイミング信号の各々の供給にそ
    れぞれ応答して前記プリチャージ動作の制御用のプリチ
    ャージ信号の発生および停止を行うプリチャージ信号発
    生回路とを備え、 前記リフレッシュ動作のサイクル期間中に次のメモリア
    クセスに対応する前記センスアンプおよび対応のビット
    線の所定のプリチャージ動作を完了するプリチャージ制
    御手段を備えることを特徴とする半導体記憶装置。
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