JP4077337B2 - パルス発生回路及びそれを用いたハイサイドドライバ回路 - Google Patents
パルス発生回路及びそれを用いたハイサイドドライバ回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、リセットパルス、セットパルス等を出力するパルス発生回路に関し、特にパワートランジスタがブリッジ接続されたパワーデバイスのハイサイドパワートランジスタを駆動するハイサイドドライバ回路に適したパルス発生回路およびそれを用いたハイサイドドライバ回路に関する。
【０００２】
【従来の技術】
上述したパワーデバイスを用いた半導体回路１の構成例を図７に示す。図７に示す半導体回路１は、ハーフブリッジ接続されたハイサイドＭＯＳトランジスタ３０とローサイドＭＯＳトランジスタ４０とをそれぞれ駆動するハイサイドドライバ１０とローサイドドライバ２０とを備えたものである。
ハイサイドパワーＭＯＳトランジスタ３０とローサイドパワーＭＯＳトランジスタ４０とは、ハイサイドドライバ１０とローサイドドライバ２０とにより交互に導通状態とされ、負荷Ｌｄに交番電力を供給する。
【０００３】
ハイサイドパワーＭＯＳトランジスタ３０とローサイドパワーＭＯＳトランジスタ４０とは、高圧電源Ｖｄと接地電位ＧＮＤ（ローサイド基準電位）との間に、中間端子Ｐｓｓを介してカスケード接続されている。以下では、この中間端子Ｐｓｓの電位をハイサイド基準電位Ｖｓｓと称する。ハイサイド基準電位Ｖｓｓは、ローサイドパワーＭＯＳトランジスタ４０のスイッチング状態に応じて振動する。すなわち、ローサイドパワーＭＯＳトランジスタ４０が導通（ＯＮ）されハイサイドパワーＭＯＳトランジスタ３０が非導通（ＯＦＦ）とされている場合には、ハイサイド基準電位Ｖｓｓは接地電位ＧＮＤに略等しくなり、また、ハイサイドパワーＭＯＳトランジスタ３０が導通されローサイドパワーＭＯＳトランジスタ４０が非導通とされている場合には、ハイサイド基準電位Ｖｓｓは電源電圧Ｖｄに略等しくなる。
【０００４】
そして、ハイサイドドライバ１０は、このハイサイドパワーＭＯＳトランジスタ３０のゲートに出力信号Ｇ（スイッチング信号）を出力してハイサイドパワーＭＯＳトランジスタ３０の導通、非導通を切り替えている。
同様に、ローサイドドライバ２０は、このローサイドパワーＭＯＳトランジスタ４０のゲートに出力信号を出力してローサイドパワーＭＯＳトランジスタ４０の導通、非導通を切り替えている。
【０００５】
次に、ハイサイドドライバ１０の構成を説明する。ハイサイドドライバ１０は、入力回路１１、パワーオンリセット回路（ＰＯＲ回路）１２、論理和回路１３、エッジパルス発生回路１４、レベルシフト回路１５、ＲＳラッチ回路１６、出力回路１７を備えている。入力回路１１、エッジパルス発生回路１４には、接地電位ＧＮＤを基準とした電源電圧Ｖｃｃが供給されている。
【０００６】
入力回路１１は、所定のタイミングで「Ｈ」、「Ｌ」の切り替わる入力信号Ｂを入力させ出力するものである。ここでは、入力回路１１に入力される入力信号Ｂは負論理の信号であり、従って、入力信号が「Ｌ」から「Ｈ」に立ち上がったときにハイサイドパワーＭＯＳトランジスタ３０が非導通とされ、入力信号が「Ｈ」から「Ｌ」に立ち下がったときにハイサイドパワーＭＯＳトランジスタ３０が導通されるものとする。
【０００７】
ＰＯＲ回路１２は、電源電圧Ｖｃｃの立ち上がりを検出してパワーオンリセットパルスＣを出力するものである。電源電圧Ｖｃｃが閾値以上で安定している場合には、ＰＯＲ回路１２の出力は「Ｌ」のままであり、閾値以下となり、再度復帰した場合に初めてＰＯＲ回路１２からパワーオンリセットパルスＣが出力される。これによりＰＯＲ回路１２は、電源電圧Ｖｃｃの状態を監視する機能を果たす。論理和回路１３は、入力回路１１からの入力信号Ｂと、ＰＯＲ回路１２からの入力信号（パワーオンリセットパルスＣ）の論理和としての出力信号Ｄを出力するものである。
【０００８】
エッジパルス発生回路１４は、この論理和回路１３から出力される出力信号Ｄを入力として、この出力信号Ｄの立ち上がりに応じて、ハイサイドパワーＭＯＳトランジスタ３０を非導通にするためのリセットパルスＦを出力するとともに、出力信号Ｄの立ち下がりに応じて、ハイサイドパワーＭＯＳトランジスタ３０を導通するためのセットパルスＥを出力するものである。レベルシフト回路１５は、エッジパルス発生回路１４から出力されるリセットパルスＦ及びセットパルスＥを、接地電位ＧＮＤ基準からハイサイド基準電位Ｖｓｓ基準にシフトするためのものである。
【０００９】
また、ＲＳラッチ回路１６は、このレベルシフトされたリセットパルス及びセットパルスをラッチするためのものである。また出力回路１７は、このラッチされたリセットパルス又はセットパルスに対応して、ハイサイドパワーＭＯＳトランジスタ３０のゲートに出力される出力信号（スイッチング信号）Ｇを「Ｈ」と「Ｌ」の間で切り替えるものである。この出力信号Ｇが切り替わることにより、ハイサイドパワーＭＯＳトランジスタ３０の導通、非導通が切り替えられる。なお、ＲＳラッチ１６と出力回路１７とは、ハイサイド基準電位Ｖｓｓを基準としたハイサイド電源ＶＢＳにより駆動される。
なお、ローサイドドライバ２０は、レベルシフト回路１５の構成等を除き、ほぼハイサイドドライバ１０と同様の構成を有している。
【００１０】
次に、図７のエッジパルス発生回路１４の詳細な構成例を図８に示す。図８に示すように、エッジパルス発生回路１４は、リセットパルス発生回路１４Ａと、セットパルス発生回路１４Ｂと、インバータ回路５１とから構成される。
リセットパルス発生回路１４Ａとセットパルス発生回路１４Ｂとは、前者がインバータ回路５１を介して論理和回路１３の出力信号Ｄを入力させているのに対し、後者はインバータ回路５１を介さずに出力信号Ｄを入力させている点において異なり、その他の構成は同一である。
【００１１】
リセットパルス発生回路１４Ａは、インバータ回路５２、５３、５４と、ＮＯＲ回路５５とから構成される。インバータ回路５３は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータ回路と、抵抗Ｒ１とキャパシタＣ１からなりこのＣＭＯＳインバータ回路の出力側に接続されるＲＣ遅延回路とから構成されている。ＲＣ遅延回路は、ＲＣ時定数により決まる過渡現象曲線に沿って出力信号を徐々に変化させ、インバータ回路５４の閾値に達したところでインバータ回路５４の出力信号の論理を切り替えることにより入力信号を所定時間遅延させるものである。なお、このような遅延回路を開示するものとして、特許文献１が知られている。
【００１２】
また、ＮＯＲ回路５５は、インバータ回路５４の出力信号Ｔと、インバータ回路５１の出力信号Ｑの論理和の否定値Ｕを出力するものである。セットパルス発生回路１４Ｂは、インバータ回路５６、５７、５８とＮＯＲ回路５９とから構成されており、これらはそれぞれ、インバータ回路５２、５３、５４及びＮＯＲ回路５５と同様の機能を有している。インバータ回路５７は、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータ回路と、抵抗Ｒ２とキャパシタＣ２からなりこのＣＭＯＳインバータ回路の出力側に接続されるＲＣ遅延回路とから構成されている。なお、図１中、Ｘ、Ｙはそれぞれ、インバータ回路５８の出力信号、ＮＯＲ回路５９の出力信号を示している。
【００１３】
次に、この図７に示す回路の正常時の動作を示すタイミングチャートを図９に示す。図９（ａ）は、入力信号Ｂが「Ｌ」から「Ｈ」に切り替わる場合のタイミングチャートを示しており、図９（ｂ）は、入力信号Ｂが逆に「Ｈ」から「Ｌ」に切り替わる場合のタイミングチャートを示している。
【００１４】
図９（ａ）に示すように、時刻ｔ１にて入力回路１１への入力信号Ｂが「Ｌ」から「Ｈ」に切り替わると、この時点から時刻ｔ２まで、リセットパルス発生回路１４ＡがリセットパルスＦを出力する。このリセットパルスＦはレベルシフト回路１５にて高圧側に伝達されＲＳラッチ回路１６をリセットし、出力回路１７の出力信号Ｇを「Ｈ」から「Ｌ」にする。
また、図９（ｂ）に示すように、時刻ｔ３にて入力信号Ｂが「Ｈ」から「Ｌ」に切り替わると、この時点から時刻ｔ４まで、セットパルス発生回路は１４ＢがセットパルスＥを出力する。このセットパルスＥはレベルシフト回路１５にて高圧側に伝達されＲＳラッチ回路１６をセットし、出力回路１７の出力信号Ｇを「Ｌ」から「Ｈ」にする。
【００１５】
【特許文献１】
特開２００２−１２４８５８号公報（第４〜５頁、図１等）
【００１６】
【発明が解決しようとする課題】
図７に示す半導体回路１では、セットパルスＥとリセットパルスＦが入力信号Ｂの論理が切り替わるごとに交互に出力され、これにより、ハイサイドパワーＭＯＳトランジスタ３０の導通、非導通が制御される。
しかし、図１０（ａ）に示すように、電源電圧Ｖｃｃが変動する場合、例えば、入力信号Ｂが「Ｌ」から「Ｈ」に切り替わると同時に外来ノイズ等の影響により電源電圧Ｖｃｃが０となるような場合がある。このような場合には、時刻ｔ５とｔ６の間でリセットパルス発生回路１４Ａから出力されるべきリセットパルスＦ（図１０（ａ）に点線で示す）が出力されず、この結果出力回路１７からの出力信号Ｇが刻「Ｈ」から「Ｌ」に切り替わらない、という問題が生ずる。
【００１７】
一方、図１０（ａ）とは逆に、図１０（ｂ）に示すように、入力信号Ｂが「Ｈ」から「Ｌ」に切り替わると同時に、外来ノイズ等の影響により電源電圧Ｖｃｃが、０となるような場合がある。この場合には、時刻ｔ７とｔ８の間でリセットパルスＦが出力され（ただし、これ自体は出力信号Ｇには影響を与えない）、一方、セットパルスＥは、図１０（ｂ）に示す場合と同様に時刻ｔ８とｔ９の間で出力される（ただし、出力タイミングは遅れる）。
このように、出力されるべきリセットパルスＦが出力されないこととなると、ハイサイドパワーＭＯＳトランジスタ３０が導通から非導通に切り替えることが出来ないこととなり、ローサイドドライバ２０の制御状態によっては、ハイサイドパワーＭＯＳトランジスタ３０、ローサイドパワーＭＯＳトランジスタ４０が同時に導通してしまうこととなり、これにより両トランジスタ３０及び４０に貫通電流が流れてしまうという問題がある。
【００１８】
このリセットパルスＦが出力されなくなる理由を、図８のリセットパルス発生回路１４Ａ及びセットパルス発生回路１４Ｂの構成を参照しつつ、図１１及び図１２に示すタイミングチャートを用いて説明する。
図１１は、リセットパルス発生回路１４Ａの動作を示すタイミングチャートであり、（ａ）は正常動作時（電源電圧Ｖｃｃが安定している時）を示し、（ｂ）は電源電圧Ｖｃｃが変動した場合を示している。
【００１９】
電源電圧Ｖｃｃが安定している場合には、図１１（ａ）に示すように、論理和回路１３の出力信号Ｄが時刻ｔ１で立ち上がり、同時にその反転信号であるインバータ回路５１の出力信号Ｑが立ち下がると、インバータ回路５３のトランジスタＭＮ１が導通、ＭＰ１が非導通とされ、キャパシタＣ１の電荷が、放電により、ＲＣ遅延回路の時定数に沿って徐々に減少する。そして、インバータ回路５３の出力信号ＶＣＲは、時刻ｔ１以降、ＲＣ遅延回路の時定数で決まる過渡現象曲線に沿って「Ｌ」に漸近する。時刻ｔ２において出力信号ＶＣＲがインバータ回路５４の閾値以下となると、インバータ回路５４の出力信号Ｔが「Ｌ」から「Ｈ」に切り替わる。この出力信号Ｔと出力信号Ｑの論理和の否定値である出力信号ＵがＮＯＲ回路５５から出力される。この出力信号Ｕが、リセットパルスＦとして出力される。
【００２０】
しかし、図１１（ｂ）に示すように電源電圧Ｖｃｃが変動した場合、例えば、時刻ｔ１において入力信号Ｂが立ち上がるのと同時に電源電圧Ｖｃｃが外来ノイズ等の影響で０になった場合（この場合、出力信号Ｄは立ち上がらない）には、同時にインバータ回路５３の出力信号ＶＣＲが瞬時に「Ｌ」になってしまい、時刻ｔ５に電源電圧Ｖｃｃが元の値に復帰したとしても、「Ｌ」のままとなる。このようなことが生じるのは、以下の理由による。すなわち、電源電圧Ｖｃｃが０になると、これによりインバータ回路５３のトランジスタＭＰ１の寄生ダイオードＤｉが導通する。そして、この寄生ダイオードＤｉを通じて、キャパシタＣ１に蓄積された電荷が瞬時に放電され、これにより出力信号ＶＣＲが瞬時に「Ｌ」になってしまう。このため、時刻ｔ５で電源電圧Ｖｃｃが元の大きさに復帰しても、キャパシタＣ１に電荷が無いので、出力信号ＶＣＲは「Ｌ」のままとなる。一方、インバータ回路５４の出力信号Ｔは、時刻ｔ３の電源電圧Ｖｃｃの復帰により「Ｌ」から「Ｈ」に立ち上がる。このため、ＮＯＲ回路５５の出力信号Ｕは「Ｌ」のままとされ、従ってリセットパルスＦは発生しない。
【００２１】
なお、セットパルス発生回路１４Ｂの方では、電源電圧Ｖｃｃに変動があっても、セットパルスＥが発生しないという事態は生じない。図１２（ａ）は、正常時（電源電圧Ｖｃｃが安定しているとき）のセットパルス発生回路１４Ｂの動作を示すタイミングチャートであり、同図（ｂ）は、電源電圧Ｖｃｃが変動した場合のセットパルス発生回路１４Ｂの動作を示すタイミングチャートである。セットパルス発生回路１４Ｂでは、電源電圧Ｖｃｃが変動しても、ＰＯＲ回路１２のパワーオンリセットパルスＣにより時刻ｔ７、ｔ８の間に出力信号ＶＣＲ´が充電により回復する。このため、図１２（ｂ）に示すように、多少発生タイミングの遅延は生じるものの（ｔ３〜ｔ４のところがｔ８〜ｔ９となる）、電源変動がある場合にもセットパルスＥは発生する。
【００２２】
このように、図７に示す従来技術に係るエッジパルス発生回路によると、リセットパルス発生回路１４Ａが、電源電圧Ｖｃｃの不安定さによりリセットパルスＦを発生することができないことが生じ得る一方、セットパルス発生回路１４Ｂに関しては、電源電圧Ｖｃｃが不安定であってもセットパルスＥを発生する。このため、ローサイドドライバ２０の制御状態によっては、ハイサイドパワーＭＯＳトランジスタ３０、ローサイドパワーＭＯＳトランジスタ４０が同時に導通してしまうこととなり、これにより両トランジスタ３０及び４０に貫通電流が流れ、場合によってはトランジスタ３０及び４０が破壊される等、システムの安定性に影響を与えてしまうという問題がある。
【００２３】
本発明は、この問題に鑑みてなされたものであり、電源電圧が変動した場合においても確実にリセットパルスを出力させ、回路の誤動作を防止することが可能なパルス発生回路、およびそれを用いたハイサイドドライバ回路を目的とする。
【００２４】
【課題を解決するための手段】
上記目的達成のため、本発明に係るパルス発生回路は、入力信号の第１状態から第２状態への変化に基づいてリセットパルスを出力するリセットパルス発生回路と、前記入力信号の前記第２状態から前記第１状態への変化に基づいてセットパルスを出力するセットパルス発生回路とを有するパルス発生回路において、 前記リセットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第１のインバータ回路と、前記第１のインバータ回路の出力端と前記電源線との間に接続された第１のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第１の遅延部とを備え、前記セットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第２のインバータ回路と、前記第２のインバータ回路の出力端と前記接地線との間に接続された第２のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第２の遅延部とを備え、前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するように構成されていることを特徴とする。
【００２５】
この発明によれば、リセットパルス発生回路の前記第１のキャパシタが前記インバータ回路の出力端と前記電源線との間に接続され、前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するので、電源電圧が０となっても、電源電圧の復帰後インバータ回路の出力端はただちに復帰前の状態に戻すことができ、パルスを発生させることができる。このため、電源電圧の不安定さに起因して、出力されるべきパルスが出力されないという事態を回避することができ、これにより回路の動作を安定なものにすることができる。
【００２６】
また、本発明において、前記入力信号を反転させる反転回路を更に備え、前記リセットパルス発生回路およびセットパルス発生回路の一方に前記入力信号が入力され、他方に前記反転回路の出力が入力されているように構成することが出来る。また、前記第１及び第２のインバータ回路のそれぞれは、ソースが前記電源線に接続されたＰＭＯＳトランジスタと、ソースが接地線に接続されゲートが前記ＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタとからなり、前記遅延部は、前記ＮＭＯＳトランジスタのドレインと前記インバータ回路の出力端子との間に接続された抵抗を更に具備するように構成することが出来る。また、前記キャパシタは、ＭＯＳキャパシタとすることが出来る。
また、前記リセットパルス発生回路及びセットパルス回路は、前記入力信号と前記遅延出力信号とを論理演算して前記リセットパルスを生成出力する論理演算回路を更に備えるようにすることができる。
【００２７】
上記目的達成のため、本発明に係るハイサイドドライバ回路は、ハイサイドパワートランジスタとローサイドパワートランジスタとがブリッジ接続されたパワーデバイスの前記ハイサイドパワートランジスタを駆動するハイサイドドライバ回路において、入力信号の第１状態から第２状態への変化に基づいてリセットパルスを出力するリセットパルス発生回路および前記入力信号の前記第２状態から前記第１状態への変化に基づいてセットパルスを出力するセットパルス発生回路を有するパルス発生回路と、電源復帰時に前記パルス発生回路の入力信号としてパワーオンリセット信号を出力するパワーオンリセット回路と、前記パルス発生回路から出力されるリセットパルスおよびセットパルスのレベルをシフトさせるレベルシフト回路と、前記レベルシフトされたリセットパルスおよびセットパルスでそれぞれ出力状態がリセットおよびセットされるラッチ回路と、このラッチ回路の出力に応じて前記ハイサイドパワートランジスタを駆動するための駆動信号を出力する出力回路とを備え、前記リセットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第１のインバータ回路と、 前記第 1のインバータ回路の出力端と前記電源線との間に接続された第１のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第１の遅延部とを備え、前記セットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第２のインバータ回路と、 前記第２のインバータ回路の出力端と前記接地線との間に接続された第２のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第２の遅延部とを備え、前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するように構成されており、前記第２のインバータ回路は、前記入力信号が第２状態のときは前記電源線のレベルの信号を出力し、前記入力信号が第１状態のときは前記接地線のレベルの信号を出力し、前記パワーオンリセット信号が出力された間は前記電源線のレベルの信号を出力するものであることを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態を示す。本実施の形態に係る半導体回路は、図８に示す従来技術のハイサイドドライバ１０中のエッジパルス発生回路１４を図１に示すエッジパルス発生回路１４´で置き換えたものである。その他の部分は同一であるので、説明を省略する。また、本実施の形態に係るエッジパルス発生回路１４´中の構成のうち、従来技術のものと共通するものには同一の符号を付して説明は省略する。
【００２９】
本実施の形態に係るエッジパルス発生回路１４´は、リセットパルス発生回路１４Ａ´において、インバータ回路５３を構成するＲＣ遅延回路のキャパシタＣ１´の一端子が電源電圧Ｖｃｃと接続されており、この点、従来技術（図８）においてはキャパシタＣ１の一端子が接地電位ＧＮＤ側に接続されているのと異なる。
【００３０】
一方、セットパルス発生回路１４Ｂは、従来技術のものと同様の構成を備えており、キャパシタＣ２の接続も従来技術のものと同様、キャパシタＣ２の一端を接地電位ＧＮＤ側に接続している。このセットパルス発生回路１４Ｂでは、キャパシタＣ２の一端を電源電圧Ｖｃｃに接続するよりも、むしろ従来技術と同様に、接地電位ＧＮＤ側に接続するのが好ましい。キャパシタＣ２の一端を接地電位ＧＮＤ側に接続すると、電源電圧Ｖｃｃが復帰した時刻において出力信号Ｄが不定の状態となった場合であっても、コンデンサＣ２の初期状態（放電状態）により、ＮＯＲ回路５９への入力信号Ｘが確実に「Ｈ」となり、これにより、セットパルスＥが誤って出力されることが防止できるためである。キャパシタＣ２の一端を電源電圧Ｖｃｃ側に接続しておくと、同様のことが生じた場合、入力信号Ｘが「Ｌ」となることが生じ、誤ってセットパルスＥが発生することがあり得る。
【００３１】
次に、この実施の形態に係る半導体回路の作用を説明する。エッジパルス発生回路１４以外の部分の作用は従来技術の場合と同様であるので、以下ではエッジパルス発生回路１４の作用について説明する。
図２は、リセットパルス発生回路１４Ａの動作を示すタイミングチャートであり、（ａ）は正常動作時（電源電圧Ｖｃｃが安定している時）を示し、（ｂ）は電源電圧Ｖｃｃが変動した場合を示している。
電源電圧Ｖｃｃが安定している場合には、図２（ａ）に示すように、論理和回路１３の出力信号Ｄが時刻ｔ１で立ち上がり、同時にその反転信号であるインバータ回路５１の出力信号Ｑが立ち下がると、インバータ回路５３中のトランジスタＭＰ１が非導通とされ、トランジスタＭＮ１が導通する。これにより、コンデンサＣ１´に電荷が徐々に充電されていき、このため、出力信号ＶＣＲは、時刻ｔ１以降、ＲＣ遅延回路の時定数で決まる過渡現象曲線に沿って「Ｌ」に漸近する。時刻ｔ２において出力信号ＶＣＲがインバータ回路５４の閾値以下となると、インバータ回路５４の出力信号Ｔが「Ｌ」から「Ｈ」に切り替わる。この出力信号Ｔと出力信号Ｑの論理和の否定値である出力信号Ｕが、時刻ｔ１とｔ２の間で立ち上がる。この出力信号Ｕが、リセットパルスＦとして出力される。
【００３２】
また、図２（ｂ）に示すように、電源電圧Ｖｃｃが変動した場合、例えば、時刻ｔ１において出力信号Ｄが「Ｌ」から「Ｈ」へ立ち上がるのと同時に電源電圧Ｖｃｃが外来ノイズ等の影響で０になった場合には、次のように動作する。
まず、出力信号ＶＣＲは時刻ｔ１において瞬時に「Ｌ」に変化する。この時刻ｔ１ではキャパシタＣ１´には電荷が無いためである。しかし、時刻ｔ５において電源電圧Ｖｃｃが定常値に復帰すると、キャパシタＣ１´に電荷が無いことから、出力信号ＶＣＲも瞬時に「Ｈ」に復帰する。この時刻ｔ５で出力信号Ｄが「Ｈ」であることから、出力信号ＶＣＲは、時刻ｔ５以降、抵抗Ｒ１とキャパシタＣ１´で構成されるＲＣ遅延回路の時定数で決定される過渡現象曲線に沿って「Ｌ」へ漸近する。
【００３３】
インバータ回路５４の出力信号Ｔは、出力信号ＶＣＲが閾値以下となった時刻ｔ１０において「Ｌ」から「Ｈ」へ立ち上がる。
このため、ＮＯＲ回路５５の出力信号Ｕは、時刻ｔ５で立ち上がり時刻ｔ１０で立ち下がるパルス信号となり、これがリセットパルスＦとして出力される。
なお、セットパルス発生回路１４Ｂの構成は図１０に示す従来技術のものと同一であるので、その作用も、図３に示すように、従来技術の動作（図１２）と同様となる。
このように、この実施の形態によれば、電源電圧Ｖｃｃが変動した場合であっても、リセットパルス発生回路１４ＡよりリセットパルスＦを発生させることができ、ハイサイドドライバ１０の動作の安定性を確保することができる。
【００３４】
〔第２の実施の形態〕
図４は、本発明の第２の実施の形態を示す回路図である。この実施の形態のエッジパルス発生回路１４''は、リセットパルス発生回路１４Ａ''と、セットパルス発生回路１４Ｂ´とならなる。
リセットパルス発生回路１４Ａ''は、第１の実施の形態のリセットパルス発生回路１４Ａ´のインバータ回路５４及びＮＯＲ回路５５を、ＮＡＮＤ回路６０及びインバータ回路６１で置き換えたものである。
また、セットパルス発生回路１４Ｂ´は、第１の実施の形態のセットパルス発生回路１４Ｂのインバータ回路５８及びＮＯＲ回路５９を、ＮＡＮＤ回路６２及びインバータ回路６３により置き換えたものである。ＮＡＮＤ回路６０には、出力信号Ｄと、インバータ回路５３からの出力信号ＶＣＲが入力され、ＮＡＮＤ回路６２には、出力信号Ｄのインバータ回路５１による反転信号Ｑと、インバータ回路５３からの出力信号ＶＣＲ´が入力される。これにより、出力信号Ｕ、Ｙも、正常動作時、電源電圧Ｖｃｃが変動するときともに、第１の実施の形態と同様に出力されることができる（図５及び図６参照）。
【００３５】
以上、発明の実施の形態について説明したが、本発明は、これに限定されるものではなく、本発明の趣旨を逸脱しない範囲において、様々な変更、追加が可能である。例えば、上記実施の形態では、説明の簡単化のため、出力信号Ｄの変化と同時に電源電圧Ｖｃｃが変動する場合について説明したが、本発明は、このような入力信号と同時に生じる電源電圧Ｖｃｃの変動に限らず、あらゆる時刻での電源電圧Ｖｃｃの変動に対応できるものである。また、上記の実施の形態では、ハーフブリッジ接続のインバータ回路を駆動する例を示しているが、本発明はこれに限らず、ハイサイドスイッチング素子、ローサイドスイッチング素子を有するフルブリッジ回路や、３相インバータ回路等を駆動する場合にも適用可能である。また、論理回路も、図１、図４に示したものに限られず、様々な形式のものが利用できる。
なお、ハイサイドドライバ１０、ローサイドドライバ２０を１つのＩＣチップ上に内蔵させることにより、回路全体の部品点数の削減、信頼性の向上を図ることも可能である。また、ハイサイドドライバ１０、ローサイドドライバ２０に加え、ハイサイドパワーＭＯＳトランジスタ３０及びローサイドパワーＭＯＳトランジスタ４０も１つのＩＣチップ上に内蔵させることにより、一層の部品点数の削減、信頼性の向上を図ることも可能である。
【００３６】
【発明の効果】
以上述べたように、本発明に係る半導体回路によれば、電源電圧が変動した場合においても確実にパルスを出力させ、回路の誤動作を防止するパルス発生回路、およびそれを用いたハイサイドドライバ回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体回路の構成を示す回路図である。
【図２】 図１のリセットパルス発生回路１４Ａ'の動作を示すタイミングチャートである。
【図３】 図１のセットパルス発生回路１４Ｂの動作を示すタイミングチャート一例である。
【図４】 本発明の第２の実施の形態に係る半導体回路の構成を示す回路図である。
【図５】 図４のリセットパルス発生回路１４Ａ''の動作を示すタイミングチャートである。
【図６】 図４のセットパルス発生回路１４Ｂ'の動作を示すタイミングチャートである。
【図７】 従来の半導体回路１の構成例を示す。
【図８】 図７のエッジパルス発生回路１４の詳細な構成例を示す。
【図９】 図７に示す半導体回路１の正常時の動作を示すタイミングチャートである。
【図１０】 電源電圧Ｖｃｃが変動した場合の、半導体回路１の動作を示すタイミングチャートである。
【図１１】 図８に示すリセットパルス発生回路１４Ａの動作を示すタイミングチャートである。
【図１２】 図８に示すセットパルス発生回路１４Ｂの動作を示すタイミングチャートである。
【符号の説明】
１・・・半導体動回路、 １０…ハイサイドドライバ、 １１・・・入力回路、 １２・・・パワーオンリセット回路（ＰＯＲ回路）、 １３・・・論理和回路、 １４、１４´・・・エッジパルス発生回路、 １４Ａ、１４Ａ´・・・リセットパルス発生回路、 １４Ｂ・・・セットパルス発生回路、 １５・・・レベルシフト回路、 １６・・・ＲＳラッチ回路、 １７・・・出力回路、 ２０・・・ローサイドドライバ、 ３０・・・ハイサイドパワーＭＯＳトランジスタ、 ４０・・・ローサイドパワーＭＯＳトランジスタ、 ５１、５２、５３、５４、６１、６３・・・インバータ回路、 ５５、５９・・・ＮＯＲ回路、 ６０、６２・・・ＮＡＮＤ回路
【発明の属する技術分野】
本発明は、リセットパルス、セットパルス等を出力するパルス発生回路に関し、特にパワートランジスタがブリッジ接続されたパワーデバイスのハイサイドパワートランジスタを駆動するハイサイドドライバ回路に適したパルス発生回路およびそれを用いたハイサイドドライバ回路に関する。
【０００２】
【従来の技術】
上述したパワーデバイスを用いた半導体回路１の構成例を図７に示す。図７に示す半導体回路１は、ハーフブリッジ接続されたハイサイドＭＯＳトランジスタ３０とローサイドＭＯＳトランジスタ４０とをそれぞれ駆動するハイサイドドライバ１０とローサイドドライバ２０とを備えたものである。
ハイサイドパワーＭＯＳトランジスタ３０とローサイドパワーＭＯＳトランジスタ４０とは、ハイサイドドライバ１０とローサイドドライバ２０とにより交互に導通状態とされ、負荷Ｌｄに交番電力を供給する。
【０００３】
ハイサイドパワーＭＯＳトランジスタ３０とローサイドパワーＭＯＳトランジスタ４０とは、高圧電源Ｖｄと接地電位ＧＮＤ（ローサイド基準電位）との間に、中間端子Ｐｓｓを介してカスケード接続されている。以下では、この中間端子Ｐｓｓの電位をハイサイド基準電位Ｖｓｓと称する。ハイサイド基準電位Ｖｓｓは、ローサイドパワーＭＯＳトランジスタ４０のスイッチング状態に応じて振動する。すなわち、ローサイドパワーＭＯＳトランジスタ４０が導通（ＯＮ）されハイサイドパワーＭＯＳトランジスタ３０が非導通（ＯＦＦ）とされている場合には、ハイサイド基準電位Ｖｓｓは接地電位ＧＮＤに略等しくなり、また、ハイサイドパワーＭＯＳトランジスタ３０が導通されローサイドパワーＭＯＳトランジスタ４０が非導通とされている場合には、ハイサイド基準電位Ｖｓｓは電源電圧Ｖｄに略等しくなる。
【０００４】
そして、ハイサイドドライバ１０は、このハイサイドパワーＭＯＳトランジスタ３０のゲートに出力信号Ｇ（スイッチング信号）を出力してハイサイドパワーＭＯＳトランジスタ３０の導通、非導通を切り替えている。
同様に、ローサイドドライバ２０は、このローサイドパワーＭＯＳトランジスタ４０のゲートに出力信号を出力してローサイドパワーＭＯＳトランジスタ４０の導通、非導通を切り替えている。
【０００５】
次に、ハイサイドドライバ１０の構成を説明する。ハイサイドドライバ１０は、入力回路１１、パワーオンリセット回路（ＰＯＲ回路）１２、論理和回路１３、エッジパルス発生回路１４、レベルシフト回路１５、ＲＳラッチ回路１６、出力回路１７を備えている。入力回路１１、エッジパルス発生回路１４には、接地電位ＧＮＤを基準とした電源電圧Ｖｃｃが供給されている。
【０００６】
入力回路１１は、所定のタイミングで「Ｈ」、「Ｌ」の切り替わる入力信号Ｂを入力させ出力するものである。ここでは、入力回路１１に入力される入力信号Ｂは負論理の信号であり、従って、入力信号が「Ｌ」から「Ｈ」に立ち上がったときにハイサイドパワーＭＯＳトランジスタ３０が非導通とされ、入力信号が「Ｈ」から「Ｌ」に立ち下がったときにハイサイドパワーＭＯＳトランジスタ３０が導通されるものとする。
【０００７】
ＰＯＲ回路１２は、電源電圧Ｖｃｃの立ち上がりを検出してパワーオンリセットパルスＣを出力するものである。電源電圧Ｖｃｃが閾値以上で安定している場合には、ＰＯＲ回路１２の出力は「Ｌ」のままであり、閾値以下となり、再度復帰した場合に初めてＰＯＲ回路１２からパワーオンリセットパルスＣが出力される。これによりＰＯＲ回路１２は、電源電圧Ｖｃｃの状態を監視する機能を果たす。論理和回路１３は、入力回路１１からの入力信号Ｂと、ＰＯＲ回路１２からの入力信号（パワーオンリセットパルスＣ）の論理和としての出力信号Ｄを出力するものである。
【０００８】
エッジパルス発生回路１４は、この論理和回路１３から出力される出力信号Ｄを入力として、この出力信号Ｄの立ち上がりに応じて、ハイサイドパワーＭＯＳトランジスタ３０を非導通にするためのリセットパルスＦを出力するとともに、出力信号Ｄの立ち下がりに応じて、ハイサイドパワーＭＯＳトランジスタ３０を導通するためのセットパルスＥを出力するものである。レベルシフト回路１５は、エッジパルス発生回路１４から出力されるリセットパルスＦ及びセットパルスＥを、接地電位ＧＮＤ基準からハイサイド基準電位Ｖｓｓ基準にシフトするためのものである。
【０００９】
また、ＲＳラッチ回路１６は、このレベルシフトされたリセットパルス及びセットパルスをラッチするためのものである。また出力回路１７は、このラッチされたリセットパルス又はセットパルスに対応して、ハイサイドパワーＭＯＳトランジスタ３０のゲートに出力される出力信号（スイッチング信号）Ｇを「Ｈ」と「Ｌ」の間で切り替えるものである。この出力信号Ｇが切り替わることにより、ハイサイドパワーＭＯＳトランジスタ３０の導通、非導通が切り替えられる。なお、ＲＳラッチ１６と出力回路１７とは、ハイサイド基準電位Ｖｓｓを基準としたハイサイド電源ＶＢＳにより駆動される。
なお、ローサイドドライバ２０は、レベルシフト回路１５の構成等を除き、ほぼハイサイドドライバ１０と同様の構成を有している。
【００１０】
次に、図７のエッジパルス発生回路１４の詳細な構成例を図８に示す。図８に示すように、エッジパルス発生回路１４は、リセットパルス発生回路１４Ａと、セットパルス発生回路１４Ｂと、インバータ回路５１とから構成される。
リセットパルス発生回路１４Ａとセットパルス発生回路１４Ｂとは、前者がインバータ回路５１を介して論理和回路１３の出力信号Ｄを入力させているのに対し、後者はインバータ回路５１を介さずに出力信号Ｄを入力させている点において異なり、その他の構成は同一である。
【００１１】
リセットパルス発生回路１４Ａは、インバータ回路５２、５３、５４と、ＮＯＲ回路５５とから構成される。インバータ回路５３は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータ回路と、抵抗Ｒ１とキャパシタＣ１からなりこのＣＭＯＳインバータ回路の出力側に接続されるＲＣ遅延回路とから構成されている。ＲＣ遅延回路は、ＲＣ時定数により決まる過渡現象曲線に沿って出力信号を徐々に変化させ、インバータ回路５４の閾値に達したところでインバータ回路５４の出力信号の論理を切り替えることにより入力信号を所定時間遅延させるものである。なお、このような遅延回路を開示するものとして、特許文献１が知られている。
【００１２】
また、ＮＯＲ回路５５は、インバータ回路５４の出力信号Ｔと、インバータ回路５１の出力信号Ｑの論理和の否定値Ｕを出力するものである。セットパルス発生回路１４Ｂは、インバータ回路５６、５７、５８とＮＯＲ回路５９とから構成されており、これらはそれぞれ、インバータ回路５２、５３、５４及びＮＯＲ回路５５と同様の機能を有している。インバータ回路５７は、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータ回路と、抵抗Ｒ２とキャパシタＣ２からなりこのＣＭＯＳインバータ回路の出力側に接続されるＲＣ遅延回路とから構成されている。なお、図１中、Ｘ、Ｙはそれぞれ、インバータ回路５８の出力信号、ＮＯＲ回路５９の出力信号を示している。
【００１３】
次に、この図７に示す回路の正常時の動作を示すタイミングチャートを図９に示す。図９（ａ）は、入力信号Ｂが「Ｌ」から「Ｈ」に切り替わる場合のタイミングチャートを示しており、図９（ｂ）は、入力信号Ｂが逆に「Ｈ」から「Ｌ」に切り替わる場合のタイミングチャートを示している。
【００１４】
図９（ａ）に示すように、時刻ｔ１にて入力回路１１への入力信号Ｂが「Ｌ」から「Ｈ」に切り替わると、この時点から時刻ｔ２まで、リセットパルス発生回路１４ＡがリセットパルスＦを出力する。このリセットパルスＦはレベルシフト回路１５にて高圧側に伝達されＲＳラッチ回路１６をリセットし、出力回路１７の出力信号Ｇを「Ｈ」から「Ｌ」にする。
また、図９（ｂ）に示すように、時刻ｔ３にて入力信号Ｂが「Ｈ」から「Ｌ」に切り替わると、この時点から時刻ｔ４まで、セットパルス発生回路は１４ＢがセットパルスＥを出力する。このセットパルスＥはレベルシフト回路１５にて高圧側に伝達されＲＳラッチ回路１６をセットし、出力回路１７の出力信号Ｇを「Ｌ」から「Ｈ」にする。
【００１５】
【特許文献１】
特開２００２−１２４８５８号公報（第４〜５頁、図１等）
【００１６】
【発明が解決しようとする課題】
図７に示す半導体回路１では、セットパルスＥとリセットパルスＦが入力信号Ｂの論理が切り替わるごとに交互に出力され、これにより、ハイサイドパワーＭＯＳトランジスタ３０の導通、非導通が制御される。
しかし、図１０（ａ）に示すように、電源電圧Ｖｃｃが変動する場合、例えば、入力信号Ｂが「Ｌ」から「Ｈ」に切り替わると同時に外来ノイズ等の影響により電源電圧Ｖｃｃが０となるような場合がある。このような場合には、時刻ｔ５とｔ６の間でリセットパルス発生回路１４Ａから出力されるべきリセットパルスＦ（図１０（ａ）に点線で示す）が出力されず、この結果出力回路１７からの出力信号Ｇが刻「Ｈ」から「Ｌ」に切り替わらない、という問題が生ずる。
【００１７】
一方、図１０（ａ）とは逆に、図１０（ｂ）に示すように、入力信号Ｂが「Ｈ」から「Ｌ」に切り替わると同時に、外来ノイズ等の影響により電源電圧Ｖｃｃが、０となるような場合がある。この場合には、時刻ｔ７とｔ８の間でリセットパルスＦが出力され（ただし、これ自体は出力信号Ｇには影響を与えない）、一方、セットパルスＥは、図１０（ｂ）に示す場合と同様に時刻ｔ８とｔ９の間で出力される（ただし、出力タイミングは遅れる）。
このように、出力されるべきリセットパルスＦが出力されないこととなると、ハイサイドパワーＭＯＳトランジスタ３０が導通から非導通に切り替えることが出来ないこととなり、ローサイドドライバ２０の制御状態によっては、ハイサイドパワーＭＯＳトランジスタ３０、ローサイドパワーＭＯＳトランジスタ４０が同時に導通してしまうこととなり、これにより両トランジスタ３０及び４０に貫通電流が流れてしまうという問題がある。
【００１８】
このリセットパルスＦが出力されなくなる理由を、図８のリセットパルス発生回路１４Ａ及びセットパルス発生回路１４Ｂの構成を参照しつつ、図１１及び図１２に示すタイミングチャートを用いて説明する。
図１１は、リセットパルス発生回路１４Ａの動作を示すタイミングチャートであり、（ａ）は正常動作時（電源電圧Ｖｃｃが安定している時）を示し、（ｂ）は電源電圧Ｖｃｃが変動した場合を示している。
【００１９】
電源電圧Ｖｃｃが安定している場合には、図１１（ａ）に示すように、論理和回路１３の出力信号Ｄが時刻ｔ１で立ち上がり、同時にその反転信号であるインバータ回路５１の出力信号Ｑが立ち下がると、インバータ回路５３のトランジスタＭＮ１が導通、ＭＰ１が非導通とされ、キャパシタＣ１の電荷が、放電により、ＲＣ遅延回路の時定数に沿って徐々に減少する。そして、インバータ回路５３の出力信号ＶＣＲは、時刻ｔ１以降、ＲＣ遅延回路の時定数で決まる過渡現象曲線に沿って「Ｌ」に漸近する。時刻ｔ２において出力信号ＶＣＲがインバータ回路５４の閾値以下となると、インバータ回路５４の出力信号Ｔが「Ｌ」から「Ｈ」に切り替わる。この出力信号Ｔと出力信号Ｑの論理和の否定値である出力信号ＵがＮＯＲ回路５５から出力される。この出力信号Ｕが、リセットパルスＦとして出力される。
【００２０】
しかし、図１１（ｂ）に示すように電源電圧Ｖｃｃが変動した場合、例えば、時刻ｔ１において入力信号Ｂが立ち上がるのと同時に電源電圧Ｖｃｃが外来ノイズ等の影響で０になった場合（この場合、出力信号Ｄは立ち上がらない）には、同時にインバータ回路５３の出力信号ＶＣＲが瞬時に「Ｌ」になってしまい、時刻ｔ５に電源電圧Ｖｃｃが元の値に復帰したとしても、「Ｌ」のままとなる。このようなことが生じるのは、以下の理由による。すなわち、電源電圧Ｖｃｃが０になると、これによりインバータ回路５３のトランジスタＭＰ１の寄生ダイオードＤｉが導通する。そして、この寄生ダイオードＤｉを通じて、キャパシタＣ１に蓄積された電荷が瞬時に放電され、これにより出力信号ＶＣＲが瞬時に「Ｌ」になってしまう。このため、時刻ｔ５で電源電圧Ｖｃｃが元の大きさに復帰しても、キャパシタＣ１に電荷が無いので、出力信号ＶＣＲは「Ｌ」のままとなる。一方、インバータ回路５４の出力信号Ｔは、時刻ｔ３の電源電圧Ｖｃｃの復帰により「Ｌ」から「Ｈ」に立ち上がる。このため、ＮＯＲ回路５５の出力信号Ｕは「Ｌ」のままとされ、従ってリセットパルスＦは発生しない。
【００２１】
なお、セットパルス発生回路１４Ｂの方では、電源電圧Ｖｃｃに変動があっても、セットパルスＥが発生しないという事態は生じない。図１２（ａ）は、正常時（電源電圧Ｖｃｃが安定しているとき）のセットパルス発生回路１４Ｂの動作を示すタイミングチャートであり、同図（ｂ）は、電源電圧Ｖｃｃが変動した場合のセットパルス発生回路１４Ｂの動作を示すタイミングチャートである。セットパルス発生回路１４Ｂでは、電源電圧Ｖｃｃが変動しても、ＰＯＲ回路１２のパワーオンリセットパルスＣにより時刻ｔ７、ｔ８の間に出力信号ＶＣＲ´が充電により回復する。このため、図１２（ｂ）に示すように、多少発生タイミングの遅延は生じるものの（ｔ３〜ｔ４のところがｔ８〜ｔ９となる）、電源変動がある場合にもセットパルスＥは発生する。
【００２２】
このように、図７に示す従来技術に係るエッジパルス発生回路によると、リセットパルス発生回路１４Ａが、電源電圧Ｖｃｃの不安定さによりリセットパルスＦを発生することができないことが生じ得る一方、セットパルス発生回路１４Ｂに関しては、電源電圧Ｖｃｃが不安定であってもセットパルスＥを発生する。このため、ローサイドドライバ２０の制御状態によっては、ハイサイドパワーＭＯＳトランジスタ３０、ローサイドパワーＭＯＳトランジスタ４０が同時に導通してしまうこととなり、これにより両トランジスタ３０及び４０に貫通電流が流れ、場合によってはトランジスタ３０及び４０が破壊される等、システムの安定性に影響を与えてしまうという問題がある。
【００２３】
本発明は、この問題に鑑みてなされたものであり、電源電圧が変動した場合においても確実にリセットパルスを出力させ、回路の誤動作を防止することが可能なパルス発生回路、およびそれを用いたハイサイドドライバ回路を目的とする。
【００２４】
【課題を解決するための手段】
上記目的達成のため、本発明に係るパルス発生回路は、入力信号の第１状態から第２状態への変化に基づいてリセットパルスを出力するリセットパルス発生回路と、前記入力信号の前記第２状態から前記第１状態への変化に基づいてセットパルスを出力するセットパルス発生回路とを有するパルス発生回路において、 前記リセットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第１のインバータ回路と、前記第１のインバータ回路の出力端と前記電源線との間に接続された第１のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第１の遅延部とを備え、前記セットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第２のインバータ回路と、前記第２のインバータ回路の出力端と前記接地線との間に接続された第２のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第２の遅延部とを備え、前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するように構成されていることを特徴とする。
【００２５】
この発明によれば、リセットパルス発生回路の前記第１のキャパシタが前記インバータ回路の出力端と前記電源線との間に接続され、前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するので、電源電圧が０となっても、電源電圧の復帰後インバータ回路の出力端はただちに復帰前の状態に戻すことができ、パルスを発生させることができる。このため、電源電圧の不安定さに起因して、出力されるべきパルスが出力されないという事態を回避することができ、これにより回路の動作を安定なものにすることができる。
【００２６】
また、本発明において、前記入力信号を反転させる反転回路を更に備え、前記リセットパルス発生回路およびセットパルス発生回路の一方に前記入力信号が入力され、他方に前記反転回路の出力が入力されているように構成することが出来る。また、前記第１及び第２のインバータ回路のそれぞれは、ソースが前記電源線に接続されたＰＭＯＳトランジスタと、ソースが接地線に接続されゲートが前記ＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタとからなり、前記遅延部は、前記ＮＭＯＳトランジスタのドレインと前記インバータ回路の出力端子との間に接続された抵抗を更に具備するように構成することが出来る。また、前記キャパシタは、ＭＯＳキャパシタとすることが出来る。
また、前記リセットパルス発生回路及びセットパルス回路は、前記入力信号と前記遅延出力信号とを論理演算して前記リセットパルスを生成出力する論理演算回路を更に備えるようにすることができる。
【００２７】
上記目的達成のため、本発明に係るハイサイドドライバ回路は、ハイサイドパワートランジスタとローサイドパワートランジスタとがブリッジ接続されたパワーデバイスの前記ハイサイドパワートランジスタを駆動するハイサイドドライバ回路において、入力信号の第１状態から第２状態への変化に基づいてリセットパルスを出力するリセットパルス発生回路および前記入力信号の前記第２状態から前記第１状態への変化に基づいてセットパルスを出力するセットパルス発生回路を有するパルス発生回路と、電源復帰時に前記パルス発生回路の入力信号としてパワーオンリセット信号を出力するパワーオンリセット回路と、前記パルス発生回路から出力されるリセットパルスおよびセットパルスのレベルをシフトさせるレベルシフト回路と、前記レベルシフトされたリセットパルスおよびセットパルスでそれぞれ出力状態がリセットおよびセットされるラッチ回路と、このラッチ回路の出力に応じて前記ハイサイドパワートランジスタを駆動するための駆動信号を出力する出力回路とを備え、前記リセットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第１のインバータ回路と、 前記第 1のインバータ回路の出力端と前記電源線との間に接続された第１のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第１の遅延部とを備え、前記セットパルス発生回路は、電源線と接地線との間に相補対接続された一対のトランジスタを含む第２のインバータ回路と、 前記第２のインバータ回路の出力端と前記接地線との間に接続された第２のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第２の遅延部とを備え、前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するように構成されており、前記第２のインバータ回路は、前記入力信号が第２状態のときは前記電源線のレベルの信号を出力し、前記入力信号が第１状態のときは前記接地線のレベルの信号を出力し、前記パワーオンリセット信号が出力された間は前記電源線のレベルの信号を出力するものであることを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態を示す。本実施の形態に係る半導体回路は、図８に示す従来技術のハイサイドドライバ１０中のエッジパルス発生回路１４を図１に示すエッジパルス発生回路１４´で置き換えたものである。その他の部分は同一であるので、説明を省略する。また、本実施の形態に係るエッジパルス発生回路１４´中の構成のうち、従来技術のものと共通するものには同一の符号を付して説明は省略する。
【００２９】
本実施の形態に係るエッジパルス発生回路１４´は、リセットパルス発生回路１４Ａ´において、インバータ回路５３を構成するＲＣ遅延回路のキャパシタＣ１´の一端子が電源電圧Ｖｃｃと接続されており、この点、従来技術（図８）においてはキャパシタＣ１の一端子が接地電位ＧＮＤ側に接続されているのと異なる。
【００３０】
一方、セットパルス発生回路１４Ｂは、従来技術のものと同様の構成を備えており、キャパシタＣ２の接続も従来技術のものと同様、キャパシタＣ２の一端を接地電位ＧＮＤ側に接続している。このセットパルス発生回路１４Ｂでは、キャパシタＣ２の一端を電源電圧Ｖｃｃに接続するよりも、むしろ従来技術と同様に、接地電位ＧＮＤ側に接続するのが好ましい。キャパシタＣ２の一端を接地電位ＧＮＤ側に接続すると、電源電圧Ｖｃｃが復帰した時刻において出力信号Ｄが不定の状態となった場合であっても、コンデンサＣ２の初期状態（放電状態）により、ＮＯＲ回路５９への入力信号Ｘが確実に「Ｈ」となり、これにより、セットパルスＥが誤って出力されることが防止できるためである。キャパシタＣ２の一端を電源電圧Ｖｃｃ側に接続しておくと、同様のことが生じた場合、入力信号Ｘが「Ｌ」となることが生じ、誤ってセットパルスＥが発生することがあり得る。
【００３１】
次に、この実施の形態に係る半導体回路の作用を説明する。エッジパルス発生回路１４以外の部分の作用は従来技術の場合と同様であるので、以下ではエッジパルス発生回路１４の作用について説明する。
図２は、リセットパルス発生回路１４Ａの動作を示すタイミングチャートであり、（ａ）は正常動作時（電源電圧Ｖｃｃが安定している時）を示し、（ｂ）は電源電圧Ｖｃｃが変動した場合を示している。
電源電圧Ｖｃｃが安定している場合には、図２（ａ）に示すように、論理和回路１３の出力信号Ｄが時刻ｔ１で立ち上がり、同時にその反転信号であるインバータ回路５１の出力信号Ｑが立ち下がると、インバータ回路５３中のトランジスタＭＰ１が非導通とされ、トランジスタＭＮ１が導通する。これにより、コンデンサＣ１´に電荷が徐々に充電されていき、このため、出力信号ＶＣＲは、時刻ｔ１以降、ＲＣ遅延回路の時定数で決まる過渡現象曲線に沿って「Ｌ」に漸近する。時刻ｔ２において出力信号ＶＣＲがインバータ回路５４の閾値以下となると、インバータ回路５４の出力信号Ｔが「Ｌ」から「Ｈ」に切り替わる。この出力信号Ｔと出力信号Ｑの論理和の否定値である出力信号Ｕが、時刻ｔ１とｔ２の間で立ち上がる。この出力信号Ｕが、リセットパルスＦとして出力される。
【００３２】
また、図２（ｂ）に示すように、電源電圧Ｖｃｃが変動した場合、例えば、時刻ｔ１において出力信号Ｄが「Ｌ」から「Ｈ」へ立ち上がるのと同時に電源電圧Ｖｃｃが外来ノイズ等の影響で０になった場合には、次のように動作する。
まず、出力信号ＶＣＲは時刻ｔ１において瞬時に「Ｌ」に変化する。この時刻ｔ１ではキャパシタＣ１´には電荷が無いためである。しかし、時刻ｔ５において電源電圧Ｖｃｃが定常値に復帰すると、キャパシタＣ１´に電荷が無いことから、出力信号ＶＣＲも瞬時に「Ｈ」に復帰する。この時刻ｔ５で出力信号Ｄが「Ｈ」であることから、出力信号ＶＣＲは、時刻ｔ５以降、抵抗Ｒ１とキャパシタＣ１´で構成されるＲＣ遅延回路の時定数で決定される過渡現象曲線に沿って「Ｌ」へ漸近する。
【００３３】
インバータ回路５４の出力信号Ｔは、出力信号ＶＣＲが閾値以下となった時刻ｔ１０において「Ｌ」から「Ｈ」へ立ち上がる。
このため、ＮＯＲ回路５５の出力信号Ｕは、時刻ｔ５で立ち上がり時刻ｔ１０で立ち下がるパルス信号となり、これがリセットパルスＦとして出力される。
なお、セットパルス発生回路１４Ｂの構成は図１０に示す従来技術のものと同一であるので、その作用も、図３に示すように、従来技術の動作（図１２）と同様となる。
このように、この実施の形態によれば、電源電圧Ｖｃｃが変動した場合であっても、リセットパルス発生回路１４ＡよりリセットパルスＦを発生させることができ、ハイサイドドライバ１０の動作の安定性を確保することができる。
【００３４】
〔第２の実施の形態〕
図４は、本発明の第２の実施の形態を示す回路図である。この実施の形態のエッジパルス発生回路１４''は、リセットパルス発生回路１４Ａ''と、セットパルス発生回路１４Ｂ´とならなる。
リセットパルス発生回路１４Ａ''は、第１の実施の形態のリセットパルス発生回路１４Ａ´のインバータ回路５４及びＮＯＲ回路５５を、ＮＡＮＤ回路６０及びインバータ回路６１で置き換えたものである。
また、セットパルス発生回路１４Ｂ´は、第１の実施の形態のセットパルス発生回路１４Ｂのインバータ回路５８及びＮＯＲ回路５９を、ＮＡＮＤ回路６２及びインバータ回路６３により置き換えたものである。ＮＡＮＤ回路６０には、出力信号Ｄと、インバータ回路５３からの出力信号ＶＣＲが入力され、ＮＡＮＤ回路６２には、出力信号Ｄのインバータ回路５１による反転信号Ｑと、インバータ回路５３からの出力信号ＶＣＲ´が入力される。これにより、出力信号Ｕ、Ｙも、正常動作時、電源電圧Ｖｃｃが変動するときともに、第１の実施の形態と同様に出力されることができる（図５及び図６参照）。
【００３５】
以上、発明の実施の形態について説明したが、本発明は、これに限定されるものではなく、本発明の趣旨を逸脱しない範囲において、様々な変更、追加が可能である。例えば、上記実施の形態では、説明の簡単化のため、出力信号Ｄの変化と同時に電源電圧Ｖｃｃが変動する場合について説明したが、本発明は、このような入力信号と同時に生じる電源電圧Ｖｃｃの変動に限らず、あらゆる時刻での電源電圧Ｖｃｃの変動に対応できるものである。また、上記の実施の形態では、ハーフブリッジ接続のインバータ回路を駆動する例を示しているが、本発明はこれに限らず、ハイサイドスイッチング素子、ローサイドスイッチング素子を有するフルブリッジ回路や、３相インバータ回路等を駆動する場合にも適用可能である。また、論理回路も、図１、図４に示したものに限られず、様々な形式のものが利用できる。
なお、ハイサイドドライバ１０、ローサイドドライバ２０を１つのＩＣチップ上に内蔵させることにより、回路全体の部品点数の削減、信頼性の向上を図ることも可能である。また、ハイサイドドライバ１０、ローサイドドライバ２０に加え、ハイサイドパワーＭＯＳトランジスタ３０及びローサイドパワーＭＯＳトランジスタ４０も１つのＩＣチップ上に内蔵させることにより、一層の部品点数の削減、信頼性の向上を図ることも可能である。
【００３６】
【発明の効果】
以上述べたように、本発明に係る半導体回路によれば、電源電圧が変動した場合においても確実にパルスを出力させ、回路の誤動作を防止するパルス発生回路、およびそれを用いたハイサイドドライバ回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体回路の構成を示す回路図である。
【図２】 図１のリセットパルス発生回路１４Ａ'の動作を示すタイミングチャートである。
【図３】 図１のセットパルス発生回路１４Ｂの動作を示すタイミングチャート一例である。
【図４】 本発明の第２の実施の形態に係る半導体回路の構成を示す回路図である。
【図５】 図４のリセットパルス発生回路１４Ａ''の動作を示すタイミングチャートである。
【図６】 図４のセットパルス発生回路１４Ｂ'の動作を示すタイミングチャートである。
【図７】 従来の半導体回路１の構成例を示す。
【図８】 図７のエッジパルス発生回路１４の詳細な構成例を示す。
【図９】 図７に示す半導体回路１の正常時の動作を示すタイミングチャートである。
【図１０】 電源電圧Ｖｃｃが変動した場合の、半導体回路１の動作を示すタイミングチャートである。
【図１１】 図８に示すリセットパルス発生回路１４Ａの動作を示すタイミングチャートである。
【図１２】 図８に示すセットパルス発生回路１４Ｂの動作を示すタイミングチャートである。
【符号の説明】
１・・・半導体動回路、 １０…ハイサイドドライバ、 １１・・・入力回路、 １２・・・パワーオンリセット回路（ＰＯＲ回路）、 １３・・・論理和回路、 １４、１４´・・・エッジパルス発生回路、 １４Ａ、１４Ａ´・・・リセットパルス発生回路、 １４Ｂ・・・セットパルス発生回路、 １５・・・レベルシフト回路、 １６・・・ＲＳラッチ回路、 １７・・・出力回路、 ２０・・・ローサイドドライバ、 ３０・・・ハイサイドパワーＭＯＳトランジスタ、 ４０・・・ローサイドパワーＭＯＳトランジスタ、 ５１、５２、５３、５４、６１、６３・・・インバータ回路、 ５５、５９・・・ＮＯＲ回路、 ６０、６２・・・ＮＡＮＤ回路
Claims (12)
- 入力信号の第１状態から第２状態への変化に基づいてリセットパルスを出力するリセットパルス発生回路と、
前記入力信号の前記第２状態から前記第１状態への変化に基づいてセットパルスを出力するセットパルス発生回路と
を有するパルス発生回路において、
前記リセットパルス発生回路は、
電源線と接地線との間に相補対接続された一対のトランジスタを含む第１のインバータ回路と、
前記第１のインバータ回路の出力端と前記電源線との間に接続された第１のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第１の遅延部とを備え、
前記セットパルス発生回路は、
電源線と接地線との間に相補対接続された一対のトランジスタを含む第２のインバータ回路と、
前記第２のインバータ回路の出力端と前記接地線との間に接続された第２のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第２の遅延部とを備え、
前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するように構成されている
ことを特徴とするパルス発生回路。 - 前記入力信号を反転させる反転回路を備え、
前記リセットパルス発生回路およびセットパルス発生回路の一方に前記入力信号が入力され、他方に前記反転回路の出力が入力されている
ことを特徴とする請求項１記載のパルス発生回路。 - 前記第１及び第２のインバータ回路のそれぞれは、ソースが前記電源線に接続されたＰＭＯＳトランジスタと、ソースが接地線に接続されゲートが前記ＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタとからなり、
前記第１及び第２の遅延部は、前記ＮＭＯＳトランジスタのドレインと前記インバータ回路の出力端子との間に接続された抵抗を更に具備する
ことを特徴とする請求項１に記載のパルス発生回路。 - 前記キャパシタは、ＭＯＳキャパシタであることを特徴とする請求項１記載のパルス発生回路。
- 前記リセットパルス発生回路は、前記入力信号と前記遅延出力信号とを論理演算して前記リセットパルスを生成出力する論理演算回路を更に備えた請求項１に記載のパルス発生回路。
- 前記セットパルス発生回路は、前記入力信号と前記遅延出力信号とを論理演算して前記セットパルスを生成出力する論理演算回路を更に備えた請求項１に記載のパルス発生回路。
- ハイサイドパワートランジスタとローサイドパワートランジスタとがブリッジ接続されたパワーデバイスの前記ハイサイドパワートランジスタを駆動するハイサイドドライバ回路において、
入力信号の第１状態から第２状態への変化に基づいてリセットパルスを出力するリセットパルス発生回路および前記入力信号の前記第２状態から前記第１状態への変化に基づいてセットパルスを出力するセットパルス発生回路を有するパルス発生回路と、
電源復帰時に前記パルス発生回路の入力信号としてパワーオンリセット信号を出力するパワーオンリセット回路と、
前記パルス発生回路から出力されるリセットパルスおよびセットパルスのレベルをシフトさせるレベルシフト回路と、
前記レベルシフトされたリセットパルスおよびセットパルスでそれぞれ出力状態がリセットおよびセットされるラッチ回路と、
このラッチ回路の出力に応じて前記ハイサイドパワートランジスタを駆動するための駆動信号を出力する出力回路と
を備え、
前記リセットパルス発生回路は、
電源線と接地線との間に相補対接続された一対のトランジスタを含む第１のインバータ回路と、
前記第１のインバータ回路の出力端と前記電源線との間に接続された第１のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第１の遅延部とを備え、
前記セットパルス発生回路は、
電源線と接地線との間に相補対接続された一対のトランジスタを含む第２のインバータ回路と、
前記第２のインバータ回路の出力端と前記接地線との間に接続された第２のキャパシタを含み前記入力信号の状態変化を遅延させた遅延出力信号を出力する第２の遅延部とを備え、
前記第１のインバータ回路は、前記入力信号が前記第１状態のときは前記電源線のレベルの信号を出力し、前記入力信号が前記第２状態のときは前記接地線のレベルの信号を出力するように構成されており、
前記第２のインバータ回路は、前記入力信号が第２状態のときは前記電源線のレベルの信号を出力し、前記入力信号が第１状態のときは前記接地線のレベルの信号を出力し、前記パワーオンリセット信号が出力された間は前記電源線のレベルの信号を出力するものである
ことを特徴とするハイサイドドライバ回路。 - 前記入力信号を反転させる反転回路を備え、
前記リセットパルス発生回路およびセットパルス発生回路の一方に前記入力信号が入力され、他方に前記反転回路の出力が入力されている
ことを特徴とする請求項７記載のハイサイドドライバ回路。 - 前記第１及び第２のインバータ回路のそれぞれは、ソースが前記電源線に接続されたＰＭＯＳトランジスタと、ソースが接地線に接続されゲートが前記ＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタとからなり、
前記第１及び第２の遅延部は、前記ＮＭＯＳトランジスタのドレインと前記インバータ回路の出力端子との間に接続された抵抗を更に具備する
ことを特徴とする請求項７に記載のハイサイドドライバ回路。 - 前記キャパシタは、ＭＯＳキャパシタであることを特徴とする請求項７記載のハイサイドドライバ回路。
- 前記リセットパルス発生回路は、前記入力信号と前記遅延出力信号とを論理演算して前記リセットパルスを生成出力する論理演算回路を更に備えた請求項７に記載のハイサイドドライバ回路。
- 前記セットパルス発生回路は、前記入力信号と前記遅延出力信号とを論理演算して前記セットパルスを生成出力する論理演算回路を更に備えた請求項７に記載のハイサイドドライバ回路。
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