JP2021082887A - スイッチング制御回路 - Google Patents

Abstract

【課題】高電圧側の電圧が変動した際にも、適切な制御信号を出力できるスイッチング制御回路を提供する。【解決手段】スイッチング制御回路は、負荷を駆動するためのブリッジ回路のスイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記スイッチング素子をオンするためのセット信号に基づいて、前記スイッチング素子をオンするための第１論理レベルの制御信号を、信号ラインに出力し、前記スイッチング素子をオフするためのリセット信号に基づいて、前記スイッチング素子をオフするための第２論理レベルの前記制御信号を、前記信号ラインに出力する制御回路と、前記リセット信号が前記制御回路に入力された後、前記セット信号が前記制御回路に入力される前の期間に、前記信号ラインの論理レベルを前記第２論理レベルに設定する設定回路と、前記制御信号に基づいて、前記スイッチング素子を駆動する駆動回路と、を備える。【選択図】図２

Description

本発明は、スイッチング制御回路に関する。

マイコンから出力される信号に基づいて、上アームのスイッチング素子のスイッチングを制御する制御回路がある（例えば、特許文献１）。

特開平９−１７２３５８号公報

ところで、制御回路は、高電圧側の電源が変動した際に、スイッチング素子をオフする制御信号を生成すべきところ、誤ってスイッチング素子をオンする制御信号を生成することがある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、高電圧側の電圧が変動した際にも、適切な制御信号を出力できるスイッチング制御回路を提供することにある。

前述した課題を解決する本発明にかかるスイッチング制御回路の態様は、負荷を駆動するためのブリッジ回路のスイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記スイッチング素子をオンするためのセット信号に基づいて、前記スイッチング素子をオンするための第１論理レベルの制御信号を、信号ラインに出力し、前記スイッチング素子をオフするためのリセット信号に基づいて、前記スイッチング素子をオフするための第２論理レベルの前記制御信号を、前記信号ラインに出力する制御回路と、前記リセット信号が前記制御回路に入力された後、前記セット信号が前記制御回路に入力される前の期間に、前記信号ラインの論理レベルを前記第２論理レベルに設定する設定回路と、前記制御信号に基づいて、前記スイッチング素子を駆動する駆動回路と、を備える。

本発明によれば、高電圧側の電圧が変動した際にも、適切な制御信号を出力できるスイッチング制御回路を提供することができる。

パワーモジュール１０の構成の一例を示す図である。 スイッチング制御回路２０の構成の一例を示す図である。 スイッチング制御回路２０の主要な信号の波形の一例を示す図である。 信号ｓｅｔ，ｒｅｓｅｔに基づく信号出力回路６０の論理動作を説明する真理値表を示す図である。 電圧Ｖｂの変動後の復帰時の信号ＬＴＩＮ，ＺＬＴＩＮ，ＬＴＯＴの動作を示す図である。 ＮＭＯＳトランジスタ１１２を制御するための回路の変形例の構成の一例を示す図である。 スイッチング制御回路２０ａの構成の一例を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるパワーモジュール１０の構成の一例を示す図である。

＜＜パワーモジュール１０＞＞
パワーモジュール１０は、マイコン（不図示）からの指示に基づいて、負荷１１を駆動するための半導体装置であり、コンデンサ１４、スイッチング制御回路２０、ハーフブリッジ回路３０、端子Ｄ，Ｐ，Ｓ，Ｎ，ＣＯＭを含む。

スイッチング制御回路２０は、マイコン（不図示）から入力される入力信号ＩＮに基づいて、ハーフブリッジ回路３０の動作を制御する高耐圧集積回路（HVIC：High Voltage IC）である。スイッチング制御回路２０の詳細は後述するが、スイッチング制御回路２０は、端子ＤＳ，ＶＢ，Ｈ，ＶＳ，Ｌ，Ｇを含んで構成される。

ハーフブリッジ回路３０は、負荷１１を駆動する回路であり、ＮＭＯＳトランジスタ３１，３２を含む。

ＮＭＯＳトランジスタ３１は、ハイサイドのスイッチング素子であり、ゲート電極は、端子Ｈに接続され、ソース電極は、端子Ｓに接続されている。また、ＮＭＯＳトランジスタ３１のドレイン電極には、端子Ｐを介して所定の電圧Ｖｄｃ（例えば、“４００Ｖ”）が印可されている。

ＮＭＯＳトランジスタ３２は、ローサイドのスイッチング素子であり、ゲート電極は、端子Ｌに接続され、ドレイン電極は、端子Ｓに接続されている。また、ＮＭＯＳトランジスタ３２のソース電極は、接地されている。

コンデンサ１２は、所定の電圧Ｖｄｃを生成する電源１３を安定化させるための素子であり、一端が端子Ｐに接続され、他端が端子Ｎに接続されている。

コンデンサ１４は、ハイサイドの回路を動作させるブートストラップ電圧Ｖｂが印加される素子であり、一端が端子ＶＢに接続され、他端が端子ＶＳに接続されている。コンデンサ１４は、後述するチャージポンプ回路１０１からの、ブートストラップ電圧Ｖｂが端子ＶＢに印加されることにより充電される。この結果、コンデンサ１４の両端には、ブートストラップ電圧Ｖｂが生じる。

例えば、端子ＶＳの電圧Ｖｓが“０Ｖ”である場合、ＮＭＯＳトランジスタ３１のゲート電極の電圧が、ＮＭＯＳトランジスタ３１のしきい値電圧より高くなると、ＮＭＯＳトランジスタ３１はオンする。しかしながら、ＮＭＯＳトランジスタ３１がオンとなると、端子ＶＳの電圧Ｖｓは、電圧Ｖｄｃ（例えば、“４００Ｖ”）に近づくため、ＮＭＯＳトランジスタ３１をオンさせ続けるためには、ＮＭＯＳトランジスタ３１のソース電極が接続された端子ＶＳの電圧Ｖｓを基準として、ゲート電極の電圧がＮＭＯＳトランジスタ３１のしきい値電圧より高くなるようにして、ＮＭＯＳトランジスタ３１を駆動する必要がある。

本実施形態では、端子ＶＢには、端子ＶＳの電圧Ｖｓが印可された電源ラインＬ１（図２参照）を基準として、電圧Ｖｓよりブートストラップ電圧Ｖｂだけ高い電圧が発生する。したがって、詳細は後述するが、スイッチング制御回路２０は、ブートストラップ電圧Ｖｂを用いることにより、ＮＭＯＳトランジスタ３１をオンすることができる。

なお、ＮＭＯＳトランジスタ３１，３２は、「スイッチング素子」に相当し、特に、ＮＭＯＳトランジスタ３１は、「上側アームのスイッチング素子」に相当する。

＜＜スイッチング制御回路２０＞＞
図２は、スイッチング制御回路２０の構成の一例を示す図である。また、スイッチング制御回路２０は、上側アームのＮＭＯＳトランジスタ３１を駆動するハイサイド駆動回路２１（以下、ＨＤＲＶとする）（後述）、下側アームのＮＭＯＳトランジスタ３２を駆動するローサイド駆動回路２２（以下、ＬＤＲＶとする）（後述）、を含んで構成される。なお、図２において、図面の都合上、端子ＤＳは省略されている。

＜＜＜ＨＤＲＶ２１＞＞＞
ＨＤＲＶ２１は、入力信号ＩＮに基づいてＮＭＯＳトランジスタ３１を駆動する回路である。ＨＤＲＶ２１は、入力回路４１と、パルス生成回路４２と、レベルシフト回路５０と、信号出力回路６０と、ラッチ回路７０と、バッファ８０と、ブートストラップ回路１００と、プルダウン回路１１０と、を含んで構成される。

＜＜＜＜入力回路４１＞＞＞＞
入力回路４１は、入力信号ＩＮのレベルを検出し、入力信号ＩＮの論理レベルと同じ論理レベルの信号ＨＩＮを出力する。具体的には、入力回路４１は、入力信号ＩＮがハイレベル（以下、“Ｈ”レベルとする。）となると、“Ｈ”レベルの信号ＨＩＮを出力し、入力信号ＩＮがローレベル（以下、“Ｌ”レベルとする。）となると、“Ｌ”レベルの信号ＨＩＮを出力する。なお、入力回路４１は、例えば、コンパレータ（不図示）と、コンパレータの出力の高周波ノイズを除去するローパスフィルタ（不図示）と、を含んで構成される。

＜＜＜＜パルス生成回路４２＞＞＞＞
パルス生成回路４２は、入力回路４１からの信号ＨＩＮに基づいて、ハイサイドのＮＭＯＳトランジスタ３１をオンするためのセット信号ｓｅｔと、オフするためのリセット信号ｒｅｓｅｔを出力する。具体的には、パルス生成回路４２は、信号ＨＩＮが“Ｈ”レベルとなると、“Ｈ”レベルのセット信号ｓｅｔを出力し、信号ＨＩＮが“Ｌ”レベルとなると、“Ｈ”レベルのリセット信号ｒｅｓｅｔを出力する。なお、本実施形態のセット信号ｓｅｔ、リセット信号ｒｅｓｅｔのそれぞれは、振幅レベルが、０Ｖから、低電圧Ｖｃｃのレベル（例えば、５Ｖ）まで変化するパルス信号である。

＜＜＜＜レベルシフト回路５０＞＞＞＞
レベルシフト回路５０は、低電圧Ｖｃｃで動作するパルス生成回路４２で生成されたセット信号ｓｅｔ、リセット信号ｒｅｓｅｔのそれぞれのレベルを、電源ラインＬ２によって供給される高電圧ＶｂのＨＤＲＶ２１の信号出力回路６０（後述）が動作可能なレベルまでレベルシフトする回路である。具体的には、レベルシフト回路５０は、セット信号ｓｅｔのレベルをレベルシフトし、振幅レベルが、例えば数１０Ｖのレベルシフト済みセット信号ｓｅｔｄｒｎを出力する。また、レベルシフト回路５０は、リセット信号ｒｅｓｅｔのレベルをレベルシフトし、振幅レベルが、例えば数１０Ｖのレベルシフト済みリセット信号ｒｅｓｄｒｎを出力する。

レベルシフト回路５０は、ＮＭＯＳトランジスタ５１，５２と、抵抗５３，５４，５６，５７と、インバータ５５と、ダイオード５８，５９と、を含んで構成される。

ＮＭＯＳトランジスタ５１は、ドレイン電極が抵抗５３，５６からなる抵抗回路Ｃ１に接続されている。そして、正のパルスであるセット信号ｓｅｔがゲート電極に入力されると、ＮＭＯＳトランジスタ５１は、導通状態となり、レベルシフト済みセット信号ｓｅｔｄｒｎを、“Ｌ”レベルにする。

ＮＭＯＳトランジスタ５２も同様に、ドレイン電極が抵抗５４，５７からなる抵抗回路Ｃ２に接続されている。そして、正のパルスであるリセット信号ｒｅｓｅｔがゲート電極に入力されると、ＮＭＯＳトランジスタ５２は、導通状態となり、レベルシフト済みリセット信号ｒｅｓｄｒｎを、“Ｌ”レベルにする。

なお、抵抗５３，５６が形成する抵抗回路Ｃ１は、ラッチ回路７０（後述）の出力信号ＬＴＯＴに基づいて変化する。同様に、抵抗５４，５７が形成する抵抗回路Ｃ２も、ラッチ回路７０（後述）の出力信号ＬＴＯＴに基づいて変化する。

抵抗回路Ｃ１，Ｃ２の合成抵抗の変化と、レベルシフト済みセット信号ｓｅｔｄｒｎ及びレベルシフト済みリセット信号ｒｅｓｄｒｎの動作と、の関係は後述する。

なお、一例として、抵抗５３，５４の抵抗値は、１０ｋΩであり、抵抗５６，５７の抵抗値は、４５ｋΩである。

ダイオード５８，５９は、電源ラインＬ１の電圧Ｖｓで、ＮＭＯＳトランジスタ５１，５２のドレイン電極をクランプする。ダイオード５８，５９のそれぞれは、アノードが電源ラインＬ１に接続され、カソードが、ＮＭＯＳトランジスタ５１，５２のドレイン電極に接続される。これにより、過電圧が信号出力回路６０に印可されるのを防ぐことができる。

なお、電源ラインＬ２の電圧Ｖｂは、「所定電圧」に相当する。また、電源ラインＬ１または電源ラインＬ２の何れか一方は、「第１ライン」に相当し、何れか他方は、「第２ライン」に相当する。また、抵抗回路Ｃ１，Ｃ２を組み合わせたものは、「調整回路」に相当する。

＜＜＜＜信号出力回路６０＞＞＞＞
信号出力回路６０は、ラッチ回路７０（後述）が出力する信号ＬＴＯＴを制御する信号ＬＴＩＮを生成する回路である。信号出力回路６０は、インバータ６１と、ＰＭＯＳトランジスタ６２，６３と、ＮＭＯＳトランジスタ６４，６５と、を含んで構成される。信号出力回路６０の動作は、後述する。

＜＜＜＜ラッチ回路７０＞＞＞＞
ラッチ回路７０は、信号出力回路６０から出力された信号ＬＴＩＮを保持して、信号ＬＴＯＴとして出力する回路である。ラッチ回路７０は、インバータ７１，７２と、抵抗７３と、を含んで構成される。

ラッチ回路７０は、信号ＬＴＩＮが“Ｌ”レベルとなると、インバータ７１の出力は、“Ｈ”レベルとなり、インバータ７２の出力は、“Ｌ”レベルとなる。この時、ラッチ回路７０は、信号ＬＴＩＮが出力される信号線を、抵抗７３でプルダウンする。この結果、ラッチ回路７０は、信号出力回路６０の出力がハイ・インピーダンス状態となったとしても、信号ＬＴＯＴを“Ｌ”レベルに保持することができる。

逆に、信号ＬＴＩＮが“Ｈ”レベルとなると、インバータ７１の出力は、“Ｌ”レベルとなり、インバータ７２の出力は、“Ｈ”レベルとなる。この時、ラッチ回路７０は、信号ＬＴＩＮが出力される信号線を、抵抗７３でプルアップする。この結果、ラッチ回路７０は、信号出力回路６０の出力がハイ・インピーダンス状態となったとしても、信号ＬＴＯＴを”Ｈ”レベルに保持することができる。

また、一例として、ラッチ回路７０が２つのインバータを含む例を示したが、ラッチ回路７０は、２つより多い偶数個のインバータを含んでいても良い。

なお、ラッチ回路７０は、「保持回路」に相当し、信号ＬＴＩＮが出力される信号線が、「信号ライン」に相当する。また、インバータ（inverter）７１，７２は、「第１反転回路（inverting circuit）」、「第２反転回路」に相当し、「第１反転回路」及び「第２反転回路」は、それぞれ１つより多い奇数個のインバータを含んでいてもよい。また、抵抗７３は、「第２抵抗」に相当する。

＜＜＜＜バッファ８０＞＞＞＞
バッファ８０は、ラッチ回路７０からの信号ＬＴＯＴである制御信号に基づいて、信号ＨＯを出力し、ＮＭＯＳトランジスタ３１を駆動する回路である。

＜＜＜＜プルダウン回路１１０＞＞＞＞
プルダウン回路１１０は、電圧Ｖｂの変動後の復帰時に、信号ＬＴＯＴが“Ｌ”レベルであるべき場合に、誤って信号ＬＴＩＮが“Ｈ”レベルとなることを防止する回路である。プルダウン回路１１０は、抵抗１１１と、ＮＭＯＳトランジスタ１１２と、を含んで構成される。

抵抗１１１は、信号出力回路６０の出力である信号ＬＴＩＮに、一端が接続され、他端は、ＮＭＯＳトランジスタ１１２のドレイン電極に接続される。そして、ＮＭＯＳトランジスタ１１２は、ソース電極が電源ラインＬ１に接続され、そのゲート電極には、ラッチ回路７０のインバータ７１の出力信号ＺＬＴＩＮが入力される。

この結果、信号ＬＴＩＮが“Ｌ”レベルであり、インバータ７１の出力信号ＺＬＴＩＮが“Ｈ”レベルである時、ＮＭＯＳトランジスタ１１２は、オンされ、抵抗１１１を介して、信号出力回路６０の出力は、プルダウンされる。

これにより、プルダウン回路１１０は、信号ＬＴＩＮが“Ｌ”レベルであるべき場合、信号ＬＴＩＮを“Ｌ”レベルに設定するように動作する。

なお、プルダウン回路１１０は、「設定回路」に相当する。ＮＭＯＳトランジスタ１１２は、「スイッチ」に相当する。また、抵抗１１１は、「第１抵抗」に相当する。

＜＜＜＜ブートストラップ回路１００＞＞＞＞
ブートストラップ回路１００は、ＮＭＯＳトランジスタ３１がオンするために使用される電圧Ｖｂをコンデンサ１４に生成する回路である。ブートストラップ回路１００は、低電圧Ｖｃｃで動作するチャージポンプ回路１０１と、ブートストラップダイオード１０２と、を含んで構成される。

チャージポンプ回路１０１は、電圧Ｖｂをコンデンサ１４に供給するための電圧を、低電圧Ｖｃｃから生成する。

ブートストラップダイオード１０２は、コンデンサ１４の電荷が、チャージポンプ回路１０１へ流れることを防ぐための素子である。

このように、ブートストラップ回路１００は、低電圧Ｖｃｃを用いてコンデンサ１４を充電することで、電圧Ｖｓが高電圧になったとしても、ＮＭＯＳトランジスタ３１をオンすることができる電圧Ｖｂを供給する。

ただし、コンデンサ１４は、スイッチング制御回路２０の外部に配置されるため、コンデンサ１４までの配線に生じる寄生インダクタンス等の影響により、電圧Ｖｂが変動することがある。

＜＜＜ＬＤＲＶ２２＞＞＞
ＬＤＲＶ２２は、入力回路４１からの信号ＨＩＮに基づいて、ＮＭＯＳトランジスタ３２を駆動する回路である。具体的には、ＬＶＲＶ２２は、信号ＨＩＮの論理レベルを反転させた信号ＬＯを出力し、ＮＭＯＳトランジスタ３２のスイッチングを制御する。なお、ＬＤＲＶ２２は、電源電圧Ｅ１に基づいて動作する。

＜＜スイッチング制御回路２０の主要な信号の波形＞＞
図３は、スイッチング制御回路２０の主要な信号の波形の一例を示す図である。なお、セット信号ｓｅｔと、リセット信号ｒｅｓｅｔと、は、パルス生成回路４２で生成され、レベルシフト済みセット信号ｓｅｔｄｒｎと、レベルシフト済みリセット信号ｒｅｓｄｒｎと、は、レベルシフト回路５０で生成される。

パルス生成回路４２は、入力回路４１からの信号ＨＩＮの立ち上がりエッジで正のパルスであるセット信号ｓｅｔを生成する。また、パルス生成回路４２は、入力回路４１からの信号ＨＩＮの立下りエッジで正のパルスであるリセット信号ｒｅｓｅｔを生成する。

レベルシフト回路５０は、正のパルスである、セット信号ｓｅｔ及びリセット信号ｒｅｓｅｔに基づいて、負のパルスである、レベルシフト済みセット信号ｓｅｔｄｒｎと、レベルシフト済みリセット信号ｒｅｓｄｒｎと、を生成する。

信号出力回路６０は、“Ｌ”レベルのレベルシフト済みセット信号ｓｅｔｄｒｎが、信号出力回路６０に入力されると、信号ＬＴＩＮを“Ｈ”レベルとする。また、信号出力回路６０は、“Ｌ”レベルのレベルシフト済みリセット信号ｒｅｓｄｒｎが、信号出力回路６０に入力されると、信号ＬＴＩＮを“Ｌ”レベルとする。なお、レベルシフト済みセット信号ｓｅｔｄｒｎ及びレベルシフト済みリセット信号ｒｅｓｄｒｎが、“Ｈ”レベルとなると、信号ＬＴＩＮは、ハイ・インピーダンス状態となる。

ラッチ回路７０は、信号ＬＴＩＮを受け、先に説明した通り、信号ＬＴＯＴを出力する。

＜＜信号出力回路６０の真理値表＞＞
図４は、セット信号ｓｅｔ及びリセット信号ｒｅｓｅｔに基づく信号出力回路６０の論理動作を説明する真理値表を示す図である。パルス生成回路４２から出力されるセット信号ｓｅｔ及びリセット信号ｒｅｓｅｔに基づいて、レベルシフト回路５０は、レベルシフト済みセット信号ｓｅｔｄｒｎと、レベルシフト済みリセット信号ｒｅｓｄｒｎと、を出力する。そして、信号出力回路６０には、レベルシフト済みセット信号ｓｅｔｄｒｎと、レベルシフト済みリセット信号ｒｅｓｄｒｎと、が入力される。

セット信号ｓｅｔまたはリセット信号ｒｅｓｅｔのいずれも“Ｌ”レベルである場合、レベルシフト済みセット信号ｓｅｔｄｒｎと、レベルシフト済みリセット信号ｒｅｓｄｒｎと、は、両方とも“Ｈ”レベルである。この時、ＰＭＯＳトランジスタ６３と、ＮＭＯＳトランジスタ６４と、がオンされ、ＰＭＯＳトランジスタ６２と、ＮＭＯＳトランジスタ６５と、がオフされる。したがって、信号出力回路６０の出力は、ハイ・インピーダンスの出力状態となる。なお、セット信号ｓｅｔまたはリセット信号ｒｅｓｅｔのいずれも“Ｌ”レベルである場合に、信号出力回路６０の出力が、ハイ・インピーダンスの出力状態となる状態を、“デフォルト状態”と呼ぶ。

信号ｓｅｔが“Ｌ”レベルであり、かつ、信号ｒｅｓｅｔが“Ｈ”レベルである場合、レベルシフト済みセット信号ｓｅｔｄｒｎが“Ｈ”レベルであり、レベルシフト済みリセット信号ｒｅｓｄｒｎが“Ｌ”レベルである。この時、ＮＭＯＳトランジスタ６４，６５がオンされ、ＰＭＯＳトランジスタ６２，６３がオフされる。したがって、信号出力回路６０の出力は、“Ｌ”レベルとなる。なお、信号ｓｅｔが“Ｌ”レベルであり、かつ、信号ｒｅｓｅｔが“Ｈ”レベルである場合に、信号出力回路６０の出力が、“Ｌ”レベルとなる状態を、“リセット状態”と呼ぶ。

信号ｓｅｔが“Ｈ”レベルであり、かつ、信号ｒｅｓｅｔが“Ｌ”レベルである場合、レベルシフト済みセット信号ｓｅｔｄｒｎが“Ｌ”レベルであり、レベルシフト済みリセット信号ｒｅｓｄｒｎが“Ｈ”レベルである。この時、ＰＭＯＳトランジスタ６２，６３がオンされ、ＮＭＯＳトランジスタ６４，６５がオフされる。したがって、信号出力回路６０の出力は、“Ｈ”レベルとなる。なお、信号ｓｅｔが“Ｈ”レベルであり、かつ、信号ｒｅｓｅｔが“Ｌ”レベルである場合に、信号出力回路６０の出力は、“Ｈ”レベルとなる状態を、“セット状態”と呼ぶ。

セット信号ｓｅｔと、リセット信号ｒｅｓｅｔと、が、両方“Ｈ”レベルの状態である場合はなく、レベルシフト済みセット信号ｓｅｔｄｒｎと、レベルシフト済みリセット信号ｒｅｓｄｒｎと、が、両方“Ｌ”レベルである場合はない。したがって、この状態を、“禁止状態”と呼ぶ。

以上より、パルス生成回路４２から信号ｓｅｔが“Ｈ”レベルになると、信号出力回路６０は、セット状態となり、信号ｒｅｓｅｔが“Ｈ”レベルになると、信号出力回路６０は、リセット状態となる。また、信号ｓｅｔ，ｒｅｓｅｔのいずれも“Ｌ”レベルである場合、信号出力回路６０は、デフォルト状態となる。なお、本実施形態では、“Ｈ”レベルが、「第１論理レベル」に相当し、“Ｌ”レベルが、「第２論理レベル」に相当する。また、場合によっては、“Ｌ”レベルが、「第１論理レベル」に相当し、“Ｈ”レベルが、「第２論理レベル」に相当することもある。

＜＜スイッチング制御回路２０の動作＞＞
＝＝信号ＬＴＯＴが“Ｌ”レベルの場合＝＝
図５は、信号ＬＴＯＴが“Ｌ”レベルとなっている場合に、電圧Ｖｂが変動した際の信号ＬＴＩＮ，ＺＬＴＩＮ，ＬＴＯＴの動作を示す図である。

まず、時刻ｔ０において、リセット信号ｒｅｓｅｔが“Ｈ”レベルになると、レベルシフト済みリセット信号ｒｅｓｄｒｎが“Ｌ”レベルとなる。この結果、信号出力回路６０が、“リセット状態”となり、信号ＬＴＯＴは、“Ｌ”レベルとなる。これにより、抵抗回路Ｃ１中の、一端が電源ラインＬ２に接続された抵抗５３，５６は、並列に接続され、レベルシフト済みセット信号ｓｅｔｄｒｎが出力されるノードは、抵抗５３，５６の他端に接続される。したがって、抵抗回路Ｃ１の電源ラインＬ２及び、レベルシフト済みセット信号ｓｅｔｄｒｎが出力されるノードの間のインピーダンスは低下する。

一方、抵抗回路Ｃ２は、電源ラインＬ２に接続された抵抗５４と、抵抗５４及び電源ラインＬ１の間に接続された抵抗５７と、を含み、レベルシフト済みリセット信号ｒｅｓｄｒｎが抵抗５４，５７の接続ノードから出力される。したがって、抵抗回路Ｃ２の電源ラインＬ２及び、レベルシフト済みリセット信号ｒｅｓｄｒｎが出力されるノードの間のインピーダンスは増加する。

そして、時刻ｔ１において、リセット信号ｒｅｓｅｔが“Ｈ”レベルになると、信号出力回路６０が“デフォルト状態”となる。

また、時刻ｔ２〜時刻ｔ３において、ノイズ等の影響により、例えば電圧Ｖｂの変動が生じる。ここで、抵抗回路Ｃ２のインピーダンスよりも、抵抗回路Ｃ１のインピーダンスが小さくなる。この結果、レベルシフト済みセット信号ｓｅｔｄｒｎは、レベルシフト済みリセット信号ｒｅｓｄｒｎよりも早く立ち上がる。このため、電圧Ｖｂが復帰する際には、通常、信号出力回路６０は、“Ｌ”レベルの信号ＬＴＯＴを出力する。

しかしながら、電圧Ｖｂのレベルが大きく低下すると、電圧Ｖｂが復帰する際に、ＰＭＯＳトランジスタ６２，６３のオン抵抗が小さくなることがある。この結果、信号出力回路６０は、“Ｈ”レベルの信号ＬＴＯＴを出力してしまうことがある。そこで、本実施形態のスイッチング制御回路２０は、誤って“Ｈ”レベルの信号ＬＴＯＴが出力されることを防ぐべく、プルダウン回路１１０が設けられている。

具体的には、時刻ｔ３において、信号ＬＴＯＴは、元々“Ｌ”レベルであり、ＮＭＯＳトランジスタ１１２は、オンされている。そのため、ラッチ回路７０のインバータ７１のしきい値電圧未満で、信号出力回路６０の出力信号ＬＴＩＮが変動したとしても、プルダウン回路１１０によってプルダウンされ、信号ＬＴＯＴは“Ｌ”レベルのままとなる。

この結果、信号ＬＴＩＮ，ＬＴＯＴ，ＨＯは、“Ｌ”レベルとなり、ＮＭＯＳトランジスタ３１はオフされる。したがって、スイッチング制御回路２０は、ＮＭＯＳトランジスタ３１を安全な状態に制御する。つまり、本実施形態では、電圧Ｖｂの変動が発生した場合であっても、ＮＭＯＳトランジスタ１１２が、オンするため、信号出力回路６０は、“リセット状態”を維持することができる。

＝＝信号ＬＴＯＴが“Ｈ”レベルの場合＝＝
信号出力回路６０が、“セット状態”の場合、信号ＬＴＯＴは、“Ｈ”レベルとなる。これにより、図２の抵抗回路Ｃ１は、電源ラインＬ２に接続された抵抗５３と、抵抗５３及び電源ラインＬ１の間に接続された抵抗５６と、を含み、レベルシフト済みセット信号ｓｅｔｄｒｎが抵抗５３，５６の接続ノードから出力される。したがって、抵抗回路Ｃ１の電源ラインＬ２及び、レベルシフト済みセット信号ｓｅｔｄｒｎが出力されるノードの間のインピーダンスは増加する。

一方、抵抗回路Ｃ２は、一端が電源ラインＬ２に接続された抵抗５４，５７が、並列に接続され、レベルシフト済みリセット信号ｒｅｓｄｒｎが出力されるノードは、抵抗５４，５７の他端に接続される。したがって、抵抗回路Ｃ２の電源ラインＬ２及び、レベルシフト済みリセット信号ｒｅｓｄｒｎが出力されるノードの間のインピーダンスは低下する。

その後、信号出力回路６０がデフォルト状態である場合に、電圧Ｖｂの変動が生じると、抵抗回路Ｃ１のインピーダンスよりも、抵抗回路Ｃ２のインピーダンスが小さくなるので、その結果、レベルシフト済みリセット信号ｒｅｓｄｒｎが、レベルシフト済みセット信号ｓｅｔｄｒｎよりも早く立ち上がる。したがって、電圧Ｖｂの変動後の復帰時、信号出力回路６０は、信号ＬＴＯＴが“Ｈ”レベルになるように動作することとなる。

また、この場合、ＮＭＯＳトランジスタ１１２は、オフされているため、信号ＬＴＩＮがプルダウンされることはない。したがって、本実施形態では、電圧Ｖｂの変動が発生した場合に、信号ＬＴＩＮを、確実に“Ｈ”レベルにすることができる。このため、電圧Ｖｂの変動が発生した場合であっても、ＮＭＯＳトランジスタ１１２が、オフするため、信号出力回路６０は“セット状態”を維持することができる。

なお、信号ＬＴＩＮが出力される信号線が、「信号ライン」に相当する。また、レベルシフト済みセット信号ｓｅｔｄｒｎが出力されるノードは、「第１ノード」に相当し、レベルシフト済みリセット信号ｒｅｓｄｒｎが出力されるノードは、「第２ノード」に相当する。また、ＮＭＯＳトランジスタ５１は、「第１ＮＭＯＳトランジスタ」に相当し、ＮＭＯＳトランジスタ５２は、「第２ＮＭＯＳトランジスタ」に相当する。

＝＝＝変形例＝＝＝
本実施形態では、プルダウン回路１１０のＮＭＯＳトランジスタ１１２のゲート電極に、ラッチ回路７０のインバータ７１の出力信号ＺＬＴＩＮを出力する回路としている。

また、ＮＭＯＳトランジスタ１１２は、図２に示すように信号ＺＬＴＩＮによって制御されても良いし、インバータ５５の出力で制御されても良い。そして、バッファ８０を２段のインバータで実装し、１段目のインバータの出力で、ＮＭＯＳトランジスタ１１２を制御しても良い。すなわち、信号出力回路６０の後段となる回路の設計によっては、図２に示す信号ＺＬＴＩＮ、インバータ５５の出力以外の信号でもＮＭＯＳトランジスタ１１２を制御することができる。

また、代わりの構成として、図６に示す通り、電圧Ｖｂの変動を検知する回路を用いて信号ＺＬＴＩＮを出力してもよい。この回路は、コンパレータ１２１と、カウンタ１２２と、スイッチ制御回路１２３と、を含んで構成される。コンパレータ１２１は、電源Ｖｂと、基準電圧ＶＲＥＦと、を比較して、電圧Ｖｂが基準電圧ＶＲＥＦより低い場合、“Ｌ”レベルの信号を出力する。カウンタ１２２は、コンパレータ１２１から“Ｌ”レベルの信号である検知結果を受けると、カウントを開始し、所定期間カウントを継続する。スイッチ制御回路１２３は、所定期間、“Ｈ”レベルの信号ＺＬＴＩＮを出力する。また、スイッチ制御回路１２３は、レベルシフト済みセット信号ｓｅｔｄｒｎが変動から復帰すると、“Ｌ”レベルの信号ＺＬＴＩＮを出力する。なお、コンパレータ１２１が、「検知回路」に相当し、カウンタ１２２が、「カウンタ」に相当する。

本実施形態では、信号ＬＴＩＮが“Ｌ”レベルである時、ＮＭＯＳトランジスタ３１がオフされ、信号ＬＴＩＮが“Ｈ”レベルである時、ＮＭＯＳトランジスタ３１がオンされる回路としている。しかしながら、代わりの構成として、信号ＬＴＩＮが“Ｈ”レベルである時、ＮＭＯＳトランジスタ３１がオフされ、信号ＬＴＩＮが“Ｌ”レベルである時、ＮＭＯＳトランジスタ３１がオンされるような回路にしても良い。この場合、プルダウン回路１１０の代わりに、電源ラインＬ２にプルアップするプルアップ回路１１０ａを採用しても良い。

具体的には、図７に上記変形例であるスイッチング制御回路２０ａの一例を示す。スイッチング制御回路２０ａは、プルダウン回路１１０の代わりにプルアップ回路１１０ａを備える。プルアップ回路１１０ａは、少なくともＰＭＯＳトランジスタ１１２ａを備える。また、プルアップ回路１１０ａは、さらに抵抗１１１ａを備えても良い。また、スイッチング制御回路２０ａは、信号出力回路６０の代わりに、ＰＭＯＳトランジスタ６２，６３と、ＮＭＯＳトランジスタ６４，６５と、信号ｓｅｔｄｒｎを反転するインバータ６６と、を含む信号出力回路６０ａを含む。また、スイッチング制御回路２０ａは、ラッチ回路７０の代わりに、インバータ７１，７２と、抵抗７３と、さらにインバータ７４と、を含むラッチ回路７０ａを含む。

ＰＭＯＳトランジスタ１１２ａは、図７に示すように信号ＺＬＴＩＮによって制御されても良いし、信号ＬＴＯＴまたは信号ＨＯで制御されても良い。すなわち、信号出力回路６０ａの後段となる回路の設計によっては、図７に示す信号ＺＬＴＩＮ，ＬＴＯＴ，ＨＯ以外の信号でもＰＭＯＳトランジスタ１１２ａを制御することができる。

＝＝＝まとめ＝＝＝
以上、本実施形態のパワーモジュール１０について説明した。例えば、電圧Ｖｂが変動後に復帰した場合、レベルシフト済みセット信号ｓｅｔｄｒｎまたはレベルシフト済みリセット信号ｒｅｓｄｒｎと、信号出力回路６０と、の関係により、信号出力回路６０の出力が不定になる場合がある。しかしながら、電圧Ｖｂの変動が起きた際に、信号出力回路６０の出力信号ＬＴＩＮを“Ｌ”レベルにすることによって、適切な論理レベルの信号を出力することができ、ＮＭＯＳトランジスタ３１が意図せずオンされることを防ぐことができる。

また、信号出力回路６０の出力信号ＬＴＩＮを“Ｌ”レベルにするために、信号ＬＴＩＮの論理レベルに基づいてオンされるＮＭＯＳトランジスタ１１２を用いることは、大きな回路規模を必要とせずに、適切な論理レベルの信号を出力することを可能にする。

また、ＮＭＯＳトランジスタ１１２と直列に抵抗１１１を設けることにより、信号ＬＴＩＮが“Ｈ”レベルとなる場合であっても、プルダウン回路１１０は、動作に影響を及ぼさない。

また、ラッチ回路７０を、信号出力回路６０の出力に設けることは、信号出力回路６０の出力がハイ・インピーダンスになったとしても、適切な論理レベルの信号を出力することを可能にする。

また、ラッチ回路７０は、インバータ７１，７２と、抵抗７３と、を含んで構成され、回路規模が小さい。また、インバータ７１の出力をＮＭＯＳトランジスタ１１２に入力することは、信号ＬＴＩＮの論理レベルに応じて適切に信号ＬＴＩＮの論理レベルを制御することを可能にする。

また、信号ＬＴＯＴに基づいて回路構成を変化させる抵抗回路Ｃ１，Ｃ２を用いている。これは、電圧Ｖｂの変動後のレベルシフト済みセット信号ｓｅｔｄｒｎ及びレベルシフト済みリセット信号ｒｅｓｄｒｎの復帰タイミングを調整し、電圧Ｖｂが変動した場合であっても、信号ＬＴＯＴの論理レベルを変動前と同一にすることができる。

また、電圧Ｖｂの変動を検知すると、適切に信号ＬＴＩＮの論理レベルを制御することによって、電圧Ｖｂの変動を直接信号ＬＴＩＮの論理レベルの制御に反映することができる。

また、コンパレータ１２１が電圧Ｖｂの変動を検知したことに基づいて、カウンタ１２２が所定期間をカウントして、その期間の間、ＮＭＯＳトランジスタ１１２をオンさせることによって、適切に信号ＬＴＩＮの論理レベルを制御する期間を決めることができる。

また、ラッチ回路７０を、信号出力回路６０の出力に設けることは、信号出力回路６０の出力がハイ・インピーダンスになったとしても、適切な論理レベルの信号を出力することを可能にする。

また、スイッチング制御回路２０は、ハイサイド側のＮＭＯＳトランジスタ３１を制御するために使用することができる。

また、スイッチング制御回路２０が、ハイサイド側で用いられる場合、コンデンサ１４と、チャージポンプ回路１０１と、ブートストラップダイオード１０２と、を用いることは、ＮＭＯＳトランジスタ３１を正常にオンすることを可能にする。

なお、本実施形態では、「ブリッジ回路」として、ハーフブリッジ回路３０が負荷１１を駆動することとしたが、ハーフブリッジ回路３０のみが負荷１１を駆動するとは限らない。「ブリッジ回路」としては、スイッチング素子を上下アームで使用する回路であれば良く、例えば、Ｈブリッジ回路、三相インバータ回路等を含む。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１０ パワーモジュール
１１ 負荷
１２，１４ コンデンサ
１３ 電源
２０ スイッチング制御回路
２１ ＨＤＲＶ
２２ ＬＤＲＶ
３０ ハーフブリッジ回路
３１，３２，５１，５２，６４，６５，１１２ ＮＭＯＳトランジスタ
４１ 入力回路
４２ パルス生成回路
５０ レベルシフト回路
５３，５４，５６，５７，７３，１１１ 抵抗
５８，５９ ダイオード
５５，６１，７１，７２ インバータ
６０ 信号出力回路
６２，６３ ＰＭＯＳトランジスタ
８０，９０ バッファ
１０１ チャージポンプ回路
１０２ ブートストラップダイオード
１１０ プルダウン回路
１２１ コンパレータ
１２２ カウンタ
１２３ スイッチ制御回路

Claims (9)

1. 負荷を駆動するためのブリッジ回路のスイッチング素子のスイッチングを制御するスイッチング制御回路であって、
   前記スイッチング素子をオンするためのセット信号に基づいて、前記スイッチング素子をオンするための第１論理レベルの制御信号を、信号ラインに出力し、前記スイッチング素子をオフするためのリセット信号に基づいて、前記スイッチング素子をオフするための第２論理レベルの前記制御信号を、前記信号ラインに出力する制御回路と、
   前記リセット信号が前記制御回路に入力された後、前記セット信号が前記制御回路に入力される前の期間に、前記信号ラインの論理レベルを前記第２論理レベルに設定する設定回路と、
   前記信号ラインの論理レベルを保持する保持回路と、
   前記保持回路の出力に基づいて、前記スイッチング素子を駆動する駆動回路と、
   を備える、スイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記設定回路は、
   前記第２論理レベルに対応する電圧が印可された第１ラインと、前記信号ラインと、の間に設けられ、前記リセット信号が前記制御回路に入力された後、前記セット信号が前記制御回路に入力される前の期間にオンするスイッチを備える、
   スイッチング制御回路。
3. 請求項２に記載のスイッチング制御回路であって、
   前記設定回路は、
   前記第１ラインと、前記信号ラインの間に設けられ、前記スイッチに直列に接続される第１抵抗をさらに備える、
   スイッチング制御回路。
4. 請求項２または３に記載のスイッチング制御回路であって、
   前記保持回路は、
   前記信号ラインの論理レベルを反転する第１反転回路と、
   前記第１反転回路の出力の論理レベルを反転する第２反転回路と、
   前記信号ライン及び前記第２反転回路の出力を接続する第２抵抗と、
   を備え、
   前記第１反転回路の出力は、前記スイッチに入力される、
   スイッチング制御回路。
5. 請求項１から４の何れか一項に記載のスイッチング制御回路であって、
   前記制御回路は、
   前記セット信号をレベルシフトした信号を、第１ノードから出力し、前記リセット信号をレベルシフトした信号を、第２ノードから出力するレベルシフト回路と、
   前記第１ノードから出力されるレベルシフト済みセット信号に基づいて、前記第１論理レベルの前記制御信号を前記信号ラインに出力し、前記第２ノードから出力されるレベルシフト済みリセット信号に基づいて、前記第２論理レベルの前記制御信号を前記信号ラインに出力する信号出力回路と、
   前記第２論理レベルの前記制御信号が前記信号ラインに出力されている際、前記第２ノードのインピーダンスより、前記第１ノードのインピーダンスを小さくし、前記第１論理レベルの前記制御信号が前記信号ラインに出力されている際、前記第１ノードのインピーダンスより、前記第２ノードのインピーダンスを小さくする調整回路と、を備える
   スイッチング制御回路。
6. 請求項２または３に記載のスイッチング制御回路であって、
   前記第１論理レベルに対応する電圧が印可された第２ラインの電圧の変動を検知する検知回路と、
   前記検知回路が前記第２ラインの電圧の変動を検知したことを示す検知結果に基づいて、前記スイッチをオンするスイッチ制御回路と、
   を備えるスイッチング制御回路。
7. 請求項６に記載のスイッチング制御回路であって、
   前記検知回路が前記第２ラインの電圧の変動を検知したことを示す検知結果に基づいて、所定期間をカウントするカウンタ、をさらに備え、
   前記スイッチ制御回路は、前記スイッチを、前記所定期間、オンする、
   スイッチング制御回路。
8. 請求項１から７の何れか一項に記載のスイッチング制御回路であって、
   前記スイッチング素子は、前記ブリッジ回路の上側アームのスイッチング素子である、スイッチング制御回路。
9. 請求項８に記載のスイッチング制御回路であって、
   前記第１論理レベルに対応する電圧が印可された第２ラインの電圧となる電圧を生成するチャージポンプ回路と、
   前記チャージポンプ回路と、前記第２ラインと、の間に接続されたブートストラップダイオードと、
   を備え、
   前記第２ラインの電圧は、前記第２ラインと、前記第２論理レベルに対応する電圧が印可された第１ラインと、の間に接続されるコンデンサから供給される、
   スイッチング制御回路。

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