JP4113491B2

JP4113491B2 - 半導体装置

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Inventors: 昭一折田
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Description

この発明は半導体装置に関し、特に、レベルシフト回路に生じる誤信号による誤動作を防止するための技術に関する。

電力用半導体装置（パワー半導体装置）において、ＭＯＳＦＥＴやＩＧＢＴ等のパワー半導体素子は、高耐圧集積回路（以下「ＨＶＩＣ」）により駆動される。例えば、ハーフブリッジ型のインバータのように、上アームおよび下アームの２つのパワー半導体素子を駆動する場合には、上アームのパワー半導体素子を駆動するハイサイド（高電位島）の駆動回路と、下アームのパワー半導体素子を駆動するローサイドの駆動回路とを有するＨＶＩＣが使用される。そのようなＨＶＩＣには、駆動信号をハイサイドの駆動回路に伝達するための、いわゆるレベルシフト回路が備えられている。一般的なレベルシフト回路は、駆動信号により駆動される高耐圧ＭＯＳＦＥＴ（以下「ＨＶＭＯＳ」）と、それに直列に接続したレベルシフト抵抗とにより構成される。そして、該レベルシフト抵抗に生じる電圧降下が、ハイサイドの駆動信号として伝達される。

ハーフブリッジ型のインバータをＨＶＩＣで駆動する場合、その負荷はモータや蛍光灯などの誘導（Ｌ）負荷であることが多い。また、プリント基板上の配線等による寄生Ｌ成分も存在する。それらのＬ成分の影響により、インバータのスイッチング時、特に下アームのパワー半導体のターンＯＮ時には、ハーフブリッジ接続の中点、即ちＨＶＩＣのハイサイド基準電位ＶＳ（図１のＶＳ）が、ＧＮＤ電位（ＨＶＩＣの基板電位：最低電位）に対して過渡的に負側へ振動することがある。またＬ負荷を介して２相あるいは３相の回路が接続されている場合には、それら他相のインバータのスイッチングによってもハイサイド基準電位ＶＳが負側へ振動することがある。以下、このようなハイサイド基準電位ＶＳの負側への振動を「負ノイズ」と称する。

ハイサイド基準電位ＶＳの負ノイズのレベルが大きい場合、次のような問題が生じていた。即ち、ハイサイド基準電位ＶＳが負側に振動するのに影響されて、ハイサイド部の電源電位ＶＢ（図１のＶＢ）も、ＨＶＩＣのＧＮＤ電位よりも負側へ変動してしまう。すると、ハイサイド部とＧＮＤとの間に存在する寄生ダイオードおよびＨＶＭＯＳのドレイン・ソース間に存在する寄生ダイオードがＯＮし、ＨＶＩＣの基板からＶＢへ大電流が流れる。そして、その状態から復帰する際には、それらの寄生ダイオードのターンＯＦＦに伴うリカバリー電流が流れる。特に、ＨＶＭＯＳの寄生ダイオードのリカバリー電流は、レベルシフト抵抗を通して流れるので、該レベルシフト抵抗に電圧降下が生じる。ＨＶＩＣのハイサイド部は、その電圧降下をハイサイドの駆動信号と誤認識してしまう。その結果、ハイサイドの駆動回路が誤動作して、上アームのパワー半導体装置が不要にＯＮし、アーム短絡等の不具合が生じることがあった。

また、同様の誤動作は、ハイサイド基準電位（ＶＳ）に印加される電圧の変化（dv/dt）が原因となって生じることもある。即ち、ＨＶＩＣのハイサイド部に接続するレベルシフト回路のＨＶＭＯＳのドレイン・ソース間に存在する寄生容量（Ｃｐ）に外部からの dv/dt が印加されると、この寄生容量にＩｐ＝Ｃｐ×dv/dt の電流が流れる。その電流はレベルシフト抵抗にも流れて、レベルシフト抵抗に電圧降下を生じさせる。ＨＶＩＣのハイサイド部は、それをハイサイドの駆動信号として誤認識し、上記と同様の不具合が生じてしまう。これらの不具合の対策としては、駆動信号と誤信号とをＣＲフイルタによって選別するのが一般的である。

多くのＨＶＩＣ内における駆動信号は、パワー半導体素子をターンＯＮさせるためのＯＮパルス、並びにターンＯＦＦさせるためのＯＦＦパルスの２つの信号により構成される。その場合レベルシフト回路には、ＯＮパルス伝達用のレベルシフト回路（ＯＮ用レベルシフト回路）と、ＯＦＦパルス伝達用のレベルシフト回路（ＯＦＦ用レベルシフト回路）とが備えられる。上記のリカバリー電流およびdv/dtによる電流は、この両方のレベルシフト回路それぞれのＨＶＭＯＳに流れ、理論的には、ＯＮ用、ＯＦＦ用レベルシフト回路で同時に誤信号が発生する。よって、ＯＮ用、ＯＦＦ用レベルシフト回路から同時に入力される信号を排除することにより誤信号を除去でき、誤動作を防止することができる。そこで、ハイサイドの駆動回路に駆動信号を伝えるＲＳフリップフロップに同時にＯＮパルスとＯＦＦパルスが入ることを論理回路で排除するロジックフイルタ方式（例えば特許文献１）が提案されている。

また本発明者は、負ノイズ発生後のリカバリー電流の波形と通常の駆動信号による電流波形とが異なることに着目し、レベルシフト回路に２種類のしきい値をもつ受動回路を内蔵させることにより、駆動信号と誤信号とを区別する方式を提案している（例えば特許文献２）。

特開２００１−１４５３７０号公報特開２００３−１３３９２７号公報

しかしながら、一般的なＣＲフイルタを用いる方式では、周波数成分が高い誤信号は除去可能であるが、誤信号の周波数成分が低い場合には除去することが困難になってくる。その対策としてＣＲフィルタのカットオフ周波数を下げてもよいが、通常の駆動信号の伝達に遅延が生じるなどの問題を伴う。

また、特許文献１のロジックフィルタ方式では、ＯＮ用レベルシフト回路とＯＦＦ用レベルシフト回路とで、ＨＶＭＯＳの寄生容量（Ｃｐ）に差がある場合などには、両者の間で誤信号が発生するタイミングに差が生じるため、誤信号を完全に除去できないことがある。レベルシフト回路のＨＶＭＯＳの設計変更やレベルシフト抵抗の抵抗値変更により、誤信号の検出感度を調節すればその問題は改善されるが、それらの変更によりレベルシフト回路の通常動作に悪影響を与えてしまうことがある。また、この方式は、レベルシフト回路がＯＮ用レベルシフト回路とＯＦＦ用レベルシフト回路の２つを備えていることが前提であり、単一のレベルシフト回路でＯＮパルスとＯＦＦパルスの両方を伝達する場合には適用することができない。

特許文献２の方式では、レベルシフト抵抗を２つの抵抗素子にスプリットした結果、レベルシフト抵抗が高抵抗化すると、通常動作時における誤動に対するマージンが低下してしまう問題も生じていた。

本発明は以上のような課題を解決するためになされたものであり、レベルシフト回路の通常動作に影響を与えることなく、レベルシフト回路に発生する誤信号による誤動作を防止することが可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、第１の信号をハイサイドの対象回路に伝達可能な第２の信号に変換するレベルシフト回路と、前記レベルシフト回路における誤信号の発生を検出し、該誤信号の発生を示す誤信号発生信号を出力する誤信号検出回路と、前記第２の信号および前記誤信号発生信号を受け、前記第２の信号を前記対象回路に伝達すると共に、前記誤信号発生信号が入力されている間は、前記第２の信号を誤信号とみなして少なくともその一部を前記対象回路に伝達しないことにより誤動作を防止する誤動作防止回路とを備える半導体装置であって、前記レベルシフト回路は、互いに直列接続した第１の抵抗素子および前記第１の信号が入力される第１のスイッチング素子を有し、前記第１の抵抗素子の電圧降下を前記第２の信号として出力し、前記誤信号検出回路は、前記レベルシフト回路に並列接続されており、互いに直列接続した第２の抵抗素子および通常使用時で非導通状態に固定される第２のスイッチング素子を有し、前記第２の抵抗素子の電圧降下を前記誤信号発生信号として出力することを特徴とする。

本発明に係る半導体装置によれば、例えば第２のスイッチング素子として第１のスイッチング素子と同様のものを使用することによって、第１のスイッチング素子の寄生ダイオードや寄生容量に起因する誤信号の発生と同じタイミングで、誤信号検出回路から誤信号発生信号を出力させることができる。従って、誤動作防止回路を的確に動作させることができ、動作信頼性が向上する。また、誤動作防止回路は、レベルシフト回路とは独立した回路であるので、誤動作検出の感度変更をレベルシフト回路の通常動作に影響を与えることなく行うことができる。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置を示す図であり、高耐圧集積回路（ＨＶＩＣ）を用いたブーストストラップ方式のパワーデバイス駆動装置を示している。当該半導体装置においては、高圧電源ＨＶとＧＮＤとの間にハーフブリッジ接続されたパワー半導体素子（ＭＯＳＦＥＴ、ＩＧＢＴ等）１００，１０１を、ＨＶＩＣで駆動している。下アームのパワー半導体素子１０１には、モータや蛍光灯などの誘導（Ｌ）負荷が接続されている。

当該ＨＶＩＣにおいて、駆動信号生成回路１は、上アームのパワー半導体素子１００を駆動するための第１の信号としての駆動信号（ＯＮパルスおよびＯＦＦパルス）を生成する。該駆動信号はレベルシフト回路部２に入力され、そこでハイサイド部の各回路に伝達可能な第２の信号に変換（レベルシフト）される。誤信号検出回路３は、レベルシフト回路部２における誤信号の発生を検出し、誤信号が発生している間、それを示す誤信号発生信号を誤動作防止回路４へと出力する。誤動作防止回路４は、レベルシフト回路部２によりレベルシフトされた駆動信号を駆動回路５（対象回路）に伝達する。但し、誤動作防止回路４は、誤信号検出回路３から誤信号発生信号ＳＤが入力されている間は、レベルシフト回路部２から入力される信号を誤信号とみなし、駆動回路５に伝達しないようになっている。駆動回路５は、図１の如くＭＯＳトランジスタ５１，５２およびＮＯＴゲート５３により構成されており、誤動作防止回路４から入力される信号に基づいてパワー半導体素子１００を駆動する。このように、レベルシフト回路部２で発生した誤信号は駆動回路５に伝達されないので、当該誤信号によりパワー半導体素子１００が誤動作することが防止される。

一方、駆動信号生成回路１１は、下アームのパワー半導体素子１０１を駆動するための駆動パルスを生成し、該駆動信号は駆動回路１５にそのまま入力される。駆動回路１５は図１の如くＭＯＳトランジスタ１５１，１５２およびＮＯＴゲート１５３により構成されており、駆動回路１５は駆動信号生成回路１１からの駆動信号に基づいてパワー半導体素子１０１を駆動する。

図２は、図１の半導体装置における、ＨＶＩＣ内部のレベルシフト回路からハイサイド出力までを示している。本実施の形態では、図１に示した駆動信号生成回路１は、駆動信号としてパワー半導体素子１００をＯＮ状態（導通状態）にするためのＯＮパルス、並びにＯＦＦ状態にするためのＯＦＦパルスをそれぞれ個別に出力するものである。そして、レベルシフト回路部２は、ＯＮパルスが入力されるＯＮ用レベルシフト回路と、ＯＦＦパルスが入力されるＯＦＦ用レベルシフト回路の２つを備えている。

ＯＮ用レベルシフト回路は、互いに直列に接続されたレベルシフト抵抗２１ａおよび第１のスイッチング素子としてのＨＶＭＯＳ２２ａ、さらにレベルシフト抵抗２１ａの一端に接続したＮＯＴゲート２５ａにより構成される。図２に符号２３ａ、２４ａで示している要素は、それぞれＨＶＭＯＳ２２ａに内在する寄生ダイオードおよび寄生容量である。ＨＶＭＯＳ２２ａのゲートはＯＮパルスを受け、ソースはＧＮＤ電位に接続され、ドレインはレベルシフト抵抗２１ａを介してハイサイド電源電位ＶＢに接続される。ＨＶＭＯＳ２２ａはＯＮパルス（第１の信号）に対応してＯＮ／ＯＦＦが切り替わり、それに応じて変化するレベルシフト抵抗２１ａの電圧降下がハイサイドのＯＮ信号（第２の信号）として取り出され、バッファとしてのＮＯＴゲート２５ａを介して誤動作防止回路４へと出力される。

同様に、ＯＦＦ用レベルシフト回路は、互いに直列に接続されたレベルシフト抵抗２１ｂおよび第１のスイッチング素子としてのＨＶＭＯＳ２１ｂ、さらにレベルシフト抵抗２１ｂの一端に接続したＮＯＴゲート２５ｂにより構成される。符号２３ｂ、２４ｂの要素は、それぞれＨＶＭＯＳ２２ｂに内在する寄生ダイオードおよび寄生容量を示している。ＨＶＭＯＳ２２ｂのゲートはＯＦＦパルスを受け、ソースはＧＮＤ電位に接続され、レベルシフト抵抗２１ｂを介してハイサイド電源電位ＶＢに接続される。ＨＶＭＯＳ２２ｂはＯＦＦパルス（第１の信号）に対応してＯＮ／ＯＦＦが切り替わり、それに応じて変化するレベルシフト抵抗２１ｂの電圧降下がハイサイドのＯＦＦ信号（第２の信号）として取り出されて、ＮＯＴゲート２５ｂを介して誤動作防止回路４へと出力される。

誤信号検出回路３は、互いに直列に接続された誤信号検出用抵抗３１および第２のスイッチング素子としてのＨＶＭＯＳ３２、さらに誤信号検出用抵抗３１の一端に接続したＮＯＴゲート３５により構成される。ここでも、符号３３、３４の要素は、それぞれＨＶＭＯＳ３２に内在する寄生ダイオードおよび寄生容量である。ＨＶＭＯＳ３２のゲートは、ソースと共にＧＮＤ電位に接続され、ドレインは誤信号検出用抵抗３１を介してハイサイド電源電位ＶＢに接続される。つまりＨＶＭＯＳ３２は、ゲートに駆動信号が入力されず、通常使用時でＯＦＦ状態（非導通状態）に固定されるダミーのスイッチング素子である。また、誤信号検出用抵抗３１の電圧降下は、誤信号の発生を示す誤信号発生信号ＳＤ（詳細は後述する）として取り出され、ＮＯＴゲート３５を介して誤動作防止回路４へと出力される。

図２からも分かるように、誤信号検出回路３は、ＨＶＭＯＳ３２がダミーのスイッチング素子であることを除いて、レベルシフト回路部２のＯＮ用およびＯＦＦ用レベルシフト回路と同様の構成を有している。さらに本実施の形態では、第２のスイッチング素子（第１のトランジスタ）としてのＨＶＭＯＳ３２は、第１のスイッチング素子（第１のトランジスタ）としてのＨＶＭＯＳ２２ａ，２２ｂと同等のものを使用している。つまり、寄生ダイオード２３ａ，２３ｂ，３３は、互いに同等の電気的特性を有するものであり、寄生容量２４ａ，２４ｂ，３４もまた互いに同等の電気的特性を有するものである。

ここで、本実施の形態の半導体装置における誤動作防止動作について説明する。まず、ハイサイド基準電位ＶＳにレベルの大きな負ノイズが発生したと仮定する。上述したように、その状態から復帰する際には、レベルシフト回路部２の寄生ダイオード２３ａ，２３ｂのターンＯＦＦに伴うリカバリー電流が流れる。それに起因して、レベルシフト抵抗２１ａ，２１ｂに、ＮＯＴゲート２５ａ，２５ｂのしきい値に達する電圧降下が生じると、レベルシフト回路部２から誤信号が出力される。

一方、誤信号検出回路３はレベルシフト回路部２に並列に接続されており、且つ、レベルシフト回路部２のＯＮ用およびＯＦＦ用レベルシフト回路と同様の構成を有しているので、ハイサイド基準電位ＶＳの負ノイズから復帰する際には、ＨＶＭＯＳ３２の寄生ダイオード３３にも寄生ダイオード２３ａ，２３ｂと同様にリカバリー電流が流れる。そのリカバリー電流は誤信号検出用抵抗３１を通して流れるので、当該誤信号検出用抵抗３１には、レベルシフト回路部２における誤信号の発生と同じタイミングで電圧降下が生じる。従って、誤信号検出用抵抗３１の電圧降下は、誤信号の発生を示す誤信号発生信号ＳＤとして用いることが可能である。誤信号発生信号ＳＤは、ＮＯＴゲート３５を介して誤動作防止回路４へと出力される。

また、ハイサイド基準電位ＶＳに印加される dv/dt が原因となって、レベルシフト回路部２のＨＶＭＯＳ２２ａ，ＨＶＭＯＳ２２ｂの寄生容量２４ａ，寄生容量２４ｂを流れる電流（以下「dv/dt電流」）が発生したと仮定する。そのdv/dt電流により、レベルシフト抵抗２１ａ，２１ｂにＮＯＴゲート２５ａ，２５ｂのしきい値に達する電圧降下が生じると、レベルシフト回路部２から誤信号が出力される。

一方、誤信号検出回路３はレベルシフト回路部２に並列に接続されており、且つ、レベルシフト回路部２のＯＮ用およびＯＦＦ用レベルシフト回路と同様の構成を有しているので、寄生容量２４ａ，２４ｂにdv/dt電流が流れる際には、寄生容量３４にも同様にdv/dt電流が流れる。そのdv/dt電流は誤信号検出用抵抗３１を通して流れるので、この場合も、当該誤信号検出用抵抗３１には、レベルシフト回路部２における誤信号の発生と同じタイミングで電圧降下が生じる。従って、誤信号発生信号ＳＤは、dv/dt電流に起因する誤信号の発生の際にも出力される。

このように、誤信号検出回路３が出力する誤信号発生信号ＳＤは、レベルシフト回路部２における寄生ダイオードのリカバリー電流に起因する誤信号、およびdv/dt電流に起因する誤信号の両方の発生を示すことが可能になっている。

そして誤動作防止回路４は、誤信号検出回路３から誤信号発生信号ＳＤが入力されている間にレベルシフト回路部２から入力される信号は誤信号であると判断し、それを駆動回路５に伝達しないようにすることでパワー半導体素子１００の誤動作を防止している。

本実施の形態においては、誤動作防止回路４はロジック部４１とＲＳフリップフロップ４２とから構成される。図３は、誤動作防止回路４の構成の一例を示す図である。本実施の形態では、誤動作防止回路４のロジック部４１は、ＡＮＤ１、ＡＮＤ２、ＮＯＴ１の各論理ゲートから構成される。レベルシフト回路部２からのＯＮパルスはＡＮＤ１の一方の入力端に入力され、ＯＦＦパルスはＡＮＤ２の一方の入力端に入力される。誤信号検出回路３からの誤信号発生信号ＳＤは、ＮＯＴ１を通してＡＮＤ１およびＡＮＤ２それぞれの他方の入力端に入力される。そしてＡＮＤ１の出力はＲＳフリップフロップ４２のＳ端子に入力され、ＡＮＤ２の出力はＲＳフリップフロップ４２のＲ端子に入力される。ＲＳフリップフロップ４２の出力は駆動回路５に入力される。

レベルシフト回路部２において誤信号が発生していない通常状態では、誤信号検出回路３から誤信号発生信号ＳＤは入力されない（誤信号発生信号ＳＤがローレベルである）ので、ロジック部４１に入力されるＯＮパルスおよびＯＦＦパルスはそれぞれＲＳフリップフロップ４２のＳ端子およびＲ端子へとそのまま入力され、該ＲＳフリップフロップ４２を通して駆動回路５へと伝達される。

そして、レベルシフト回路部２内の寄生ダイオード２３ａ，２３ｂのリカバリー電流、あるいは寄生容量２４ａ，２４ｂを流れるdv/dt電流に起因する誤信号が発生すると、それと同じタイミングで誤信号発生信号ＳＤがロジック部４１に入力される（誤信号発生信号ＳＤがハイレベルになる）。誤信号発生信号ＳＤがハイレベルの間は、レベルシフト回路部２から入力される信号（誤信号）は、ＡＮＤ１およびＡＮＤ２によりマスキングされてＲＳフリップフロップ４２へと伝達されない。従って、レベルシフト回路部２で発生した誤信号による誤動作は防止される。

なお、図３に示した回路構成は一例であり、誤信号発生信号ＳＤが入力されている間にレベルシフト回路部２から入力される信号をマスキングする機能を有するものであれば他の回路構成であってもよい。

また本実施の形態においては、誤信号検出回路３における、誤信号発生の検出感度の調整を、誤信号検出用抵抗３１のインピーダンスやＮＯＴゲート３５のしきい値を調整することによって容易に行うことができる。例えば、寄生容量２４ａ，２４ｂの容量値に差がある場合など、ＯＮパルス側とＯＦＦパルス側とで誤信号が発生するタイミングに差が生じたとしても、誤信号検出回路３における誤信号発生の検出感度を上げることでそれを補うことができる。誤信号発生の検出感度の上げるには、例えば、回路の設計変更により誤信号検出用抵抗３１のインピーダンスを増加させる、あるいはＮＯＴゲート３５のしきい値を上げるなどすればよい。このとき、レベルシフト回路部２内の各素子における各素子の設計変更は必要ない。つまり、レベルシフト回路部２の通常動作に影響を与えることなく、誤信号発生の検出感度を調整することが可能である。従って、半導体装置の通常動作における信頼性を劣化させることなく、高精度な誤信号の除去を可能にできる。

＜実施の形態２＞
図４は、実施の形態２に係る半導体装置における、ＨＶＩＣ内部のレベルシフト回路からハイサイド出力までを示している。本実施の形態は、実施の形態１とは誤信号検出回路３の構成が異なるのみであり、それ以外の要素の構成および半導体装置全体の動作は実施の形態１と同様であるのでここでの説明は省略する。

図４に示すように実施の形態２の誤信号検出回路３において、誤信号検出用抵抗３１と直列に接続される第２のスイッチング素子は、容量素子３７を並列接続したダイオード素子３６である。ダイオード素子３６のアノードはＧＮＤ電位に接続され、カソードは誤信号検出用抵抗３１を介してハイサイド電源電位ＶＢに接続される。つまりダイオード素子３６は、通常使用時でＯＦＦ状態に固定される。そして実施の形態１と同様に、誤信号検出用抵抗３１の電圧降下は、誤信号発生信号ＳＤとして取り出され、ＮＯＴゲート３５を介して誤動作防止回路４へと出力される。

ここで、ダイオード素子３６は、寄生ダイオード２３ａ，２３ｂと同等の電気的特性を有するものであり、容量素子３７は、寄生容量２４ａ，２４ｂと同等の電気的特性を有するものである。従って、実施の形態２に係る誤信号検出回路３は、レベルシフト回路部２における寄生ダイオードのリカバリー電流に起因する誤信号、および寄生容量のdv/dt電流に起因する誤信号の両方の発生を示す、即ち実施の形態１と同様の誤信号発生信号ＳＤを出力する。

従って、本実施の形態においても実施の形態１と同様の誤動作防止の動作が実行され、実施の形態１と同様の効果が得られる。特に本実施の形態では、実施の形態１のＨＶＭＯＳ３２に代えて、ダイオード素子３６、容量素子３７ダイオードを使用するので、回路設計の自由度が向上する。また、当該設計の際に、容量素子３７の容量値の変更を独立して行うことができるので、誤信号検出回路３の検出感度の調整をさらに容易に行うことが可能になる。

＜実施の形態３＞
図５は、実施の形態３における誤動作防止回路４の構成を示す図である。同図に示すように本実施の形態では、誤動作防止回路４のロジック部４１が有する論理ゲートはＡＮＤ３およびＮＯＴ２である。レベルシフト回路部２からのＯＮパルスはＡＮＤ３の一方の入力端に入力され、ＯＦＦパルスはＲＳフリップフロップ４２のＲ端子に直接入力される。誤信号検出回路３からの誤信号発生信号ＳＤは、ＮＯＴ２を通してＡＮＤ３の他方の入力端に入力される。そしてＡＮＤ３の出力はＲＳフリップフロップ４２のＳ端子に入力される。

一方、誤信号発生信号ＳＤが入力された状態（誤信号発生信号ＳＤがハイレベルの状態）では、レベルシフト回路部２から入力されるＯＮパルスは、マスキングされてＲＳフリップフロップ４２へと伝達されない。つまり、駆動回路５で駆動されるパワー半導体素子１００は、誤信号によってＯＦＦすることはあってもＯＮすることはない。

例えば１相ハーフブリッジドライバなど、誤動作防止の最低条件として「短絡さえしなければ良い」というアプリケーションもある。本実施の形態は、本発明をそのようなアプリケーションに適用した場合に、誤動作を防止することができる。

また、実施の形態１の図３と比較して分かるように、「短絡さえしなければ良い」というアプリケーションには必ずしも必要でないＯＦＦパルス側の誤信号を除去する回路（図３のＡＮＤ２）を省略したものである。これによって実施形態１よりも部品点数を減らすことができ、コストの削減を図ることが可能となる。

なお、図５に示した回路構成は一例であり、誤信号発生信号ＳＤが入力されている間にレベルシフト回路部２から入力される信号をマスキングする機能を有するものであれば他の回路構成であってもよい。

＜実施の形態４＞
図６は、実施の形態４における誤動作防止回路４の構成を示す図である。同図に示すように本実施の形態では、誤動作防止回路４のロジック部４１が有する論理ゲートはＯＲ１のみである。レベルシフト回路部２からのＯＮパルスはＳＲフリップフロップ４２のＳ端子に直接入力される。ＯＦＦパルスおよび誤信号検出回路３からの誤信号発生信号ＳＤは、ＯＲ１に入力され、ＯＲ１の出力はＲＳフリップフロップ４２のＲ端子に入力される。

一方、誤信号発生信号ＳＤが入力された状態（誤信号発生信号ＳＤがハイレベルの状態）では、当該誤信号発生信号ＳＤがＯＦＦパルスとしてＲＳフリップフロップ４２へ出力される。つまり、駆動回路５で駆動されるパワー半導体素子１００は、誤信号の発生に伴って必ずＯＦＦ状態（非導通状態）になることになる。

本実施の形態も、本発明を「短絡さえしなければ良い」というようなアプリケーションに適用した場合に、誤動作を防止することができる。また、実施の形態１の図３と比較して分かるように、実施形態１よりも部品点数を減らすことができ、コストの削減を図ることが可能となる。

なお、図６に示した回路構成は一例であり、誤信号発生信号ＳＤが入力されている間、レベルシフト回路部２へＯＦＦパルスを出力する機能を有するものであれば他の回路構成であってもよい。

＜実施の形態５＞
図７は、実施の形態５における誤動作防止回路４の構成を示す図である。本実施の形態は、本発明を上記特許文献１で提案されているようなロジックフイルタ方式に組み合わせた例である。

同図に示すように、誤動作防止回路４のロジック部４１は、ＡＮＤ４〜ＡＮＤ８およびＮＯＴ３、ＮＯＴ４により構成される。レベルシフト回路部２からのＯＮパルスは、ＡＮＤ４の一方の入力端に入力され、ＯＦＦパルスはＡＮＤ５の一方の入力端に入力される。誤信号検出回路３からの誤信号発生信号ＳＤは、ＮＯＴ３を通してＡＮＤ４およびＡＮＤ５それぞれの他方の入力端に入力される。ＡＮＤ６には、ＡＮＤ４およびＡＮＤ５の出力が入力される。ＡＮＤ７には、ＡＮＤ４の出力と、ＮＯＴ４を介してのＡＮＤ６の出力が入力され、当該ＡＮＤ７の出力はＳＲフリップフロップ４２のＳ端子に入力される。ＡＮＤ８には、ＡＮＤ５の出力と、ＮＯＴ４を介してのＡＮＤ６の出力が入力され、当該ＡＮＤ８の出力はＳＲフリップフロップ４２のＲ端子に入力される。

レベルシフト回路部２において誤信号が発生していない通常状態では、誤信号検出回路３から誤信号発生信号ＳＤは入力されない（誤信号発生信号ＳＤがローレベルである）ので、ロジック部４１に入力されるＯＮパルスおよびＯＦＦパルスはそれぞれＲＳフリップフロップ４２のＳ端子およびＲ端子へとそのまま入力され、該ＲＳフリップフロップ４２を通して駆動回路５へと伝達される。但し、ＡＮＤ６、ＡＮＤ７、ＡＮＤ８、ＮＯＴ４により構成されるロジックフィルタの作用により、ＯＮパルスとＯＦＦパルスとが同時にロジック部４１に入力された場合には、それらのパルスは誤信号とみなされてＳＲフリップフロップ４２に伝達されないようになっている。従って、レベルシフト回路部２のＯＮパルス側とＯＦＦパルス側とで同時に発生した誤信号による誤動作は防止される。

一方、誤信号発生信号ＳＤが入力された状態（誤信号発生信号ＳＤがハイレベルの状態）では、レベルシフト回路部２から入力される信号（誤信号）は、ＡＮＤ４およびＡＮＤ５によりマスキングされ、上記ロジックフィルタに入力されないのでＲＳフリップフロップ４２には伝達されない。従って、レベルシフト回路部２で発生した誤信号による誤動作は防止される。

このように、本発明はロジックフイルタ方式に組み合わせることも可能であり、それによって、より確実な誤動作防止を行うことができる。

なお、図７においては、ロジックフィルタ（ＡＮＤ６、ＡＮＤ７、ＡＮＤ８、ＮＯＴ４）の入力段に、誤信号発生信号ＳＤが入力される間の信号をマスキングする本発明に係る回路（ＡＮＤ４、ＡＮＤ５、ＮＯＴ３）を設けた構成を示したが、本実施の形態におけるロジック部４１の回路構成はこれに限定されない。例えば図８のように、ロジックフィルタ（ＡＮＤ９、ＡＮＤ１０、ＡＮＤ１１、ＮＯＴ５）の出力段に、誤信号発生信号ＳＤが入力される間の信号をマスキングする本発明に係る回路（ＡＮＤ１２、ＡＮＤ１３、ＮＯＴ６）を設けてもよい。この場合も、本発明による誤動作除去作用と、ロジックフィルタによる誤動作除去作用の両方によって、より確実な誤動作防止を行うことができる。

＜実施の形態６＞
以上の実施の形態では、レベルシフト回路部２が、ＯＮパルス用とＯＦＦパルス用の２つのレベルシフト回路を有する構成を示した。通常、ＯＮパルスとＯＦＦパルスは交互に入力されるものであるので、それらを単一のレベルシフト回路に入力させ、例えば奇数番目のパルスをＯＮパルス、偶数番目のパルスをＯＦＦパルスとみなして、ＨＶＩＣのハイサイド部を動作させることも可能である。

図９は、本発明の実施の形態６に係る半導体装置を示す図であり、図１のＨＶＩＣ内部のレベルシフト回路からハイサイド出力までを示している。本実施の形態のレベルシフト回路部２０には、ＯＮパルスおよびＯＦＦパルスの両方（以下「ＯＮ／ＯＦＦパルス」と称する）が入力される。即ちレベルシフト回路部２０には、ＯＮパルスとＯＦＦパルスとが交互に入力される。

レベルシフト回路部２０は、単一のレベルシフト回路により構成される。即ち、レベルシフト回路部２０は、互いに直列に接続されたレベルシフト抵抗２０１および第１のスイッチング素子としてのＨＶＭＯＳ２０２、さらにレベルシフト抵抗２０１の一端に接続したＮＯＴゲート２０５により構成される。図９に符号２０３、２０４で示している要素は、それぞれＨＶＭＯＳ２０２に内在する寄生ダイオードおよび寄生容量である。ＨＶＭＯＳ２０２のゲートはＯＮ／ＯＦＦパルスを受け、ソースはＧＮＤ電位に接続され、ドレインはレベルシフト抵抗２０１を介してハイサイド電源電位ＶＢに接続される。ＨＶＭＯＳ２０２はＯＮ／ＯＦＦパルス（第１の信号）に対応してＯＮ／ＯＦＦが切り替わり、それに応じて変化するレベルシフト抵抗２０１の電圧降下がハイサイドのＯＮ／ＯＦＦ信号（第２の信号）として取り出されて、バッファとしてのＮＯＴゲート２０５を介して誤動作防止回路４へと出力される。

誤信号検出回路３は、実施の形態１と同様の構成であるので説明は省略する。図９からも分かるように、誤信号検出回路３は、ＨＶＭＯＳ３２がダミーのスイッチング素子であることを除いて、レベルシフト回路部２０と同様の構成を有している。さらに本実施の形態でも、第２のスイッチング素子（第１のトランジスタ）としてのＨＶＭＯＳ３２は、第１のスイッチング素子（第１のトランジスタ）としてのＨＶＭＯＳ２０２と同等のものを使用している。つまり、寄生ダイオード３３，２０３は、互いに同等のものであり、寄生容量３４、２０４もまた互いに同等のものである。

従って、誤信号検出回路３が出力する誤信号発生信号ＳＤは、レベルシフト回路部２０における寄生ダイオードのリカバリー電流に起因する誤信号、および寄生容量のdv/dt電流に起因する誤信号の両方の発生を示すことが可能になっている。

そして誤信号発生信号ＳＤの出力先である誤動作防止回路４０は、誤信号検出回路３から誤信号発生信号ＳＤが入力されている間にレベルシフト回路部２０から入力される信号は誤信号であると判断し、それを駆動回路５に伝達しないようにすることでパワー半導体素子１００の誤動作を防止している。本実施の形態においては、誤動作防止回路４０はロジック部４１と、分周器として機能するＴフリップフロップ４０２とから構成される。

図１０は、誤動作防止回路４０の構成の一例を示す図である。本実施の形態では、誤動作防止回路４０のロジック部４０１は、ＡＮＤ１４およびＮＯＴ７の各論理ゲートから構成される。レベルシフト回路部２０からのＯＮ／ＯＦＦパルスはＡＮＤ１４の一方の入力端に入力され、ＯＦＦパルスはＮＯＴ７を通してＡＮＤ１４の他方の入力端に入力される。そしてＡＮＤ１４の出力はＴフリップフロップ４０２のＴ端子に入力される。Ｔフリップフロップ４０２は、ＯＮ／ＯＦＦパルスが入力される毎に出力を反転させる（即ち、１／２分周する）ことにより、ＯＮ／ＯＦＦパルスに応じた信号を駆動回路５に伝達する。

レベルシフト回路部２０において誤信号が発生していない通常状態では、誤信号検出回路３から誤信号発生信号ＳＤは入力されない（誤信号発生信号ＳＤがローレベルである）ので、ロジック部４０１に入力されるＯＮ／ＯＦＦパルスおよびＯＦＦパルスはＴフリップフロップ４０２へとそのまま入力され、該Ｔフリップフロップ４０２を通して駆動回路５へと伝達される。

一方、誤信号発生信号ＳＤがロジック部４０１に入力される（誤信号発生信号ＳＤがハイレベルになる）状態では、レベルシフト回路部２０から入力される信号（誤信号）はマスキングされてＴフリップフロップ４０２へと伝達されない。従って、レベルシフト回路部２０で発生した誤信号による誤動作は防止される。

上記したように、特許文献１のロジックフィルタ方式は、本実施の形態のような単一のレベルシフト回路でＯＮパルスとＯＦＦパルスの両方を伝達するケースには適用することができなかったが、本発明ではそれが可能であることが分かる。また、例えば図２と図１０とを比較して分かるように、単一のレベルシフト回路でＯＮパルスとＯＦＦパルスの両方を伝達する方が回路構成が簡単になるので、回路規模の縮小および製造コストの削減に寄与できる。

なお、図１０に示した回路構成は一例であり、誤信号発生信号ＳＤが入力されている間にレベルシフト回路部２０から入力される信号をマスキングする機能を有するものであれば他の回路構成であってもよい。

＜実施の形態７＞
図１１は、実施の形態７に係る半導体装置の構成を示す図であり、ＨＶＩＣ内部のレベルシフト回路からハイサイド出力までを示している。本実施の形態は、実施の形態６に実施の形態２（図４）の誤信号検出回路３を適用したものである。即ち、誤信号検出用抵抗３１と直列に接続される第２のスイッチング素子は、容量素子３７を並列接続したダイオード素子３６である。そして、ダイオード素子３６は、ＨＶＭＯＳ２０２の寄生ダイオード２０３と同等のものであり、容量素子３７は、寄生容量２０４同等のものである。

よって、実施の形態７に係る誤信号検出回路３は、レベルシフト回路部２０における寄生ダイオード２０３のリカバリー電流に起因する誤信号、および寄生容量２０４のdv/dt電流に起因する誤信号の両方の発生を示す誤信号発生信号ＳＤを出力する。

従って、本実施の形態においても実施の形態６と同様の誤動作防止の動作が実行され、実施の形態６と同様の効果が得られる。また、実施の形態６のＨＶＭＯＳ３２に代えて、ダイオード素子３６、容量素子３７ダイオードを使用するので、回路設計の自由度が向上する。また、当該設計の際に、容量素子３７の容量値の変更を独立して行うことができるので、誤信号検出回路３の検出感度の調整をさらに容易に行うことが可能になる。

実施の形態１に係る半導体装置の構成を示す図である。実施の形態１に係る半導体装置の構成を示す図である。実施の形態１に係る誤動作防止回路の構成を示す図である。実施の形態２に係る半導体装置の構成を示す図である。実施の形態３に係る誤動作防止回路の構成を示す図である。実施の形態４に係る誤動作防止回路の構成を示す図である。実施の形態５に係る誤動作防止回路の構成を示す図である。実施の形態５に係る誤動作防止回路の構成の変形例を示す図である。実施の形態６に係る半導体装置の構成の構成を示す図である。実施の形態６に係る誤動作防止回路の構成を示す図である。実施の形態７に係る半導体装置の構成を示す図である。

符号の説明

１，１１駆動信号生成回路、２，２０レベルシフト回路部、３誤信号検出回路、４誤動作防止回路、５，１５駆動回路、２１ａ，２１ｂ，２０１レベルシフト抵抗、２２ａ，２２ｂ，２０２ＨＶＭＯＳ、２３ａ，２３ｂ，２０３寄生ダイオード、２４ａ，２３ｂ，２０４寄生容量、３１誤信号検出用抵抗、３２ＨＶＭＯＳ、３３寄生ダイオード、３４寄生容量、３６ダイオード素子、３７容量素子、４１ロジック部、４２ＳＲフリップフロップ、４０誤動作防止回路、１００パワー半導体素子、１０１パワー半導体素子、１０２Ｌ負荷、４０１ロジック部、４０２Ｔフリップフロップ。

Claims

第１の信号をハイサイドの対象回路に伝達可能な第２の信号に変換するレベルシフト回路と、
前記レベルシフト回路における誤信号の発生を検出し、該誤信号の発生を示す誤信号発生信号を出力する誤信号検出回路と、
前記第２の信号および前記誤信号発生信号を受け、前記第２の信号を前記対象回路に伝達すると共に、前記誤信号発生信号が入力されている間は、前記第２の信号を誤信号とみなして少なくともその一部を前記対象回路に伝達しないことにより誤動作を防止する誤動作防止回路とを備える半導体装置であって、
前記レベルシフト回路は、
互いに直列接続した第１の抵抗素子および前記第１の信号が入力される第１のスイッチング素子を有し、前記第１の抵抗素子の電圧降下を前記第２の信号として出力し、
前記誤信号検出回路は、
前記レベルシフト回路に並列接続されており、互いに直列接続した第２の抵抗素子および通常使用時で非導通状態に固定される第２のスイッチング素子を有し、前記第２の抵抗素子の電圧降下を前記誤信号発生信号として出力し、
前記第２のスイッチング素子は、
前記第１のスイッチング素子のものと同等のダイオード成分および容量成分を有している
ことを特徴とする半導体装置。
第１の信号をハイサイドの対象回路に伝達可能な第２の信号に変換するレベルシフト回路と、
前記レベルシフト回路における誤信号の発生を検出し、該誤信号の発生を示す誤信号発生信号を出力する誤信号検出回路と、
前記第２の信号および前記誤信号発生信号を受け、前記第２の信号を前記対象回路に伝達すると共に、前記誤信号発生信号が入力されている間は、前記第２の信号を誤信号とみなして少なくともその一部を前記対象回路に伝達しないことにより誤動作を防止する誤動作防止回路とを備える半導体装置であって、
前記レベルシフト回路は、
互いに直列接続した第１の抵抗素子および前記第１の信号が入力される第１のスイッチング素子を有し、前記第１の抵抗素子の電圧降下を前記第２の信号として出力し、
前記誤信号検出回路は、
前記レベルシフト回路に並列接続されており、互いに直列接続した第２の抵抗素子および通常使用時で非導通状態に固定される第２のスイッチング素子を有し、前記第２の抵抗素子の電圧降下を前記誤信号検出信号として出力し、
前記第１のスイッチング素子は、第１のトランジスタであり、
前記第２のスイッチング素子は、第２のトランジスタであり、
前記第２のトランジスタは、
前記第１のトランジスタのものと同等の寄生ダイオードおよび寄生容量を有している
ことを特徴とする半導体装置。
第１の信号をハイサイドの対象回路に伝達可能な第２の信号に変換するレベルシフト回路と、
前記レベルシフト回路における誤信号の発生を検出し、該誤信号の発生を示す誤信号発生信号を出力する誤信号検出回路と、
前記第２の信号および前記誤信号発生信号を受け、前記第２の信号を前記対象回路に伝達すると共に、前記誤信号発生信号が入力されている間は、前記第２の信号を誤信号とみなして少なくともその一部を前記対象回路に伝達しないことにより誤動作を防止する誤動作防止回路とを備える半導体装置であって、
前記レベルシフト回路は、
互いに直列接続した第１の抵抗素子および前記第１の信号が入力される第１のスイッチング素子を有し、前記第１の抵抗素子の電圧降下を前記第２の信号として出力し、
前記誤信号検出回路は、
前記レベルシフト回路に並列接続されており、互いに直列接続した第２の抵抗素子および通常使用時で非導通状態に固定される第２のスイッチング素子を有し、前記第２の抵抗素子の電圧降下を前記誤信号検出信号として出力し、
前記第２のスイッチング素子は、所定の容量素子が並列接続されたダイオード素子である
ことを特徴とする半導体装置。
請求項３に記載の半導体装置であって、
前記容量素子は、前記第１のスイッチング素子の寄生容量と電気的特性が同等のものであり、
前記ダイオード素子は、前記第１のスイッチング素子の寄生ダイオードと電気的特性が同等のものである
ことを特徴とする半導体装置。
請求項１から請求項４のいずれかに記載の半導体装置であって、
前記誤動作防止回路は、
前記誤信号発生信号が入力されている間の前記第２の信号をマスキングした信号を、前記対象回路に出力する
ことを特徴とする半導体装置。
請求項１から請求項４のいずれかに記載の半導体装置であって、
前記対象回路は、
所定の第３のスイッチング素子を駆動する駆動回路であり、
前記誤動作防止回路は、
前記誤信号発生信号が入力されている間は、前記第２の信号に含まれる前記第３のスイッチング素子をＯＮ状態にさせる信号をマスキングした信号を、前記対象回路に出力するする
ことを特徴とする半導体装置。
請求項１から請求項４のいずれかに記載の半導体装置であって、
前記対象回路は、
所定の第３のスイッチング素子を駆動する駆動回路であり、
前記誤動作防止回路は、
前記誤信号発生信号が入力されている間は、前記対象回路に前記第３のスイッチング素子を非導通状態にさせる信号を出力する
ことを特徴とする半導体装置。