JP4684821B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特にリングオシレータ回路等の発振器で発生するソフトエラーを検出し、ソフトエラーに起因する不具合を防ぐ半導体装置に関する。

近年、ＭＯＳＦＥＴ等の電界効果型トランジスタを用いて構成される半導体装置において、半導体プロセスの微細化が進むにつれて、放射線（例えば高エネルギー中性子線、熱中性子線、α線）に起因する一過性のエラー（ソフトエラー）が問題となってきている。このソフトエラーの１つに放射線に起因して発生する電荷によって、ノードに蓄積されている電荷が減少して論理反転を生じるＳＥＵ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔ）がある。このＳＥＵは、一般的に、情報保持ノードの蓄積電荷量（ノード電圧×ノード容量）と、放射線入射によって基板内に発生した電荷のうち情報保持ノードに収集される電荷量（収集電荷量）とのトレードオフの関係で決まる。収集電荷量は、一般的に、情報保持ノードの面積（より厳密には体積）に比例する。発明者らの実験では同じ電圧ならば拡散層面積が小さいほどＳＥＵ耐量があることが判った。微細化で電圧が下がる場合は、上述のごとく蓄積電荷量と収集電荷量との関係がどのようになるかで決まる。

このＳＥＵは、例えばメモリセルに記憶されているデータが本来のデータとは異なるデータとなる（データ反転）問題を引き起こす。ＳＥＵに対しては、記憶ノードに容量（キャパシタ）を負荷することやＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を回路に加えるなどの対策が一般的に知られている。

メモリセルは、上述のような対策でＳＥＵを防ぐことができるが、クロックを伝達する回路などで発生するＳＥＵ対策として、上述の対策を用いることは動作速度の低下やチップ面積の大幅な増加を招くために難しい。

メモリセルのＳＥＵ（データ反転）に対して、信号伝達論理回路（以下、便宜上動的な回路と呼ぶ）に放射線が入射して発生するノイズによる信号の誤伝達がＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）である。

このＳＥＴは、信号経路が多く、動作周波数が高い回路ほど発生の危険度が増大することが非特許文献１に開示されている。この関係をＰｓｅｔをＳＥＴのエラー発生率として、簡単なモデル式で表すと式（１）、（２）となる。
Ｐｓｅｔ∝ｆ （ｆ＝動作周波数） ・・・（１）
Ｐｓｅｔ∝Ｎ （Ｎ＝対象となる信号経路） ・・・（２）

つまり、半導体集積回路の動作周波数が向上すると、（１）式によってＳＥＴが増加し、半導体プロセスの微細化が進み、回路規模が増大すると、（２）式によってＳＥＴが増加する。

このＳＥＴ対策については、非特許文献２に多数決回路や一致回路を用いて対策することが開示されている。しかしながら、多数決回路や一致回路などを内蔵していたのでは回路面積が増大してしまい、限られた面積内に必要な機能を収めることができなくなる可能性がある。

半導体集積回路中の多くのブロックは、一般的に動作状態と停止状態とを有している。ＳＥＴは動作状態で発生する不具合であって、上記説明より、最もＳＥＴ対策を行わなければならないのは、常時高速に動作している部分であることが分かる。これは例えば、半導体集積回路の内部クロックを生成しているリングオシレータ回路などである。従来の一般的なリングオシレータ回路の一例を図７に示す。

図７に示すリングオシレータ回路は、奇数個のインバータ回路が直列に接続され、最終段のインバータ回路の出力が初段のインバータ回路の入力となっている。図７に示す従来例において、ｎ＝７とした場合、インバータ回路は１５個が接続されることになる。このリングオシレータ回路の動作のタイミングチャートを図８に示す。図８に示すように、ソフトエラーが発生しない場合、５段目（Ａ点）、１０段目（Ｂ点）、１５段目（Ｃ点）は、実線で示す波形となる。

しかし、時刻ｔ１において、１０段目インバータ回路の出力でソフトエラーが発生し、本来Ｈｉｇｈレベルであるはずの信号がＬｏｗレベルとなってしまった場合、時刻ｔ１以降の波形は破線で示す波形となる。つまり、時刻ｔ１以降では、各接点の波形は、時刻ｔ１以前の波形に対して、位相が進むことになる。このソフトエラーが伝播し、最初に出力段に達するとき、図８において時刻ｔ１の前後の期間でＨｉｇｈレベルの期間が長くなり、この期間での出力波形の位相がずれる。これにより、出力波形は、位相が進む方向に位相が変化してしまう。位相ずれが発生した出力波形が入力された他の論理回路は、データの読み込みミス、あるいは、タイミングずれによる動作不良等の問題が発生する可能性がある。

また、ソフトエラーによって変化してしまった波形が、リングオシレータ回路のすべてのインバータ回路に伝播され、つまり出力波形の１周期が経過した後は、インバータ回路のそれぞれの相対的な位相差は本来の位相差と同じになるため、上記のような問題は発生しない。

リングオシレータ回路のような発振回路の発振波形を制御する技術が特許文献１、２に開示されている。特許文献１に示される回路は、規定時間を越えて発振が停止した場合に、リングオシレータ回路を含む電圧制御発振器の制御電圧を調整し、発振器の発振を正常にするものである。

また、特許文献２に示される回路は、発振回路が出力する信号を用いて、所定の電圧を発生するＤＣ−ＤＣコンバータにおいて、出力電圧と基準電圧を比較しながら、発振回路の出力信号を制御するものである。

しかしながら、特許文献１、２に開示されている回路は、連続的な波形異常を検出するものであるため、ソフトエラーのような、短い時間に１回しか発生しない波形異常を検出することはできない。
Norbert Seifert, et al., "Frequency Dependent of Soft Error Rates for Sub-micron CMOS Technologies", International Electron Devices Meeting Technical Digest pp323-326, 2001 Pitsini Mongkolkachit et al., "Design Technique for Mitigation of Alpha-Particle-Induced Single-Event Transients in Combinational Logic", IEEE Transactions On Device and Materials Reliability, Vol.3, No.3, pp89-92, September 2003 特開２００４−２２１６９７号公報 特開２００４−３２８８４３号公報

従来の半導体装置では、簡単な回路でソフトエラーを検出し、エラーの伝播を防ぐことが困難であった。

本発明にかかる半導体装置は、複数の論理回路を直列に接続した発振回路と、前記複数の論理回路のうち少なくとも２つ以上の論理回路の出力信号が入力され、前記出力信号の間の位相差が所定の位相差の範囲外となる場合に前記発振回路を一時停止させ、他のブロックに前記発振回路にエラーが発生したことを通知するリセット信号を出力するエラー検出回路とを有するものである。

本発明にかかる半導体装置によれば、複数の論理回路のうち少なくとも２つ以上の論理回路の出力波形をモニタして、その出力波形の間の位相差が所定の範囲を超えた場合にエラー検出回路がこれを検出する。この検出の結果に基づいて、エラー検出回路がリセット信号を出力して、他のブロックに発振回路にエラーが発生したことを通知する。これによって、発振回路においてソフトエラーが発生した場合であっても、ソフトエラーを伝播させることなく、半導体装置全体の動作を正常に保つこと可能である。

また、本発明によれば、１つの発振回路における系の位相差でソフトエラーの発生を検出することが可能である。これによって、従来の多数決回路や一致回路のように、同一の回路を複数準備する必要がないため、本発明の回路は回路面積の増大を抑制することが可能である。

本発明の半導体装置によれば、小さな規模の回路でソフトエラーの伝播を防ぐことが可能である。

実施の形態１
実施の形態１にかかる半導体装置は、発振回路（例えば、リングオシレータ回路）１０とエラー検出回路２０とを有している。実施の形態１にかかる半導体装置は、リングオシレータ回路１０でソフトエラーが発生し、リングオシレータ回路の生成する波形に所定の位相差よりも大きな位相ずれが生じた場合に、エラー検出回路２０がその位相ずれを検出してエラー検出信号（例えば、リセット信号）を出力し、他の回路ブロックにエラーの発生を通知するものである。

実施の形態１にかかるリングオシレータ回路１０とエラー検出回路２０を図１に示す。図１に示すようにリングオシレータ回路１０は、奇数個（２ｎ＋１：ｎは整数）の複数の論理回路（例えば、インバータ回路、あるいはＮＡＮＤゲート）を有している。本実施の形態ではｎ＝７とした場合を説明する。この場合、リングオシレータ回路１０は、１段目（初段）にＮＡＮＤゲートがあり、そのＮＡＮＤゲートの出力に１４個のインバータ回路が直列に接続され、最終段のインバータ回路の出力は、ＮＡＮＤゲートの一方の入力に接続されている。ＮＡＮＤゲートの他方の入力には、エラー検出回路２０からスイッチＳＷを介して入力されるリセット信号が入力されている。リングオシレータ回路１０は、このリセット信号に基づいて、最終段の出力端子と初段の入力端子とが接続されている動作状態とリングオシレータ回路１０の初段の入力端子が接地電位に接続され、最終段の出力端子と初段の入力端子とが切断される停止状態とを切り換えが可能である。例えば、ＮＡＮＤゲートに入力されるリセット信号がＨｉｇｈレベル（例えば、電源電位ＶＤＤ）である場合は、ＮＡＮＤゲートは、最終段のインバータ回路の出力を反転して出力する初段のインバータ回路として動作し、リセット信号がＬｏｗレベル（例えば、接地電位）である場合は、最終段のインバータ回路の出力に関わらず出力をＨｉｇｈレベルとし、リングオシレータ回路１０の発振を停止する。なお、本実施の形態では、リングオシレータ回路１０を一時停止する場合について説明するが、リングオシレータ回路１０の一時停止を行わない場合には、設定信号Ａ１によってスイッチＳＷを電源電位ＶＤＤ側に接続することで発振回路の一時停止を行わない構成とすることが可能である。

エラー検出回路２０は、リングオシレータ回路１０の複数の接点の出力信号の位相差に基づいてソフトエラーの発生を検出する回路である。エラー検出回路２０の詳細なブロック図を図２に示す。図２を参照してエラー検出回路２０について詳細に説明する。

エラー検出回路２０は、モニタ回路２１、判定回路２２、制御回路２３を有している。モニタ回路２１は、ｋをｎよりも小さく、かつ、２ｎ＋１の約数とした場合、少なくとも（２ｎ＋１）／ｋ段目のインバータ回路の出力をモニタする。本実施の形態ではｎ＝７、ｋ＝３を例にこれ以降の説明をする。本実施の形態では、モニタ回路２１は、位相比較器２１１〜２１３を有している。それぞれの位相比較器は、２つのインバータ回路の出力が入力されており、その２つのインバータ回路の出力波形の位相差が所定の範囲内であればＬｏｗレベル（以下では「０」と表す）を出力し、位相差が所定の範囲を超えていた場合はＨｉｇｈレベル（以下では「１」と表す）を出力する。

本実施の形態では、ｎ＝７、ｋ＝３を例に考えているため、５番目（ａ）、１０番目（ｂ）、１５番目（ｃ）のインバータ回路の出力がモニタ回路２１に入力される。各接点の波形に基づいて位相比較器２１１はａ点とｂ点との位相差（φａ−ｂ）を検出し、位相比較器２１２はｂ点とｃ点の位相差（φｂ−ｃ）を検出し、位相比較器２１３はｃ点とａ点との位相差（φｃ−ａ）を検出している。位相比較器についての詳細な説明は後述する。

判定回路２２は、位相比較器２１１〜２１３から入力される複数の検出結果に基づいて、それぞれの位相差が全て所定の範囲内であるかを判定し、判定信号Ｘを出力する。判定信号Ｘは、例えば、それぞれの位相差が全て所定の範囲内であれば「０」、いずれか１つでも所定の範囲を超える位相差があれば「１」を出力する。

制御回路２３は、判定信号Ｘが「０」であれば、リングオシレータ回路１０の最終段の出力（ｃ）を最終的な出力ＯＵＴとして半導体装置内の他のブロックに出力する。また、判定信号Ｘが「１」である場合、最終的な出力ＯＵＴを停止させ、リセット信号を「１」から「０」とし、リングオシレータ回路１０の発振の一時停止と半導体装置内の他のブロックへの異常検出通知を行う。また、制御回路２３は、電源投入し、所定時間が経過した後に発振回路の出力信号を出力する機能を有している。なお、スイッチＳＷが電源電位ＶＤＤ側に接続されている場合は、リングオシレータ回路１０の発振を停止せずに、半導体装置内の他のブロックへの異常検出通知を行う。

ここで、位相比較器について詳細に説明する。一例として、５番目と１０番目のインバータ回路の出力を入力波形とする位相比較器２１１の回路図を図３に示す。図３に示すように、位相比較器２１１は、ディレイ回路３１、ＥＸ−ＮＯＲ３２、フィルター回路３３、Ｄ−ＦＦ（Ｄ−フリップ・フロップ）３４を有している。ディレイ回路３１は、入力される波形ａの位相を遅らせた波形ａ'と波形ｂとの位相が実質的に逆位相となるようにする回路である。ＥＸ−ＮＯＲ３２は、波形ａ'と波形ｂとが入力され、この２つの入力が同一論理となった場合に「１」をＤｉｆｆ＿ｏｕｔとして出力する回路である。フィルター回路３３は、Ｄｉｆｆ＿ｏｕｔのパルスの幅が、所定の幅よりも大きい場合に、その後に接続されるＤ−ＦＦに信号を伝達する回路である。Ｄ−ＦＦ３４は、入力端子Ｃ、Ｄ、出力端子Ｑを有している。入力端子Ｄには電源電位ＶＤＤが接続されているため、Ｄ−ＦＦ３４は、入力端子Ｃに立ち上がり信号が入力された場合に、出力端子Ｑに「１」をＬａｔｃｈ＿ｏｕｔとして出力する。

位相比較器２１１の動作のタイミングチャートを図４に示し、図４を参照して位相比較器２１１の動作について説明する。波形ｂは、波形ａと同じ波形であって、波形ａよりも位相が遅れた波形である。ここで、波形ａは、ディレイ回路３１によって位相が遅れるため、波形ａ'と波形ｂとは実質的に逆位相となる。この波形ａ'と波形ｂとがＥＸ−ＮＯＲ３２に入力される。従って、Ｄｉｆｆ＿ｏｕｔは「０」を保持する。

時刻ｔ１で波形ｂにソフトエラーが発生し、波形ｂが本来「１」となる部分で「０」となってしまった場合、波形ｂが「０」である期間Ｐｗでは、波形ａ'が「０」で波形ｂ「０」となってしまうために、Ｄｉｆｆ＿ｏｕｔが「１」となる。この期間Ｐｗが所定の時間以上である場合、Ｄ−ＦＦ３４の入力端子Ｃに立ち上がり信号が伝達されるため、Ｌａｔｃｈ＿ｏｕｔが「１」となる。

リングオシレータ回路１０とエラー検出回路２０との動作のタイミングチャートを図５に示す。図５を参照して、ソフトエラー検出動作について詳細に説明する。ここでは、一例として、時刻ｔ１に１０段目のインバータ回路の出力（ｂ点）にソフトエラーが発生した場合について説明する。

ソフトエラーが発生する時刻ｔ１より前の時刻では、ａ点〜ｃ点の各接点の波形は正常であるため、位相比較器２１１〜２１３は「０」を出力しており、判定信号Ｘも「０」であるため、制御回路２３はｃ点の信号を出力ＯＵＴとして出力している。また、制御回路が出力するリセット信号も「０」となっている。

時刻ｔ１でｂ点にソフトエラーが発生すると、本来Ｈｉｇｈレベルであるはずの信号がＬｏｗレベルへと変化する。この信号の変化に基づいて、ｂ点の信号が入力される位相比較器２１１及び２１２が位相異常を検出し、「１」を出力する。この異常検出信号に基づき判定回路２２は、判定信号Ｘを「１」とする。この判定信号に基づき、制御回路２３は、出力を停止する。また、制御回路２３は、リセット信号を「０」とする。

リセット信号が「０」である場合、リングオシレータ回路１０のＮＡＮＤゲートの出力がＨｉｇｈレベルに固定される。このため、所定の遅延を持って、時刻ｔ２で５段目（ａ点）の出力がＨｉｇｈレベルとなり、時刻ｔ３で１０段目（ｂ点）の出力がＬｏｗレベルとなり、時刻ｔ４で１５段目（ｃ点）の出力がＨｉｇｈレベルとなる。この状態はリセット信号が解除（リセット信号が「１」の状態）されるまで維持される。

時刻ｔ５で、リセット信号が解除されると、リングオシレータ回路１０のＮＡＮＤゲートに入力されていたリセット信号が「１」となり、ＮＡＮＤゲートの出力がＨｉｇｈレベルからＬｏｗレベルになるため、リングオシレータ回路が再び発振を開始する。これによって、リングオシレータ回路１０は正常な状態となる。ここで、時刻ｔ５は、例えば、時刻ｔ１から数クロック分に相当する時間が経過した時刻である。

また、リセット信号は、半導体装置の内部回路にも供給されている。内部回路は、リセット信号に基づいて、例えば、リセット信号が「１」となる前の動作を再び行う、あるいは、データの再読み込みを行う。

実施の形態１の半導体装置によれば、リングオシレータ回路１０の複数の接点の出力信号をエラー検出回路２０に入力して、各接点間の位相差の異常を検出し、出力の一時停止、及び、リセット信号の発生を行う。これによって、位相の異なるクロックが半導体装置の内部回路に伝達されることがなくなるため、他のブロックがデータの読み込みミスやタイミングずれによる誤動作を起こすことはない。また、リセット信号によって、クロックを停止させる前に行っていた処理を再び行うことで、その後の異常状態を回避することが可能である。なお、リングオシレータ回路１０の発振の一時停止は、スイッチＳＷの状態によって一時停止を行わないようにすることが可能である。

従来のＳＥＴ対策回路は、複数の同じ構成のリングオシレータ回路の出力を多数決回路や一致回路等を介して出力する。これに対して、実施の形態１の半導体装置は、１つのリングオシレータ回路１０とエラー検出回路２０とで構成することが可能であるため、チップ面積の増加を抑制ながらも、ＳＥＴ対策を行うことが可能である。

また、制御回路２３は、電源投入後に所定時間が経過した後にリングオシレータ回路１０の出力信号を出力する機能を有しているため、電源投入後のリングオシレータ回路１０の不安定な発振波形が内部回路に送信されることがないため、安定した動作が可能である。

実施の形態２
実施の形態２にかかる半導体装置を図６に示す。図６に示すように、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置がエラー検出回路２０の制御回路２３を介して出力をしていたのに対して、リングオシレータ回路１０の最終段から直接内部回路にクロックを供給する点で異なる。実施の形態１と同様のブロックについては同様の符号を付して説明を省略する。

実施の形態１の制御回路２３は判定信号Ｘの結果に基づいて、リングオシレータ回路１０からの波形を出力するか、あるいは停止するかを制御する。これに対して、実施の形態２の制御回路２４は、リセット信号を出力するのみである。つまり、クロックは、リングオシレータ回路の出力から直接内部回路に供給される。

実施の形態２にかかる半導体装置は、リングオシレータ回路１０の出力によって直接クロックを内部回路に供給することによって、制御回路２４は、リセット信号の出力機能を有していれば良い。これによって、制御回路４２の構成が簡素化されるため、より回路規模を削減することが可能である。

また、リセット信号が、リングオシレータ回路１０のＮＡＮＤゲートと内部回路とに供給されているため、実施の形態１と同様に、ソフトエラーが発生した場合には、リングオシレータ回路１０の一時停止と、内部回路へのエラー発生の伝達とを行うことが可能である。リセット信号によって、内部回路はソフトエラー発生前に行っていた処理を再度行う、あるいは、データの再読み込みを行うことが可能である。これによって、ソフトエラーの伝播を防ぐことが可能である。

なお、本発明は上記実施の形態に限られたものでなく、適宜変更することが可能である。例えば、リングオシレータ回路の波形をモニタする接点は３点に限られたものではなく、更に多くの接点をモニタすることでより精度の高いソフトエラーの検出が可能である。また、ソフトエラーが発生した場合に、リングオシレータ回路の動作を停止させることなく、他のブロックがリセット信号に基づいた処理を行わせる構成としても良い。

実施の形態１にかかるリングオシレータ回路とエラー検出回路のブロック図である。 実施の形態１にかかるエラー検出回路のブロック図である。 実施の形態１にかかる位相検出回路の回路図である。 実施の形態１にかかる位相検出回路の動作のタイミングチャートを示す図である。 実施の形態１にかかるリングオシレータ回路とエラー検出回路の動作のタイミングチャートを示す図である。 実施の形態２にかかるリングオシレータ回路とエラー検出回路のブロック図である。 従来のリングオシレータ回路の回路図である。 従来のリングオシレータ回路において、ソフトエラーが発生した場合のタイミングチャートを示す図である。

符号の説明

１０ リングオシレータ回路
２０ エラー検出回路
２１ モニタ回路
２１１〜２１３ 位相比較回路
２２ 検出回路
２３、２４ 制御回路
３１ ディレイ回路
３２ ＥＸ−ＮＯＲ
３３ フィルター回路
３４ Ｄ−ＦＦ
ＳＷ スイッチ
Ｘ 検出信号

Claims (9)

1. 複数の論理回路を直列に接続した発振回路と、
   前記複数の論理回路のうち少なくとも２つ以上の論理回路の出力信号が入力され、前記出力信号の間の位相差が所定の位相差の範囲外となる場合にエラー検出信号を出力するエラー検出回路とを有する半導体装置。
2. 前記エラー検出回路は、前記複数の論理回路のうち少なくとも２つ以上の論理回路の出力信号が入力され、前記出力信号の間の位相差が所定の範囲外となる場合に検出信号を出力するモニタ回路と、前記検出信号に基づいて、前記発振回路が正常に動作しているかを判断する判定回路と、前記判定回路の結果に基づいて、前記エラー検出信号を出力する制御回路とを有する請求項１に記載の半導体装置。
3. 前記モニタ回路は、前記複数の論理回路の出力のうち少なくとも２つ以上の出力波形の位相差を検出することを特徴とする請求項２に記載の半導体装置。
4. 前記モニタ回路は、２つの波形の位相差を検出する位相比較器を複数有していることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記モニタ回路は、ｎを整数として、ｋをｎよりも小さく、かつ、２ｎ＋１の約数とした場合、少なくとも（２ｎ＋１）／ｋ段目の前記論理回路の出力をモニタすることを特徴とした請求項２乃至５のいずれか１項に記載された半導体装置。
6. 前記制御回路は、さらに前記判定回路の結果に基づいて、前記発振回路の出力を前記他のブロックに伝達するか否かを制御することを特徴とする請求項２に記載の半導体装置。
7. 前記制御回路は、電源投入後に所定時間が経過した後に前記発振回路の出力信号を出力する機能を有することを特徴とする請求項２に記載の半導体装置。
8. 前記エラー検出信号は前記発振回路を一時停止させ、他のブロックに前記発振回路にエラーが発生したことを通知することを特徴とする請求項１又は２に記載の半導体装置。
9. 前記発振回路は、ｎを整数として、２ｎ＋１個の論理回路が直列に接続されたリンクオシレータであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
   
   
   

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