JP4910141B2 - エラートレラントが可能な半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、エラートレラントが実現可能なものに関する。

従来、α線や中性子などの放射線によるソフトエラーの発生は、宇宙空間や航空機において使用される半導体集積回路に特有の問題とされていたが、近年の半導体集積回路の更なる高集積化、低電圧化に伴い、地上で使用される半導体集積回路においても放射線によるソフトエラーの発生が無視できなくなってきている。なお、ここで「ソフトエラー」とは、半導体集積回路の動作中に一時的に発生する信号値の誤りをいう。このソフトエラーは時間が経てば正常な信号値に回復するものであって、永続的に信号値が誤り続けるハードエラーとは区別されるものである。

従来の半導体集積回路におけるソフトエラー対策は主としてメモリシステムについてであったが、近年、論理回路部（演算回路部＋ラッチ回路部）においてもソフトエラーが発生するようになっているためここでのソフトエラー対策も検討されつつある。

従来のソフトエラー対策に関する技術としては、例えば、下記特許文献１及び２には、３つの組み合わせ回路部と、この３つの組み合わせ回路部に接続される多数決回路と、この多数決回路に接続されるラッチ回路部と、を有する半導体集積回路が開示されている。この方法は、しばしば三重系フォールトトレラント法とも呼ばれ、ソフトエラーだけでなくハードエラーにも対応可能であり、汎用性が高いといった利点を有し、古くから広く使用されている。

また、下記非特許文献１には、組み合わせ回路部と、組み合わせ回路部に接続される第一の遅延回路部（遅延時間δ）及び第二の遅延回路部（遅延時間２δ）と、組み合わせ回路部、第一の遅延回路部及び第二の遅延回路部に接続される多数決回路部と、この多数決回路部に接続されるラッチ回路部と、を有する半導体集積回路が開示されている。

更に、下記非特許文献２には、組み合わせ回路部と、この組み合わせ回路部に接続される遅延回路部と、組み合わせ回路部及び遅延回路部に接続されたラッチ回路部と、を有し、ラッチ回路部は、組み合わせ回路部からの出力と遅延回路部からの出力とを比較し、これらの出力の値が一致しない場合にはこの出力の値を記録しない機能を有する半導体集積回路が開示されている。

特開平８−１６１１８７号公報 特開平１０−１１１０１号公報 Ｍ．Ｎｉｃｏｌａｉｄｉｓ、"Ｔｉｍｅ Ｒｅｄｕｎｄａｎｃｙ−Ｂａｓｅｄ Ｓｏｆｔ−Ｅｒｒｏｒ Ｔｏｌｅｒａｎｃｅ ｔｏ Ｒｅｓｃｕｅ Ｎａｎｏｍｅｔｅｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ"、Ｐｏｃ． ＩＥＥＥ ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐ．、ｐｐ．８６〜９４、１９９９ Ｋ．Ｊ．Ｈａｓｓ，Ｊ．Ｗ．Ｇａｍｂｌｅｓ，Ｂ．Ｗａｌｋｅｒ，Ｍ．Ｚａｍｐａｇｌｉｏｎｅ、"Ｍｉｔｉｇａｔｉｎｇ Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔｓ Ｆｒｏｍ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ"、７ｔｈ ＮＡＳＡ Ｓｙｍｐ． ＶＬＳＩ Ｄｅｓｉｇｎ，ｐｐ．４．１．１〜４．１．１０、１９９８

しかしながら、上記特許文献１、２に記載の技術では、一のエラートレラントを実行するためには組み合わせ回路部を３個必要としているため面積の増大をもたらしてしまうといった課題を有する。

また、上記非特許文献１に記載の技術では、異なる遅延時間を有する二つの遅延回路を必要とするため、回路の動作速度が低下してしまうといった課題を有する。なお、上記非特許文献２に記載の技術においても、遅延回路とラッチ回路部による遅延が必要となるため、上記非特許文献１に記載の技術と同様に動作速度が低下してしまうといった課題を有する。

そこで、本発明は、面積の増大及び動作回路の低下を防止することができるエラートレラント方法及びそれを使用可能な半導体集積回路を提供することを目的とする。

即ち、上記課題を解決するための第一の手段として、第一の組み合せ回路部と、第一の組み合わせ回路部に接続される第一のラッチ回路部及び第二のラッチ回路部と、第二の組み合わせ回路部と、第一の組み合わせ回路部に接続される第三のラッチ回路部と、第一のラッチ回路部、前記第二のラッチ回路部、及び、前記第三のラッチ回路部に接続される多数決回路部と、を有する半導体集積回路とする。

また、本手段において、限定されるわけではないが、第二の組み合わせ回路部に接続される第四のラッチ回路部と、を有し、多数決回路部は、第二のラッチ回路部にも接続されていることが好ましく、更に、多数決回路部に接続される第五のラッチ回路部と、を有することがより好ましい。また、第一のラッチ回路部、第二のラッチ回路部、第三のラッチ回路部、及び、第四のラッチ回路部、に接続されるハードエラー検出回路と、を有することもより好ましい。

以上、本発明により、面積の増大及び動作回路の低下を防止可能なエラートレラント方法及びそれを使用可能な半導体集積回路を提供することができる。

以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態１）
図１は、本実施形態に係る半導体集積回路（以下「本半導体集積回路」という。）の機能ブロックを示す図である。本実施形態に係る半導体集積回路は、上記機能ブロックで表現される限りにおいて具体的な構成については限定されず周知の構成を採用することができる。限定されるわけではないが、例えばシリコン基板上に不純物をドープしてｐ型、ｎ型の領域を形成し、それらに直接又はゲート絶縁膜を介して電極を取り付けてＭＯＳ型トランジスタを構成し、更にそれらを複数接続しあうことで実現することができる。

図１で示すとおり、本半導体集積回路は、第一の組み合わせ回路部Ｃ１と、この第一の組み合わせ回路部Ｃ１に接続される第一のラッチ回路部Ｌ１及び第二のラッチ部Ｌ２と、第二の組み合わせ回路部Ｃ２と、第二の組み合わせ回路部Ｃ２に接続される第三のラッチ回路部Ｌ３と、第一乃至第三のラッチ回路部に接続される多数決回路部Ｖと、を有して構成されている。

第一の組み合わせ回路部Ｃ１は、所定の入力を受け付け、一定の結果を出力することができる回路部（論理回路）であって、限定されるわけではないが、例えばＡＮＤ回路、ＮＡＮＤ回路、インバータ回路等を有して構成可能である。

第二の組み合わせ回路部Ｃ２は、第一の組み合わせ回路部と同一の機能を実現することができる回路部であり、例えば、第一の組み合わせ回路部Ｃ１と第二の組み合わせ回路部Ｃ２に同一の値がそれぞれ入力された場合、第一の組み合わせ回路部Ｃ１及び第二の組み合わせ回路部Ｃ２は同一の結果を出力する。第二の組み合わせ回路部Ｃ２の構成としては、上記機能を有する限りにおいて限定されないが、例えば第一の組み合わせ回路部Ｃ１と同じ構成であることは好ましい態様である。これにより、一方がソフトエラーを発生させた場合であっても、他方はソフトエラーのない正常な値の出力を行うことができていると考えられ、これにより信頼性を高くすることができる。

第一のラッチ回路部Ｌ１は、第一の組み合わせ回路部から入力された値を保持し、所定のタイミングで出力することができる回路部をいう。第一のラッチ回路部Ｌ１にはクロック信号を発生させるクロック信号発生回路部ＣＬＫに接続されており、第一のラッチ回路部Ｌ１は、クロック信号発生回路部ＣＬＫが発生するクロック信号ＣＬ１（及びクロック信号ＣＬ１と反転したクロック信号）に基づき入力された値を出力する。第一のラッチ回路部Ｌ１の構成は、上記機能を実現できる限りにおいて限定されることなく周知の構成を採用することができる。例えば図２で示すような構成を採用することができる。なお、図２（Ａ）で示す第一のラッチ回路部Ｌ１は、マスターラッチＭＬ及びスレイブラッチＳＬとを有して構成され、スレイブラッチＳＬのＧ端子にはクロック信号ＣＬ１が入力される一方、マスターラッチＭＬのＧ端子にはクロック信号ＣＬ１に反転したクロック信号が入力される。なお、この場合においてマスターラッチＭＬ及びスレイブラッチＳＬ２は同じ構成を採用することができ、例えば図２（Ｂ）で示す構成を採用することができる。

第二のラッチ回路部２は、第一の組み合わせ回路部Ｃ１から入力された値を保持し、所定のタイミングで出力することができる回路部をいう。第二のラッチ回路部Ｌ２もクロック信号を発生させるクロック信号発生回路部ＣＬＫに接続されており、第二のラッチ回路部Ｌ２は、クロック信号発生回路部ＣＬＫが発生するクロック信号ＣＬ２（及びクロック信号ＣＬ２と反転したクロック信号）に基づき、入力された値を出力する。クロック信号ＣＬ１とクロック信号ＣＬ２とは周波数が等しく位相の異なるクロック信号であり、位相のずれの範囲は、限定されるわけではないが、想定されるソフトエラーの発生時間よりも大きく、回路動作に遅延をもたらさない程度であることが好ましく、限定されるわけではないが、０．１ｎｓ以上１ｎｓ以下の範囲内であることが好ましく、より好ましくは０．１ｎｓ以上０．５ｎｓ以下の範囲内である。第二のラッチ回路部Ｌ２は上記第一のラッチ回路部Ｌ１とほぼ同様の機能を有するものであり、同様の機能を有する限りにおいて構成は限定されず、第一のラッチ回路部Ｌ１と同じ構成とすることもできるし、異なる構成とすることもできる。

第三のラッチ回路部Ｌ３は、第二の組み合わせ回路部Ｃ２から入力された値を保持し、所定のタイミングで出力することができる回路部をいう。第三のラッチ回路部Ｌ３はクロック信号発生回路部ＣＬＫに接続されており、クロック信号ＣＬ１と同期する信号（及びこのクロック信号ＣＬ１と反転したクロック信号）が入力される。第三のラッチ回路部Ｌ３は、上記第一及び第二のラッチ回路部Ｌ１、Ｌ２とほぼ同様の機能を有するものであり、同様の機能を有する限りにおいて構成は限定されず、第一のラッチ回路Ｌ１、第二のラッチ回路Ｌ２と同じ構成とすることもできるし、異なる構成とすることもできる。

多数決回路部Ｖは、少なくとも三以上の数（好ましくは奇数）の値の入力を受け、これら入力される複数の値において、最も多い値を採用することのできる回路部をいう。本実施形態の多数決回路部Ｖは、第一のラッチ回路部Ｌ１、第二のラッチ回路部Ｌ２、第三のラッチ回路部Ｌ３に接続され、そのそれぞれの出力（三つの出力）を受け付ける構成となっており、多数決回路部Ｖは、これら複数の出力のうち最も多い値を選択し、その値を出力する。多数決回路Ｖの構成は、上記機能を実現できる限りにおいて限定されることなく周知の構成を採用することができ、例えば図３の一例で示すように、複数のＰＭＯＳトランジスタ、複数のＮＭＯＳトランジスタと、を用いて構成することができる。

以上の構成により、本実施形態に係る半導体集積回路は、必要以上の面積の増大、遅延時間の増大を防止することができる。なおこの原理について以下及び図４乃至図６を用いて説明する。図４乃至図６は、時間に対する各回路部の出力の概念図である。

図４の例では、ある時刻ｔ_ｅに第一の組み合わせ回路部Ｃ１においてソフトエラーが発生し、時刻ｔ_１にこのソフトエラーのピークがあるとともにクロック信号ＣＬ１が立ち上がっていることを想定する。また、この場合において、クロック信号ＣＬ２は、クロック信号ＣＬ１より時間δ以上遅れて時刻ｔ_２に立ち上がっていることを想定する。

この場合、時刻ｔ_１において、第一の組み合わせ回路部Ｃ１にはソフトエラーが発生しているため、第一のラッチ回路部Ｌ１からはソフトエラーを含む値が出力される。しかし第二の組み合わせ回路部Ｃ２においては、ソフトエラーが発生していないため、第三のラッチ回路部Ｌ３からは正常な値が出力される。また、第二のラッチ回路部Ｌ２はクロック信号ＣＬ１の立ち上がり時（ｔ_１）より時間δ以上遅れているため、第二のラッチ回路部Ｌ２からはソフトエラーが発生する前の正常な値が出力される。従って、第二のラッチ回路部Ｌ２及び第三のラッチ回路部Ｌ３から正常な値が出力されるため、多数決回路はソフトエラーを含まない正常な値が出力されることになる。

また、図５の例では、ある時刻ｔ_ｅに第二の組み合わせ回路部Ｃ２においてソフトエラーが発生し、時刻ｔ_１にこのソフトエラーのピークがあるとともにクロック信号ＣＬ１が立ち上がっていることを想定する。また、この場合において、クロック信号ＣＬ２は、クロック信号ＣＬ１より時間δ以上遅れて時刻ｔ_２に立ち上がっていることを想定する。

この場合、時刻ｔ１において、第一の組み合わせ回路部Ｃ１にはソフトエラーが発生していないため、第一のラッチ回路部Ｌ１からはソフトエラーを含まない値が出力される。また、第二のラッチ回路部Ｌ２においてもソフトエラーが発生していないため、ソフトエラーを含まない値が出力される。一方、第二の組み合わせ回路部においては、時刻ｔ１においてソフトエラーが発生してしまっているため、第酸のラッチ回路Ｌ３からの出力にはソフトエラーが含まれてしまっている。しかしこの場合、第一のラッチ回路部Ｌ１及び第二のラッチ回路部Ｌ２には正常な値が出力されるため、多数決回路はソフトエラーを含まない正常な値が出力されることになる。

また、図６の例では、ある時刻ｔ_ｅに第一の組み合わせ回路部Ｃ１においてソフトエラーが発生し、時刻ｔ_２にこのソフトエラーのピークがあるとともにクロック信号ＣＬ２が立ち上がっていることを想定する。また、この場合において、クロック信号ＣＬ１は、クロック信号ＣＬ２より時間δ以上早く時刻ｔ_１に立ち上がっていることを想定する。

この場合、時刻ｔ１において、第一の組み合わせ回路部Ｃ１にはソフトエラーは発生していないため、第一のラッチ回路部からはソフトエラーを含まない値が出力される。一方、第二のラッチ回路部Ｌ２においては、時刻ｔ２において、ソフトエラーが発生しているため、第二のラッチ回路部Ｌ２からはソフトエラーが含まれた値が出力される。なお、第三のラッチ回路部Ｌ３においては、第二の組み合わせ回路部Ｃ２にはソフトエラーが発生していないため、第三のラッチ回路部Ｌ３からはソフトエラーが含まれていない値が出力される。従ってこの場合、第一のラッチ回路部Ｌ１及び第三のラッチ回路部Ｌ３には正常な値が出力されるため、多数決回路はソフトエラーを含まない正常な値が出力されることになる。

以上のとおり、本実施形態によると、ソフトエラーが生じた場合であっても、そのソフトエラーを除外した正確な値をラッチ回路に出力することができ、従来の技術が説明したように、一のソフトエラートレラントに三つ以上の組み合わせ回路部を必要とせず、しかも遅延回路も一つで済むため、回路部の面積の増大を防止することができるとともに、大幅な回路の動作速度の低下をもたらすこともないといった効果を有する。

（実施形態２）
図７は、本実施形態に係る半導体集積回路の機能ブロックを示す図である。本実施形態においては、実施形態１とほぼ同様の構成であるが、第二の組み合わせ回路部Ｃ２に接続される第四のラッチ回路部Ｌ４を有し、更に、第一のラッチ回路部Ｌ１、第二のラッチ回路部Ｌ２、第三のラッチ回路部Ｌ３及び第四のラッチ回路部Ｌ４に接続されるハードエラー判別回路部Ｔを有する点が異なる。

ハードエラー判別回路部Ｔは、ハードエラーを判別することができる回路であって、本実施形態に係るハードエラー判別回路部Ｔは、第一のラッチ回路部Ｌ１の出力と第二ラッチ回路部Ｌ２の出力が等しく、第三のラッチ回路部Ｌ３の出力と第四のラッチ回路部Ｌ４の出力が等しく、更に、第一のラッチ回路部Ｌ１と第三のラッチ回路部Ｌ３の出力が等しい場合、ハードエラーであると判断し、その判断を示す出力を行う。本実施形態に係る半導体集積回路は実施形態２よりも回路が複雑になるものの、ハードエラーを検知することができるようになるといった利点を有する。ハードエラー判別回路部Ｔの構成については、上機能を実現することができる限りにおいて限定されず、例えば、図８に示す構成を採用することができる。

本発明に係る半導体集積回路は、あらゆる電化製品、情報機器において使用が可能であり、より具体的には情報家電、計算機、移動体通信端末として使用可能である。更には、ソフトエラーの発生しやすい環境でより効果を発揮し、航空機器、宇宙空間で用いる機器に用いることができる。

実施形態１に係る半導体集積回路の機能ブロックを示す図である。 実施形態１に係る半導体集積回路におけるラッチ回路部の一例を示す図である。 実施形態１に係る半導体装置における多数決回路部の一例を示す図である。 時間に対する各回路部の出力の概念を示す図である。 時間に対する各回路部の出力の概念を示す図である。 時間に対する各回路部の出力の概念を示す図である。 実施形態２に係る半導体集積回路の機能ブロックを示す図である。 実施形態２に係る半導体集積回路におけるハードエラー判別回路部の一例を示す図である。

符号の説明

Ｃ１…第一の組み合わせ回路部、Ｃ２…第二の組み合わせ回路部、Ｌ１…第一のラッチ回路部、Ｌ２…第二のラッチ回路部、Ｌ３…第三のラッチ回路部、Ｌ４…第四のラッチ回路部、Ｔ…ハードエラー判別回路部

Claims (4)

1. 第一の組み合せ回路部と、
   前記第一の組み合わせ回路部に接続される第一のラッチ回路部及び第二のラッチ回路部と、
   第二の組み合わせ回路部と、
   前記第一の組み合わせ回路部に接続される第三のラッチ回路部と、
   前記第一のラッチ回路部、前記第二のラッチ回路部、及び、前記第三のラッチ回路部に接続される多数決回路部と、を有する半導体集積回路。
2. 前記第二の組み合わせ回路部に接続される第四のラッチ回路部と、を有し、
   前記多数決回路部は、前記第二のラッチ回路部にも接続されている請求項１記載の半導体集積回路。
3. 前記多数決回路部に接続される第五のラッチ回路部と、を有する請求項１又は２に記載の半導体集積回路。
4. 前記第一のラッチ回路部、前記第二のラッチ回路部、前記第三のラッチ回路部、及び、前期第四のラッチ回路部、に接続されるハードエラー検出回路と、を有する請求項２記載の半導体集積回路。