JP2009302903A - 半導体集積回路 - Google Patents

Abstract

【課題】フリップフロップのソフトエラー耐性を向上することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路の制御回路は、クロック信号生成回路に第１のクロック信号および第２のクロック信号を制御させて、第１のデータ保持端子に保持されたデータの論理と第３のデータ保持端子に保持されたデータの論理とを同じにし、第１のスイッチ回路をオンする。
【選択図】図２

Description

本発明は、マスタスレーブ形のフリップフロップを備えた半導体集積回路に関する。

近年、微細化された半導体集積回路においては、宇宙線や放射性同位体元素により生成されるα線や中性子線によって起きるソフトエラーが大きな問題となっている。

アルファ線や中性子線が半導体集積回路に入射すると、入射した個所に電荷が生じ、これが半導体集積回路を誤動作（ソフトエラー）させる原因となる。

特に、フリップフロップにおいてはデータを保持しているノードに放射線が入射することにより保持しているデータが反転する場合がある。

この問題を解決する従来手法として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）といったメモリ回路では、エラー訂正符号（ＥＣＣ）を用いることによりソフトエラーにより反転したデータを検出・訂正する手法がある。

しかし、フリップフロップにこのような手法を適用することは困難である。

そこで、フリップフロップのソフトエラー耐性を高める手法が考案されている。しかし、これらはノード容量を大きくしたり、データのコピーを保持したりするため遅延や面積の増大を招く（例えば、非特許文献１参照。）。

該メモリ回路では、設定情報やリダンダンシ情報を蓄えるためのフリップフロップが複数存在している。これらのフリップフロップのデータは、メモリ回路が動作しているときには常時参照されている。さらに、これらのフリップフロップのデータは、メモリセルに蓄えられ読み出し時に正しく訂正すればよいデータと比べると、重要性が高い。

また、フリップフロップのデータにソフトエラーが生じた場合、タイミング情報やリダンダンシ情報が破壊される。この場合、メモリ回路として正しい動作をしなくなる．
したがって、このような従来技術においては、ソフトエラーを検出・訂正するメカニズムが、該メモリ回路の信頼性を確保するために、必要となる。
A. Goel, S. Bhunia, H. Mahmoodi, and K. Roy, "Low-overhead design of soft-error-tolerant scan flip-flops with enhanced-scan capability," Digest of Technical Papers, Asia and South Pacific Conference on Design Automation pp.665-670, 2006.

本発明は、フリップフロップのソフトエラー耐性を向上することが可能な半導体集積回路を提供することを目的とする。

本発明の一態様に係る実施例に従った半導体集積回路は、
データ入力端子と、
データ出力端子と、
前記データ入力端子に入力が接続され、前記データ入力端子を介して入力されたデータの論理を保持する第１のデータ保持端子を有するとともに、前記第１のデータ保持端子に保持された論理を反転させた論理を保持する第２のデータ保持端子を有するマスタラッチ回路と、
前記マスタラッチ回路の出力に入力が接続され、前記データ出力端子に出力が接続され、前記マスタラッチ回路から入力されたデータの論理を保持する第３のデータ保持端子を有するとともに、前記第３のデータ保持端子に保持された論理を反転させた論理を保持する第４のデータ保持端子を有するスレーブラッチ回路と、
前記マスタラッチ回路の動作を制御する第１のクロック信号、および前記スレーブラッチ回路の動作を制御する第２のクロック信号を生成し出力するクロック信号生成回路と、
前記第１のデータ保持端子と前記第３のデータ保持端子との間に接続された第１のスイッチ回路と、
前記クロック信号生成回路および前記第１のスイッチ回路を制御する制御回路と、を備え、
前記制御回路は、
前記クロック信号生成回路に前記第１のクロック信号および前記第２のクロック信号を制御させて、前記第１のデータ保持端子に保持されたデータの論理と前記第３のデータ保持端子に保持されたデータの論理とを同じにし、
前記第１のスイッチ回路をオンすることを特徴とする。

本発明の他の態様に係る実施例に従った半導体集積回路は、
データ入力端子と、
データ出力端子と、
前記データ入力端子に入力が接続され、前記データ入力端子を介して入力されたデータの論理を保持する第１のデータ保持端子を有するとともに、前記第１のデータ保持端子に保持された論理を反転させた論理を保持する第２のデータ保持端子を有するマスタラッチ回路と、
前記マスタラッチ回路の出力に入力が接続され、前記データ出力端子に出力が接続され、前記マスタラッチ回路から入力されたデータの論理を保持する第３のデータ保持端子を有するとともに、前記第３のデータ保持端子に保持された論理を反転させた論理を保持する第４のデータ保持端子を有するスレーブラッチ回路と、
前記マスタラッチ回路の動作を制御する第１のクロック信号、および前記スレーブラッチ回路の動作を制御する第２のクロック信号を生成し出力するクロック信号生成回路と、
前記第２のデータ保持端子と前記第４のデータ保持端子との間に接続されたスイッチ回路と、
前記クロック信号生成回路および前記スイッチ回路を制御する制御回路と、を備え、
前記制御回路は、
前記クロック信号生成回路に前記第１のクロック信号および前記第２のクロック信号を制御させて、前記第２のデータ保持端子に保持されたデータの論理と前記第４のデータ保持端子に保持されたデータの論理とを同じにし、
前記スイッチ回路をオンすることを特徴とする。

本発明の半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

（比較例）
先ず、比較例として、一般的なマスタスレーブ形のフリップフロップの構成・機能について説明する。

図１は、比較例のマスタスレーブ形のフリップフロップ１００ａの構成を示すブロック図である。

図１に示すように、フリップフロップ１００ａは、入力データDを入力とするマスタラッチ回路１０１ａと、このマスタラッチ回路１０１ａの出力を入力とし、その出力をフリップフロップ１００ａの出力QもしくはQbもしくはその両方とするスレーブラッチ回路１０２ａと、を備える。

マスタラッチ回路１０１ａにはマスタクロックが入力され、スレーブラッチ回路１０２ａにはスレーブクロックが入力されるようになっている。

マスタラッチ回路１０１ａおよびスレーブラッチ回路１０２ａの内部には、データを保持する機構があり、データの正論理とデータの負論理を保持できるようになっている。

ここで、マスタラッチ回路１０１ａが保持するデータの正論理をｍｓｐ、マスタラッチ回路１０１ａが保持するデータの負論理をｍｓｎとする。さらに、スレーブラッチ回路が保持するデータの正論理をｓｓｐ、スレーブラッチ回路が保持するデータの負論理をｓｓｎとする。

比較例のフリップフロップ１００ａでは、入力されるクロックによりマスタラッチ回路もしくはスレーブラッチ回路の一方のみがデータを保持し、マスタラッチ回路１０１ａおよびスレーブラッチ回路１０２ａがデータを保持していることはない。

したがって、既述のように、データを保持しているノードに放射線が入射されると、保持しているデータが反転し、フリップフロップのソフトエラーが生じ得る。

そこで、本発明の一態様に係る半導体集積回路は、マスタラッチ回路とスレーブラッチ回路に同時にデータを保持させ、この状態で、マスタラッチ回路とスレーブラッチ回路のデータ保持ノードを、スイッチ回路を介して、電気的に接続する。

これにより、ソフトエラー耐性を向上させる。

以下、本発明に係る各実施例について図面に基づいて説明する。

図２は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。

図２に示すように、半導体集積回路１００は、データ入力端子１と、データ出力端子２と、マスタラッチ回路３と、スレーブラッチ回路４と、クロック信号生成回路５と、第１のスイッチ回路６と、第２のスイッチ回路７と、制御回路８と、を備える。

なお、データ入力端子１と、データ出力端子２と、マスタラッチ回路３と、スレーブラッチ回路４と、第１のスイッチ回路６と、第２のスイッチ回路７と、により、フリップフロップ１０が構成される。

マスタラッチ回路３は、データ入力端子１に入力が接続されている。このマスタラッチ回路３は、データ入力端子１を介して入力されたデータの正論理ｍｓｐを保持する第１のデータ保持端子３ａを有する。さらに、マスタラッチ回路３は、データ入力端子１を介して入力された該データの負論理（第１のデータ保持端子１に保持された論理を反転させた論理）ｍｓｎを保持する第２のデータ保持端子３ｂを有する。

スレーブラッチ回路４は、マスタラッチ回路３の出力に入力が接続され、データ出力端子２に出力が接続されている。このスレーブラッチ回路４は、マスタラッチ回路３から入力されたデータの正論理ｓｓｐを保持する第３のデータ保持端子４ａを有する。さらに、マスタラッチ回路３から入力された該データの負論理（第３のデータ保持端子４ａに保持された論理を反転させた論理）ｓｓｎを保持する第４のデータ保持端子４ｂを有する。

クロック信号生成回路５は、基準クロックＣＬＫから、マスタラッチ回路３の動作を制御する第１のクロック信号ｍｃｌｋ、およびスレーブラッチ回路４の動作を制御する第２のクロック信号ｓｃｌｋを生成し出力するようになっている。

すなわち、この第１のクロック信号ｍｃｌｋに応じて、マスタラッチ回路３は、データ入力端子１から入力されたデータを保持し、または、入力されたデータをそのまま（またはバッファして）出力するようになっている。また、第２のクロック信号ｓｃｌｋに応じて、スレーブラッチ回路４は、マスタラッチ回路３から入力されたデータを保持し、または、入力されたデータをそのまま（またはバッファして）出力するようになっている。

第１のスイッチ回路６は、第１のデータ保持端子３ａと第３のデータ保持端子４ａとの間に接続されている。

第２のスイッチ回路７は、第２のデータ保持端子３ｂと第４のデータ保持端子４ｂとの間に接続されている。

なお、第１、第２のスイッチ回路６、７には、例えば、ＭＯＳトランジスタや、ＭＯＳトランジスタで構成されたトランスファーゲート等が適用される。

制御回路８は、第１のスイッチ回路６、第２のスイッチ回路７、およびクロック信号生成回路５を、制御信号Ｓ１、Ｓ２、Ｓ３により制御するようになっている。
ここで、以上のような構成を有する半導体集積回路１００がソフトエラー耐性を向上させる動作の一例について説明する。

まず、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５に第１のクロック信号ｍｃｌｋおよび第２のクロック信号ｓｃｌｋを制御させる。これにより、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４が保持する状態Ａ、または、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４がデータ出力端子２に通過させる状態Ｂにする。

これにより、制御回路８は、第１のデータ保持端子３ａに保持されたデータの論理と第３のデータ保持端子４ａに保持されたデータの論理とを同じにするとともに、第２のデータ保持端子３ｂに保持されたデータの論理と第４のデータ保持端子４ｂに保持されたデータの論理とを同じにする。

そして、制御回路８は、該状態Ａ、Ｂの何れかで、制御信号Ｓ１、Ｓ２により、第１のスイッチ回路６および第２のスイッチ回路７をオンする。

以上のような半導体集積回路１００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、第１のデータ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路１００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

なお、クロック信号生成回路５および制御回路８は、複数のフリップフロップ１０で共有化するようにしてもよい。図３は、本発明の一態様である実施例１に係る半導体集積回路２００の要部の構成を示す図である。なお、図３において、図２と同じ符号が付された構成は、半導体集積回路１００の構成と同様の構成である。

図３に示すように、クロック信号生成回路５および制御回路８は、複数のフリップフロップ１０で共有化されている。これにより、半導体集積回路２００は、フリップフロップ１０のソフトエラー耐性を向上しつつ、面積増大を抑制することができる。

また、半導体集積回路１００においては、第１のスイッチ回路６または第２のスイッチ回路７の少なくとも何れか一方が設けられて入ればよい。

ここで、図４は、本発明の一態様である実施例１に係る半導体集積回路３００の要部の構成を示す図である。また、図５は、本発明の一態様である実施例１に係る半導体集積回路４００の要部の構成を示す図である。なお、図４、図５において、図２と同じ符号が付された構成は、半導体集積回路１００の構成と同様の構成である。

図４、図５に示す半導体集積回路３００、４００は、スイッチ回路が１つ削減されているので、マスタラッチ回路３とスレーブラッチ回路４のデータ保持端子の論理を同じに保つ能力は低下するが、半導体集積回路１００と同様の作用効果を奏することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

本実施例２では、図２に示す半導体集積回路１００のマスタラッチ回路３、スレーブラッチ回路４、およびクロック信号生成回路５の具体的な回路構成の一例について述べる。

図６は、図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。

図６に示すように、マスタラッチ回路３は、第１のデータ保持端子３ａと、第２のデータ保持端子３ｂと、第１のクロックドインバータ３ｃと、第１のインバータ３ｄと、第２のクロックドインバータ３ｅと、を含む。

なお、ここでは、図２の第１のクロック信号ｍｃｌｋを、正相のクロック信号（以下では、第１の（正相の）クロック信号と表記）ｍｃｌｋｐ、逆相のクロック信号ｍｃｌｋｎの二つに分けて説明する。

第１のクロックドインバータ３ｃは、データ入力端子１に入力が接続されるとともに第２のデータ保持端子３ｂに出力が接続されている。この第１のクロックドインバータ３ｃは、第１のクロック信号ｍｃｌｋｐが入力される第１のクロック端子３ｃ１を有し、第１のクロック信号ｍｃｌｋｐの逆相のクロック信号ｍｃｌｋｎが入力される第２のクロック端子３ｃ２を有する。

第１のインバータ３ｄは、第２のデータ保持端子３ｂに入力が接続されるとともに、第１のデータ保持端子３ａに出力が接続されている。

第２のクロックドインバータ３ｅは、第１のデータ保持端子３ａに入力が接続されるとともに、第２のデータ保持端子３ｂに出力が接続されている。この第２のクロックドインバータ３ｅは、第１のクロック信号ｍｃｌｋｐの逆相のクロック信号ｍｃｌｋｎが入力される第３のクロック端子３ｅ１を有し、第１のクロック信号ｍｃｌｋｐが入力される第４のクロック端子３ｅ２を有する。

また、スレーブラッチ回路４は、第３のデータ保持端子４ａと、第４のデータ保持端子４ｂと、第３のクロックドインバータ４ｃと、第２のインバータ４ｄと、第４のクロックドインバータ４ｅと、を含む。

なお、ここでは、図２の第２のクロック信号ｓｃｌｋを、正相のクロック信号（以下では、第２の（正相の）クロック信号と表記）ｓｃｌｋｐ、逆相のクロック信号ｓｃｌｋｎの二つに分けて説明する。

第３のクロックドインバータ４ｃは、マスタラッチ回路３の第１のデータ保持端子３ａに入力が接続されるとともに第４のデータ保持端子４ｂに出力が接続されている。この第３のクロックドインバータ４ｃは、第２のクロック信号ｓｃｌｋｐが入力される第５のクロック端子４ｃ１を有し、第２のクロック信号ｓｃｌｋｐの逆相のクロック信号ｓｃｌｋｎが入力される第６のクロック端子４ｃ２を有する。

第２のインバータ４ｄは、第４のデータ保持端子４ｂに入力が接続されるとともに第３のデータ保持端子４ａに出力が接続されている。

第４のクロックドインバータ４ｅは、第３のデータ保持端子４ａに入力が接続されるとともに第４のデータ保持端子４ｂに出力が接続されている。この第４のクロックドインバータ４ｅは、第２のクロック信号ｓｃｌｋｐの逆相のクロック信号ｓｃｌｋｎが入力される第７のクロック端子４ｅ１を有し、第２のクロック信号ｓｃｌｋｐが入力される第８のクロック端子４ｅ２を有する。

なお、データ出力端子２は、出力Ｑを出力する場合は第３のデータ保持端子４ａに接続され、出力Ｑｂを出力する場合は第４のデータ保持端子４ｂに接続されている。

また、クロック信号生成回路５は、インバータ５ａと、セレクタ５ｂと、インバータ５ｃと、を含む。

インバータ５ａは、第１、第４のクロック端子３ｃ１、３ｅ２に入力が接続され、第２、第３のクロック端子３ｃ２、３ｅ１に出力が接続されている。このインバータ５ａは、基準クロック信号ＣＬＫ（ここでは、正相のクロック信号ｍｃｌｋｐとして使用）が入力され、この基準クロック信号ＣＬＫを反転させた信号（逆相のクロック信号ｍｃｌｋｎ）を出力するようになっている。

また、セレクタ５ｂは、基準クロック信号ＣＬＫ（すなわち、正相のクロック信号ｍｃｌｋｐ）および逆相のクロック信号ｍｃｌｋｎが入力されるようになっている。このセレクタ５ｂは、制御信号Ｓ３に応じて、正相のクロック信号ｍｃｌｋｐもしくは逆相のクロック信号ｍｃｌｋｎのどちらかを第２のクロック信号ｓｃｌｋｐとして、第５、第８のクロック端子４ｃ１、４ｅ２に出力するようになっている。

なお、セレクタ５ｂは、制御信号Ｓ３に応じて、通常動作時は、逆相のクロック信号ｍｃｌｋｎを出力し、一方、制御信号Ｓ３に応じて、ソフトエラー耐性を向上させる時は、正相のクロック信号ｍｃｌｋｐを出力するようになっている。

インバータ５ｃは、第５、第８のクロック端子４ｃ１、４ｅ２に入力が接続され、第６、第７のクロック端子４ｃ２、４ｅ１に出力が接続されている。このインバータ５ｃは、正相のクロック信号ｓｃｌｋｐが入力され、この正相のクロック信号ｓｃｌｋｐを反転させた信号（逆相のクロック信号ｓｃｌｋｎ）を出力するようになっている。

以上のように、クロック信号生成回路５は、基準クロック信号ＣＬＫに応じて、クロック信号ｍｃｌｋｐ、ｍｃｌｋｎ、ｓｃｌｋｐ、ｓｃｌｋｎが変化する構成になっている。

そして、クロック信号ｍｃｌｋｐ、ｍｃｌｋｎに応じて、マスタラッチ回路３は、データ入力端子１から入力されたデータを保持し、または、入力されたデータをそのまま（またはバッファして）出力するようになっている。

また、クロック信号ｓｃｌｋｐ、ｓｃｌｋｎに応じて、スレーブラッチ回路４は、マスタラッチ回路３から入力されたデータを保持し、または、入力されたデータをそのまま（またはバッファして）出力するようになっている。

ここで、以上のような構成を有する半導体集積回路１００がソフトエラー耐性を向上させる動作の一例について説明する。

実施例１と同様に、まず、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５に第１のクロック信号ｍｃｌｋ（ｍｃｌｋｐ、ｍｃｌｋｎ）および第２のクロック信号ｓｃｌｋ（ｓｃｌｋｐ、ｓｃｌｋｎ）を制御させる。例えば、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５にクロック信号ｍｃｌｋｐ、ｓｃｌｋｐを“Ｈｉｇｈ”レベル（すなわち、論理“１”）にさせる（クロック信号ｍｃｌｋｎ、ｓｃｌｋｎを“Ｌｏｗ”レベル（すなわち、論理“０”）にさせる）。

これにより、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４が保持する状態Ａ、または、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４がデータ出力端子２に通過させる状態Ｂにする。

これにより、制御回路８は、第１のデータ保持端子３ａに保持されたデータの論理と第３のデータ保持端子４ａに保持されたデータの論理とを同じにするとともに、第２のデータ保持端子３ｂに保持されたデータの論理と第４のデータ保持端子４ｂに保持されたデータの論理とを同じにする。

そして、制御回路８は、該状態Ａ、Ｂの何れかで、制御信号Ｓ１、Ｓ２により、第１のスイッチ回路６および第２のスイッチ回路７をオンする。

以上のような半導体集積回路１００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、第１のデータ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路１００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

実施例２では、図２に示す半導体集積回路１００のマスタラッチ回路３、スレーブラッチ回路４、およびクロック信号生成回路５の具体的な回路構成の一例について述べた。

本実施例３では、特に、クロック信号生成回路５の動作を一般化した例について説明する。

図７は、図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。なお、図７において、マスタラッチ回路３およびスレーブラッチ回路４は、図６と同じ構成である。

図７に示すように、クロック信号生成回路５は、インバータ５ａと、インバータ５ｃと、を含む。

インバータ５ａは、第１、第４のクロック端子３ｃ１、３ｅ２に入力が接続され、第２、第３のクロック端子３ｃ２、３ｅ１に出力が接続されている。このインバータ５ａは、基準クロック信号ＣＬＫに基づいた第１の基準クロック信号ＣＬＫ１（ここでは、正相のクロック信号ｍｃｌｋｐとして使用）が入力され、この第１の基準クロック信号ＣＬＫ１を反転させた信号（逆相のクロック信号ｍｃｌｋｎ）を出力するようになっている。

インバータ５ｃは、第５、第８のクロック端子４ｃ１、４ｅ２に入力が接続され、第６、第７のクロック端子４ｃ２、４ｅ１に出力が接続されている。このインバータ５ｃは、基準クロック信号ＣＬＫに基づいた第２の基準クロック信号ＣＬＫ２（ここでは、正相のクロック信号ｓｃｌｋｐとして使用）が入力され、この正相のクロック信号ｓｃｌｋｐを反転させた信号（逆相のクロック信号ｓｃｌｋｎ）を出力するようになっている。

ここで、以上のような構成を有する半導体集積回路１００がソフトエラー耐性を向上させる動作の一例について説明する。

まず、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５に第１の基準クロック信号ＣＬＫ１（ｍｃｌｋｐ、ｍｃｌｋｎ）および第２の基準クロック信号ＣＬＫ（ｓｃｌｋｐ、ｓｃｌｋｎ）を制御させる。例えば、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５に第１、第２の基準クロック信号ＣＬＫ１、ＣＬＫ２を“Ｈｉｇｈ”レベル（すなわち、論理“１”）にさせる。これにより、クロック信号ｍｃｌｋｐ、ｓｃｌｋｐが“Ｈｉｇｈ”レベル（すなわち、論理“１”）になる（クロック信号ｍｃｌｋｎ、ｓｃｌｋｎが“Ｌｏｗ”レベル（すなわち、論理“０”）になる）。

これにより、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４が保持する状態Ａ、または、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４がデータ出力端子２に通過させる状態Ｂにする。

これにより、制御回路８は、第１のデータ保持端子３ａに保持されたデータの論理と第３のデータ保持端子４ａに保持されたデータの論理とを同じにするとともに、第２のデータ保持端子３ｂに保持されたデータの論理と第４のデータ保持端子４ｂに保持されたデータの論理とを同じにする。

そして、制御回路８は、該状態Ａ、Ｂの何れかで、制御信号Ｓ１、Ｓ２により、第１のスイッチ回路６および第２のスイッチ回路７をオンする。

以上のような半導体集積回路１００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、第１のデータ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路１００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

本実施例４では、図２に示す半導体集積回路１００のマスタラッチ回路３、スレーブラッチ回路４、およびクロック信号生成回路５の具体的な回路構成の他の例について述べる。

図８は、図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。なお、図８において、クロック信号生成回路５は、図６と同じ構成である。

図８に示すように、マスタラッチ回路３は、データ保持端子３ａと、データ保持端子３ｂと、第１のトランスミッションゲート３ｆと、インバータ３ｄと、クロックドインバータ３ｅと、を含む。なお、図８のマスタラッチ回路３は、図６のマスタラッチ回路３と比較して、クロックドインバータ３ｃがトランスミッションゲート３ｆに置き換わっている。また、図８のマスタラッチ回路３は、図６のマスタラッチ回路３と比較して、各データ保持端子３ａ、３ｂの位置が入れ替わっている。

第１のトランスミッションゲート３ｆは、データ入力端子１に入力が接続されるとともにデータ保持端子３ａに出力が接続されている。この第１のトランスミッションゲート３ｆは、第１のクロック信号ｍｃｌｋｐが入力される第１の反転クロック端子３ｆ１を有し、第１のクロック信号ｍｃｌｋｐの逆相のクロック信号ｍｃｌｋｎが入力される第１の非反転クロック端子３ｆ２を有する。

第１のインバータ３ｄは、データ保持端子３ａに入力が接続されるとともに、データ保持端子３ｂに出力が接続されている。

クロックドインバータ３ｅは、データ保持端子３ｂに入力が接続されるとともに、データ保持端子３ａに出力が接続されている。このクロックドインバータ３ｅは、第１のクロック信号ｍｃｌｋｐの逆相のクロック信号ｍｃｌｋｎが入力されるクロック端子３ｅ１を有し、第１のクロック信号ｍｃｌｋｐが入力されるクロック端子３ｅ２を有する。

また、スレーブラッチ回路４は、データ保持端子４ａと、データ保持端子４ｂと、第２のトランスミッションゲート４ｆと、インバータ４ｄと、クロックドインバータ４ｅと、を含む。なお、図８のスレーブラッチ回路４は、図６のスレーブラッチ回路４と比較して、クロックドインバータ４ｃがトランスミッションゲート４ｆに置き換わっている。

第２のトランスミッションゲート４ｆは、データ保持端子３ａに入力が接続されるとともにデータ保持端子４ｂに出力が接続されている。この第２のトランスミッションゲート４ｆは、第２のクロック信号ｓｃｌｋｐが入力される第２の反転クロック端子４ｆ１を有し、第２のクロック信号ｓｃｌｋｐの逆相のクロック信号ｓｃｌｋｎが入力される第２の非反転クロック端子４ｆ２を有する。

インバータ４ｄは、データ保持端子４ｂに入力が接続されるとともにデータ保持端子４ａに出力が接続されている。

クロックドインバータ４ｅは、データ保持端子４ａに入力が接続されるとともにデータ保持端子４ｂに出力が接続されている。このクロックドインバータ４ｅは、第２のクロック信号ｓｃｌｋｐの逆相のクロック信号ｓｃｌｋｎが入力されるクロック端子４ｅ１を有し、第２のクロック信号ｓｃｌｋｐが入力されるクロック端子４ｅ２を有する。

ここで、以上のような構成を有する半導体集積回路１００がソフトエラー耐性を向上させる動作の一例について説明する。

実施例１と同様に、まず、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５に第１のクロック信号ｍｃｌｋ（ｍｃｌｋｐ、ｍｃｌｋｎ）および第２のクロック信号ｓｃｌｋ（ｓｃｌｋｐ、ｓｃｌｋｎ）を制御させる。例えば、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５にクロック信号ｍｃｌｋｐ、ｓｃｌｋｐを“Ｈｉｇｈ”レベル（すなわち、論理“１”）にさせる（クロック信号ｍｃｌｋｎ、ｓｃｌｋｎを“Ｌｏｗ”レベル（すなわち、論理“０”）にさせる）。

これにより、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４が保持する状態Ａ、または、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４がデータ出力端子２に通過させる状態Ｂにする。

これにより、制御回路８は、データ保持端子３ａに保持されたデータの論理とデータ保持端子４ａに保持されたデータの論理とを同じにするとともに、データ保持端子３ｂに保持されたデータの論理とデータ保持端子４ｂに保持されたデータの論理とを同じにする。

そして、制御回路８は、該状態Ａ、Ｂの何れかで、制御信号Ｓ１、Ｓ２により、第１のスイッチ回路６および第２のスイッチ回路７をオンする。

以上のような半導体集積回路１００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、データ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路１００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

なお、図４、５に示す半導体集積回路３００、４００のように、第１、第２のスイッチ回路６、７の何れかを省略しても、同様の作用・効果を奏することができる。

本実施例５では、図４に示す半導体集積回路２００のマスタラッチ回路３、スレーブラッチ回路４、およびクロック信号生成回路５の具体的な回路構成の一例について述べる。すなわち、第２のスイッチ回路７を省略した構成について述べる。

図９は、図４に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。なお、図９において、クロック信号生成回路５およびマスタラッチ回路３は、図８と同じ構成である。

図９に示すように、スレーブラッチ回路４は、データ保持端子４ａと、データ保持端子４ｂと、第２のトランスミッションゲート４ｆと、インバータ４ｄと、クロックドインバータ４ｅと、を含む。なお、インバータ４ｄとクロックドインバータ４ｅの接続関係は、図８と同様である。

ここで、第２のトランスミッションゲート４ｆは、データ保持端子３ａに入力が接続されるとともにデータ保持端子４ｂに出力が接続されている。この第２のトランスミッションゲート４ｆは、第１のクロック信号ｍｃｌｋｐの逆相のクロック信号ｍｃｌｋｎ入力される第２の反転クロック端子４ｆ１を有し、第２のクロック信号ｓｃｌｋｐが入力される第２の非反転クロック端子４ｆ２を有する。

ここで、以上のような構成を有する半導体集積回路２００がソフトエラー耐性を向上させる動作の一例について説明する。

実施例１と同様に、まず、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５に第１のクロック信号ｍｃｌｋ（ｍｃｌｋｐ、ｍｃｌｋｎ）および第２のクロック信号ｓｃｌｋ（ｓｃｌｋｐ、ｓｃｌｋｎ）を制御させる。例えば、制御回路８は、制御信号Ｓ３により、クロック信号生成回路５にクロック信号ｍｃｌｋｐ、ｓｃｌｋｐを“Ｈｉｇｈ”レベル（すなわち、論理“１”）にさせる（クロック信号ｍｃｌｋｎ、ｓｃｌｋｎを“Ｌｏｗ”レベル（すなわち、論理“０”）にさせる）。

これにより、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４が保持する状態Ａ、または、マスタラッチ回路３に保持されマスタラッチ回路３から入力されるデータを、スレーブラッチ回路４がデータ出力端子２に通過させる状態Ｂにする。

これにより、制御回路８は、データ保持端子３ａに保持されたデータの論理とデータ保持端子４ａに保持されたデータの論理とを同じにするとともに、データ保持端子３ｂに保持されたデータの論理とデータ保持端子４ｂに保持されたデータの論理とを同じにする。

そして、制御回路８は、該状態Ａ、Ｂの何れかで、制御信号Ｓ１により、第１のスイッチ回路６をオンする。さらに、該状態Ａ、Ｂの何れかで、データ保持端子３ｂとデータ保持端子４ｂとは、トランスミッションゲート４ｆを介して電気的に接続される。

以上のような半導体集積回路２００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、データ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路２００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

本実施例６では、図２に示す半導体集積回路１００のマスタラッチ回路３、スレーブラッチ回路４、およびクロック信号生成回路５の具体的な回路構成のさらに他の例について述べる。

図１０は、図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。なお、図１０において、クロック信号生成回路５は、図６と同じ構成である。

図１０に示すように、マスタラッチ回路３は、第１のデータ保持端子３ａと、第２のデータ保持端子３ｂと、クロックドインバータ３ｃと、インバータ３ｄと、インバータ３ｇと、を含む。なお、図１０のマスタラッチ回路３は、図６のマスタラッチ回路３と比較して、クロックドインバータ３ｅがインバータ３ｇに置き換わっている以外は、同様の構成である。

また、スレーブラッチ回路４は、第３のデータ保持端子４ａと、第４のデータ保持端子４ｂと、クロックドインバータ４ｃと、インバータ４ｄと、インバータ４ｇと、を含む。なお、図１０のスレーブラッチ回路４は、図６のスレーブラッチ回路４と比較して、クロックドインバータ４ｅがインバータ４ｇに置き換わっている以外は、同様の構成である。

ここで、以上のような構成を有する半導体集積回路１００がソフトエラー耐性を向上させる動作、および通常の動作は、実施例２の半導体集積回路１００の動作と同様である。

すなわち、実施例２と同様に、半導体集積回路１００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、データ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路１００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

本実施例７では、図４に示す半導体集積回路２００のマスタラッチ回路３、スレーブラッチ回路４、およびクロック信号生成回路５の具体的な回路構成の他の例について述べる。すなわち、第２のスイッチ回路７を省略した構成について述べる。

図１１は、図４に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。なお、図１１において、クロック信号生成回路５は、図８と同じ構成である。

図１１に示すように、マスタラッチ回路３は、データ保持端子３ａと、データ保持端子３ｂと、トランスミッションゲート３ｆと、インバータ３ｄと、インバータ３ｇと、を含む。なお、図１１のマスタラッチ回路３は、図８のマスタラッチ回路３と比較して、クロックドインバータ３ｅがインバータ３ｇに置き換わっている以外は、同様の構成である。

また、スレーブラッチ回路４は、データ保持端子４ａと、データ保持端子４ｂと、トランスミッションゲート４ｆと、インバータ４ｄと、インバータ４ｇと、を含む。なお、図１１のスレーブラッチ回路４は、図８のスレーブラッチ回路４と比較して、クロックドインバータ４ｅがインバータ４ｇに置き換わっている以外は、同様の構成である。

ここで、以上のような構成を有する半導体集積回路２００がソフトエラー耐性を向上させる動作、および通常の動作は、実施例５の半導体集積回路２００の動作と同様である。

すなわち、実施例５と同様に、半導体集積回路２００の動作により、ソフトエラー耐性が向上する。

すなわち、例えば、データ保持端子３ａに放射線が入射し電荷が誘起されたとしても、スレーブラッチ回路４がマスタラッチ回路３を書き戻すよう動作する。このため、マスタラッチ回路３のデータが該放射線により反転するのを抑制することができる。

すなわち、半導体集積回路２００は、フリップフロップ１０のソフトエラー耐性を向上することができる。

以上のように、本実施例に係る半導体集積回路によれば、フリップフロップのソフトエラー耐性を向上することができる。

比較例のマスタスレーブ形のフリップフロップ１００ａの構成を示すブロック図である。 本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。 本発明の一態様である実施例１に係る半導体集積回路２００の要部の構成を示す図である。 本発明の一態様である実施例１に係る半導体集積回路３００の要部の構成を示す図である。 本発明の一態様である実施例１に係る半導体集積回路４００の要部の構成を示す図である。 図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。 図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。 図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。 図４に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。 図２に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。 図４に示すマスタラッチ回路、スレーブラッチ回路、およびクロック信号生成回路の具体的な回路構成の一例を示す図である。

符号の説明

１ データ入力端子
２ データ出力端子
３ マスタラッチ回路
３ａ 第１のデータ保持端子
３ｂ 第２のデータ保持端子
３ｃ 第１のクロックドインバータ
３ｄ 第１のインバータ
３ｅ 第２のクロックドインバータ
３ｆ 第１のトランスミッションゲート
４ スレーブラッチ回路
４ａ 第３のデータ保持端子
４ｂ 第４のデータ保持端子
４ｃ 第３のクロックドインバータ
４ｄ 第２のインバータ
４ｅ 第４のクロックドインバータ
４ｆ 第２のトランスミッションゲート
５ クロック信号生成回路
５ａ インバータ
５ｂ セレクタ
５ｃ インバータ
６ 第１のスイッチ回路
７ 第２のスイッチ回路
８ 制御回路
１００、２００、３００、４００ 半導体集積回路
１００ａ フリップフロップ
１０１ａ マスタラッチ回路
１０２ａ スレーブラッチ回路

Claims (5)

1. データ入力端子と、
   データ出力端子と、
   前記データ入力端子に入力が接続され、前記データ入力端子を介して入力されたデータの論理を保持する第１のデータ保持端子を有するとともに、前記第１のデータ保持端子に保持された論理を反転させた論理を保持する第２のデータ保持端子を有するマスタラッチ回路と、
   前記マスタラッチ回路の出力に入力が接続され、前記データ出力端子に出力が接続され、前記マスタラッチ回路から入力されたデータの論理を保持する第３のデータ保持端子を有するとともに、前記第３のデータ保持端子に保持された論理を反転させた論理を保持する第４のデータ保持端子を有するスレーブラッチ回路と、
   前記マスタラッチ回路の動作を制御する第１のクロック信号、および前記スレーブラッチ回路の動作を制御する第２のクロック信号を生成し出力するクロック信号生成回路と、
   前記第１のデータ保持端子と前記第３のデータ保持端子との間に接続された第１のスイッチ回路と、
   前記クロック信号生成回路および前記第１のスイッチ回路を制御する制御回路と、を備え、
   前記制御回路は、
   前記クロック信号生成回路に前記第１のクロック信号および前記第２のクロック信号を制御させて、前記第１のデータ保持端子に保持されたデータの論理と前記第３のデータ保持端子に保持されたデータの論理とを同じにし、
   前記第１のスイッチ回路をオンする
   ことを特徴とする半導体集積回路。
2. 前記第２のデータ保持端子と前記第４のデータ保持端子との間に接続され、前記制御回路により制御される第２のスイッチ回路を、さらに備え、
   前記制御回路は、
   前記クロック信号生成回路に前記第１のクロック信号および前記第２のクロック信号を制御させて、前記第１のデータ保持端子に保持されたデータの論理と前記第３のデータ保持端子に保持されたデータの論理とを同じにするとともに前記第２のデータ保持端子に保持されたデータの論理と前記第４のデータ保持端子に保持されたデータの論理とを同じにし、
   前記第１のスイッチ回路および前記第２のスイッチ回路をオンする
   ことを特徴とする請求項１に記載の半導体集積回路。
3. データ入力端子と、
   データ出力端子と、
   前記データ入力端子に入力が接続され、前記データ入力端子を介して入力されたデータの論理を保持する第１のデータ保持端子を有するとともに、前記第１のデータ保持端子に保持された論理を反転させた論理を保持する第２のデータ保持端子を有するマスタラッチ回路と、
   前記マスタラッチ回路の出力に入力が接続され、前記データ出力端子に出力が接続され、前記マスタラッチ回路から入力されたデータの論理を保持する第３のデータ保持端子を有するとともに、前記第３のデータ保持端子に保持された論理を反転させた論理を保持する第４のデータ保持端子を有するスレーブラッチ回路と、
   前記マスタラッチ回路の動作を制御する第１のクロック信号、および前記スレーブラッチ回路の動作を制御する第２のクロック信号を生成し出力するクロック信号生成回路と、
   前記第２のデータ保持端子と前記第４のデータ保持端子との間に接続されたスイッチ回路と、
   前記クロック信号生成回路および前記スイッチ回路を制御する制御回路と、を備え、
   前記制御回路は、
   前記クロック信号生成回路に前記第１のクロック信号および前記第２のクロック信号を制御させて、前記第２のデータ保持端子に保持されたデータの論理と前記第４のデータ保持端子に保持されたデータの論理とを同じにし、
   前記スイッチ回路をオンする
   ことを特徴とする半導体集積回路。
4. 前記マスタラッチ回路は、
   前記データ入力端子に入力が接続されるとともに前記第２のデータ保持端子に出力が接続され、前記第１のクロック信号が入力される第１のクロック端子を有し、前記第１のクロック信号の逆相のクロック信号が入力される第２のクロック端子を有する第１のクロックドインバータと、
   前記第２のデータ保持端子に入力が接続されるとともに前記第１のデータ保持端子に出力が接続された第１のインバータと、
   前記第１のデータ保持端子に入力が接続されるとともに前記第２のデータ保持端子に出力が接続され、前記第１のクロック信号の逆相のクロック信号が入力される第３のクロック端子を有し、前記第１のクロック信号が入力される第４のクロック端子を有する第２のクロックドインバータと、を含み、
   前記スレーブラッチ回路は、
   前記マスタラッチ回路の前記第１のデータ保持端子に入力が接続されるとともに前記第４のデータ保持端子に出力が接続され、前記第２のクロック信号が入力される第５のクロック端子を有し、前記第２のクロック信号の逆相のクロック信号が入力される第６のクロック端子を有する第３のクロックドインバータと、
   前記第４のデータ保持端子に入力が接続されるとともに前記第３のデータ保持端子に出力が接続された第２のインバータと、
   前記第３のデータ保持端子に入力が接続されるとともに前記第４のデータ保持端子に出力が接続され、前記第２のクロック信号の逆相のクロック信号が入力される第７のクロック端子を有し、前記第２のクロック信号が入力される第８のクロック端子を有する第４のクロックドインバータと、を含む
   ことを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
5. 前記マスタラッチ回路は、
   前記データ入力端子に入力が接続されるとともに前記第１のデータ保持端子に出力が接続され、前記第１のクロック信号が入力される第１の反転クロック端子を有し、前記第１のクロック信号の逆相のクロック信号が入力される第１の非反転クロック端子を有する第１のトランスミッションゲートと、
   前記第１のデータ保持端子に入力が接続されるとともに前記第２のデータ保持端子に出力が接続された第１のインバータと、
   前記第２のデータ保持端子に入力が接続されるとともに前記第１のデータ保持端子に出力が接続され、前記第１のクロック信号の逆相のクロック信号が入力される第１のクロック端子を有し、前記第１のクロック信号が入力される第２のクロック端子を有する第１のクロックドインバータと、を含み、
   前記スレーブラッチ回路は、
   前記マスタラッチ回路の前記第２のデータ保持端子に入力が接続されるとともに前記第４のデータ保持端子に出力が接続され、前記第２のクロック信号が入力される第２の反転クロック端子を有し、前記第２のクロック信号の逆相のクロック信号が入力される第２の非反転クロック端子を有する第２のトランスミッションゲートと、
   前記第４のデータ保持端子に入力が接続されるとともに前記第３のデータ保持端子に出力が接続された第２のインバータと、
   前記第３のデータ保持端子に入力が接続されるとともに前記第４のデータ保持端子に出力が接続され、前記第２のクロック信号の逆相のクロック信号が入力される第３のクロック端子を有し、前記第２のクロック信号が入力される第４のクロック端子を有する第２のクロックドインバータと、を含む
   ことを特徴とすることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。

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