KR100630740B1 - 스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭 - Google Patents

스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭 Download PDF

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Abstract

클록 신호에 응답하여 데이터 입력 신호를 래치하여 데이터 출력 신호로 변환시키는 MTCMOS의 플립플롭이 개시된다. 본 발명에 따른 플립플롭은 MTCMOS의 노말 동작 시에는 입력된 데이터를 수신하고 펄스 신호들 및 내부 클록 신호들에 기초하여 입력된 입력 데이터를 래치하고 자신의 출력단으로 전송하여 플립플롭의 출력 데이터로 출력하며, MTCMOS의 스캔 동작 시에는 스캔 신호를 래치하기 위한 래치부, 클록 신호 및 스캔 인에이블 신호에 기초하여 펄스 신호 및 반전 펄스 신호를 발생하기 위한 펄스 생성부, 및 클록 신호 및 스캔 인에이블 신호에 기초하여 내부 클록 신호 및 반전 내부 클록 신호를 발생하고, MTCMOS의 슬립 모드 및 노말 모드를 제어하는 MTCMOS 제어 신호에 응답하여, MTCMOS의 슬립 모드시에는 노말 동작시 래치부에서 최종 입력된 데이터를 저장하고 MTCMOS가 노말 동작으로 전환되는 경우에 저장된 데이터를 래치부로 전달하는 데이터 리텐션 기능을 수행하며, MTCMOS의 스캔 동작 시에는 스캔 신호를 입력받아 래치하며 스캔 신호를 래치부로 전달하는 스캔 및 리텐션용 래치부를 포함하며, 래치부와 스캔 및 리텐션용 래치부는 상호 데이터를 주고받을 수 있는 신호 전송 라인으로 연결된다.
MTCMOS, 플립플롭, 래치

Description

스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭{High speed pulse based retention flip flop with SCAN function}
도 1은 종래의 데이터 리텐션 기능을 갖는 마스터 슬레이브 플립플롭을 나타낸다.
도 2는 종래의 스캔 기능을 갖는 마스터 슬레이브 플립플롭을 나타낸다.
도 3은 높은 문턱 전압 NMOS를 사용한 MTCMOS의 개략도를 나타낸다.
도 4는 도 3에 인가되는 신호의 파형을 나타낸다.
도 5는 본 발명의 설명에 사용되는 회로의 기호를 나타낸다.
도 6은 본 발명에 따른 스캔 기능과 리텐션 기능을 모두 갖는 플립플롭을 나타낸 개략도이다.
도 7은 본 발명에 따른 리텐션 기능을 모두 갖는 플립플롭을 나타낸 개략도이다.
도 8(a) 및 (b)는 도 6 및 도 7에 도시된 래치부를 구성하는 회로의 실시예를 나타낸다.
도 9는 도 6에 도시된 펄스 생성부를 구성하는 회로의 실시예를 나타낸다.
도 10은 도 6에 도시된 스캔 및 리텐션용 래치부를 구성하는 회로의 실시예를 나타낸다.
도 11은 도 7에 도시된 펄스 생성부를 구성하는 회로의 실시예를 나타낸다.
도 12는 도 7에 도시된 리텐션용 래치부를 구성하는 회로의 실시예를 나타낸다.
도 13은 도 7의 플립플롭에 리셋 기능을 첨가한 본 발명의 제3 실시예에 따른 래치부 회로를 나타낸다.
도 14는 도 7의 플립플롭에 리셋 기능을 첨가한 본 발명의 제3 실시예에 따른 펄스 생성부 회로를 나타낸다.
도 15는 도 7의 플립플롭에 리셋 기능을 첨가한 본 발명의 제3 실시예에 따른 리텐션용 래치부 회로를 나타낸다.
도 16은 도 7의 플립플롭에 셋 기능을 첨가한 본 발명의 제4 실시예에 따른 래치부 회로를 나타낸다.
도 17은 도 7의 플립플롭에 셋 기능을 첨가한 본 발명의 제5 실시예에 따른 래치부 회로를 나타낸다.
본 발명은 MTCMOS 회로에 관한 것으로, 구체적으로는, MTCMOS 회로가 슬립 모드로 가는 경우 데이터를 유지할 수 있으며 스캔 기능을 포함하는 고속 펄스 기반의 리텐션 플립플롭 회로에 관한 것이다.
반도체 회로의 공정이 100um 이하로 낮아지면서 누설 전류(leakage current) 의 비중이 동적 전력(dynamic power)의 비중을 추월하는 문제가 발생하고 있다. 또한, 고성능의 이동 기기가 시장의 대세가 되어 가고 있다. 이러한 제품 설계 및 시장 조건을 만족하기 위해 많은 회사들이 반도체 회로의 저 전력 설계에 노력하고 있으며, 이러한 저 전력 설계로 가장 많이 사용되는 것이 MTCMOS(Multi-Threshold CMOS) 기술이다. MTCMOS 의 코어는 낮은 문턱 전압(low-Vth) CMOS 로 설계를 하여 성능향상을 도모하고, 코어와 전원 전압 사이에는 높은 문턱 전압(high-Vth) CMOS 로 연결된 스위치로 연결하여, 반도체 칩의 슬립 모드에서는 높은 문턱 전압의 스위치를 오프시켜 누설 전류를 줄이는 기술이다.
이 경우, MTCMOS 가 슬립 모드에서 전원이 오프되어 플립플롭에 저장된 내용이 지워져 다시 노말 모드로 전환 시 이전 상태로 복원이 되지 않는 문제가 발생한다. 이러한 문제를 해결하기 위해 리텐션 플립플롭(retention Flip Flop)을 개발하여 사용하고 있지만 데이터를 유지하면서 누설 전류를 줄이기 위해서는 높은 문턱 전압 트랜지스터의 사용이 불가피하여 플립플롭의 성능을 저하시키는 문제가 있었다.
이를 위해 종래 기술에서는 DtoQ(Data-to-Output)를 최소화하기 위해 펄스 기반 플립플롭(Pulse-base Filp Flop)을 적용하고 스캔 기능 추가로 의한 지연 증가 및 리텐션 기능의 추가로 인한 지연 증가를 막기 위해 별도의 래치를 두었다. 그리고, 경우에 따라 스캔 기능 또는 리텐션 기능을 선택적으로 수행하도록 하여 속도 저하를 막았다.
도 1은 종래의 데이터 리텐션 기능을 갖는 마스터 슬레이브 플립플롭을 나타 낸다.
도 1을 참조하면, 종래의 마스터 슬레이브 플립플롭(10)은 플립플롭의 파워 오프 시 데이터를 유지하기 위한 별도의 리텐션 래치부(11)를 추가로 갖는다. 그리고, 파워 오프 되는 경우에도 리텐션 래치부(11)에는 계속적으로 전력이 공급된다.
도 1의 리텐션 기능을 갖는 마스터 슬레이브 플립플롭(10)은 상술한 바와 같이 파워 오프 되기 전에 슬레이브 단(15)의 값을 리텐션 래치부(11)로 저장한 뒤 파워 오프를 수행하여 마스터 슬레이브 래치(13 및 15)에는 데이터가 소실되어도 리텐션 래치부(11)에 저장된 데이터는 리텐션 래치부(11)의 전력이 계속 공급되기 때문에 데이터를 유지할 수 있게 된다. 그리고, 다시 파워 온 되었을 때 리텐션 래치(11)의 데이터를 슬레이브 단(15)에 전달하여 원상태로 복원하게 된다.
도 2는 종래의 스캔 기능을 갖는 마스터 슬레이브 플립플롭을 나타낸다.
도 2를 참조하면, 테스트 인에이블 신호(TE)에 따라 플립플롭(20)이 노말모드에서 데이터 값(D)을 캡쳐할 것인지 아니면 테스트 모드에서 테스트 값(TI)을 취할 것인지 결정한다. 테스트 인에이블 신호(TE)가 '1'인 경우 테스트 모드가 활성화되어 테스트 동작을 수행하고, 테스트 인에이블 신호(TE)가 '0'인 경우 노말 동작을 수행한다.
한편, 도 1에 도시된 플립플롭(10)은 마스터 슬레이브로 구현되어 있고, 도 2에 도시된 플립플롭(20)은 스캔 기능을 구현할 경우 속도가 많이 떨어지는 문제가 있다. 또한, 제어 신호들(B1 및 B2)을 서로 다르게 제어해야 하는 로직 부담이 있다. 만약 B1과 B2를 항상 반대 값으로 유지할 경우 마스터 슬레이브 구조에서는 사용가능 하지만, 스피드 향상을 위해 펄스 기반에 적용할 경우 기록가능성(writability) 문제가 발생하여 플립플롭의 기능이 페일(fail)될 가능성이 크다.
또한, 도 1의 플립플롭(10)에 도 2의 스캔 기능을 같이 적용할 경우 데이터 입력에서 출력까지의 지연은 크게 증가하여 반도체 칩 동작 속도 저하의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, MTCMOS에서 스캔 기능과 데이터 리텐션 기능을 가지며 데이터 입출력 지연을 증가시키지 않고 동작 속도를 빠르게 할 수 있는 플립플롭을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 클록 신호에 응답하여 데이터 입력 신호를 래치하여 데이터 출력 신호로 변환시키는 MTCMOS 플립플롭은, 상기 MTCMOS의 노말 동작 시에는 입력된 데이터를 수신하고 펄스 신호들 및 내부 클록 신호들에 기초하여 입력된 상기 입력 데이터를 래치하고 자신의 출력단으로 전송하여 상기 플립플롭의 출력 데이터로 출력하며, 상기 MTCMOS의 스캔 동작 시에는 스캔 신호를 래치하기 위한 래치부, 클록 신호 및 스캔 인에이블 신호에 기초하여 펄스 신호 및 반전 펄스 신호를 발생하기 위한 펄스 생성부, 및 상기 클록 신호 및 상기 스캔 인에이블 신호에 기초하여 내부 클록 신호 및 반전 내부 클록 신호를 발생하고, 상기 MTCMOS의 슬립 모드 및 노말 모드 를 제어하는 MTCMOS 제어 신호에 응답하여, 상기 MTCMOS의 슬립 모드시에는 상기 노말 동작시 상기 래치부에서 최종 입력된 데이터를 저장하고 상기 MTCMOS가 노말 동작으로 전환되는 경우에 저장된 데이터를 상기 래치부로 전달하는 데이터 리텐션 기능을 수행하며, 상기 MTCMOS의 스캔 동작 시에는 상기 스캔 신호를 입력받아 래치하며 상기 스캔 신호를 상기 래치부로 전달하는 스캔 및 리텐션용 래치부를 포함하며, 상기 래치부와 상기 스캔 및 리텐션용 래치부는 상호 데이터를 주고받을 수 있는 신호 전송 라인으로 연결된다. 상기 펄스 신호들과 상기 내부 클록 신호들은 서로 배타적으로 생성된다.
바람직하게는, 상기 MTCMOS의 스캔 동작 시에, 상기 스캔 및 리텐션용 래치부는 마스터가 되며 상기 래치부는 슬레이브가 되는 마스터-슬레이브 플립플롭 구조로 기능한다.
상기 스캔 인에이블 신호가 제1 상태를 갖는 경우, 상기 래치부는 상기 펄스 신호들의 상태에 기초하여 상기 래치부의 입력단으로 입력되는 상기 입력 데이터를 래치하며, 상기 스캔 인에이블 신호 제2 상태를 갖는 경우, 상기 래치부는 상기 내부 클록 신호들에 기초하여 상기 스캔 및 리텐션용 래치부에 입력되는 상기 스캔 입력 신호를 래치한다. 상기 MTCMOS 제어 신호 및 상기 스캔 인에이블 신호가 제1 상태이면, 상기 플립플롭은 노말 기능을 수행하며, 상기 MTCMOS 제어 신호가 제1 상태이고 상기 스캔 인에이블 신호가 제2 상태이면, 상기 플립플롭은 스캔 기능을 수행하며, 상기 MTCMOS 제어 신호가 제2 상태이면 상기 플립플롭은 데이터 리텐션 기능을 수행한다.
더욱 바람직하게는, 상기 플립플롭이 노말 기능을 수행하는 경우에는, 상기 래치부는 상기 신호 전송 라인을 통해 상기 스캔 및 리텐션용 래치부로 매순간 데이터를 전달하며, 상기 플립플롭이 데이터 리텐션 기능을 수행하는 경우에는, 상기 스캔 및 리텐션용 래치부는 상기 래치부에서 출력되는 신호를 더 이상 전달받지 않으며 상기 노말 동작시 상기 래치부에서 최종 전달된 데이터를 유지하며, 상기 플립플롭이 상기 노말 기능으로 돌아가는 경우에는 상기 래치부는 상기 신호 전송 라인을 통해 상기 스캔 및 리텐션용 래치부에 저장된 데이터를 입력받고, 상기 플립플롭이 스캔 기능을 수행하는 경우에는, 상기 스캔 및 리텐션용 래치부는 상기 스캔 입력 신호를 입력받고, 상기 래치부는 상기 스캔 및 리텐션용 래치부에서 출력된 상기 스캔 입력 신호를 외부로 출력하며, 상기 스캔 및 리텐션용 래치부는 마스터가 되며 상기 래치부는 슬레이브가 되는 마스터-슬레이브 플립플롭 구조로 기능한다.
일 실시예에서, 상기 래치부는, 상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼, 상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호를 전달하는 제2 삼상태 버퍼, 상기 내부 클록 신호들에 응답하여 사기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 상기 신호 전송 라인으로 전달하는 제3 삼상태 버퍼, 및 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 출력하는 인버터를 포함하며, 상기 인버터의 출력은 상기 플립플롭의 출력이 된다.
다른 실시예에서, 상기 래치부는, 상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼, 상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호들 전달하는 제2 삼상태 버퍼, 전원 전압과 가상 그라운드에 직렬로 연결된 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터, 및 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 출력하는 인버터를 포함하고, 상기 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트는 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력이 인가되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 반전 내부 클록 신호가 인가되며, 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 연결 지점은 상기 신호 전송 라인에 연결된다.
일 실시예에서, 상기 펄스 생성부는, 전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터, 상기 제1 노드와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터, 전원 전압과 제2 노드 사이에 직렬로 연결된 제3 및 제4 PMOS 트랜지스터, 상기 제2 노드와 가상 그라운드 사이에 직렬로 연결된 제3 및 제4 NMOS 트랜지스터, 상기 제2 노드와 가상 그라운드 사이에 병렬로 연결된 제5 및 제6 NMOS 트랜지스터, 상기 제1 노드의 출력을 반전시켜 출력하기 위한 제1 인버터, 및 상기 제2 노드의 출력을 반전시켜 출력하기 위한 제2 인버터를 포함하며, 상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제4 PMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터의 게이트에는 상기 클록 신호가 인가되며, 상기 제3 PMOS 트랜지스터 및 상기 제6 NMOS 트랜지스터의 게이트에는 상기 스캔 인에이블 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 노드의 신호가 인가되며, 상기 제5 NMOS 트랜지스터의 게이트에는 상기 제1 인버터의 출력이 인가되고, 상기 제4 NMOS 트랜지스터의 게이트에는 상기 제2 인버터의 출력이 인가되며, 상기 제1 노드의 출력은 상기 반전 펄스 신호가 되며, 상기 제1 인버터의 출력은 상기 펄스 신호가 된다.
일 실시예에서, 상기 스캔 및 리텐션용 래치부는, 상기 클록 신호, 상기 스캔 인에이블 신호 및 상기 MTCMOS 제어 신호를 입력받고 상기 내부 클록 신호들을 생성하는 내부 클록 생성부, 상기 스캔 인에이블 신호에 응답하여 상기 스캔 입력 신호 및 상기 래치부에서 상기 신호 전송 라인을 통해 입력된 신호 중 하나를 선택으로 출력하기 위한 멀티플렉서, 상기 내부 클록 신호들에 응답하여 상기 멀티플렉서의 출력을 전달하기 위한 제1 전송 게이트, 상기 제1 전송 게이트의 출력을 반전시키기 위한 제1 및 제2 인버터, 상기 내부 클록 신호들에 응답하여 상기 제1 인버터의 출력을 상기 제1 인버터 및 상기 제2 인버터의 입력으로 전달하기 위한 삼상태 버퍼, 및 상기 내부 클록 신호들에 응답하여 상기 제2 인버터의 출력을 상기 신호 전송 라인으로 전달하기 위한 제2 전송 게이트를 포함한다.
바람직하게는, 상기 내부 클록 생성부는, 전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결된 제3 PMOS 트랜지스터, 상기 제2 노드와 접지전압 사이에 연결된 제1 NMOS 트랜지스터, 상기 제2 노드와 상기 접지전압 사이에서 직렬로 연결된 제2 및 제3 NMOS 트랜지스터, 상기 스캔 인에이블 신호를 반전시키기 위한 제1 인버터, 및 상기 제2 노드의 출력을 반전시키기 위한 제2 인버터를 포함하며, 상기 제1 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트에는 상기 스캔 인에이블 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트에는 상기 클록 신호가 인가되며, 상기 제3 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트에는 상기 MTCMOS 제어 신호가 인가되고, 상기 제2 노드는 상기 반전 내부 클록 신호가 되며, 상기 제1 인버터의 출력은 반전 스캔 인에이블 신호가 되고, 상기 제2 인버터의 출력은 상기 내부 클록 신호가 된다.
바람직하게는, 상기 멀티플렉서는, 전원 전압과 제3 노드에 직렬로 연결된 제6 및 제7 PMOS 트랜지스터, 상기 전원 전압과 상기 제3 노드에 직렬로 연결된 제8 및 제9 PMOS 트랜지스터, 상기 제3 노드와 가상 그라운드 사이에 직렬로 연결된 제6 및 제7 NMOS 트랜지스터, 및 상기 제3 노드와 상기 가상 그라운드 사이에 직렬로 연결된 제8 및 제9 NMOS 트랜지스터를 포함하고, 상기 제6 PMOS 트랜지스터 및 상기 제7 NMOS 트랜지스터의 게이트에는 상기 신호 전송 라인이 연결되며, 상기 제7 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터의 게이트에는 상기 스캔 인에이블 신호가 인가되며, 상기 제8 PMOS 트랜지스터 및 상기 제9 NMOS 트랜지스터의 게이트에는 상기 스캔 입력 신호가 인가되며, 상기 제9 PMOS 트랜지스터 및 상기 제6 NMOS 트랜지스터의 게이트에는 상기 반전 스캔 인에이블 신호가 인가된다.
바람직하게는, 상기 제1 전송 게이트는, 상기 제3 노드와 상기 제1 및 제2 인버터의 입력단 사이에 병렬로 연결된 제10 PMOS 트랜지스터 및 제10 NMOS 트랜지스터를 포함하며, 상기 제10 PMOS 트랜지스터의 게이트에는 상기 내부 클록 신호가 인가되고, 상기 제10 NMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되고, 상기 제2 전송 게이트는, 상기 제2 인버터의 출력단과 상기 신호 전송 라인 사이에 병렬로 연결된 제11 PMOS 트랜지스터 및 제11 NMOS 트랜지스터를 포함하며, 상기 제11 PMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되며, 상기 제11 NMOS 트랜지스터의 게이트에는 상기 내부 클록 신호가 인가된다.
본 발명의 다른 특징에 의하면, 클록 신호에 응답하여 데이터 입력 신호를 래치하여 데이터 출력 신호로 변환시키는 MTCMOS 플립플롭이, 상기 MTCMOS의 노말 동작 시에는 입력된 데이터를 수신하고 펄스 신호들 및 내부 클록 신호들에 기초하여 입력된 상기 입력 데이터를 래치하고 자신의 출력단으로 전송하여 상기 플립플롭의 출력 데이터로 출력하기 위한 래치부, 클록 신호에 기초하여 펄스 신호 및 반전 펄스 신호를 발생하기 위한 펄스 생성부, 및 상기 클록 신호에 기초하여 내부 클록 신호 및 반전 내부 클록 신호를 발생하고, 상기 MTCMOS의 슬립 모드 및 노말 모드를 제어하는 MTCMOS 제어 신호에 응답하여, 상기 MTCMOS의 슬립 모드시에는 상기 노말 동작시 상기 래치부에서 최종 입력된 데이터를 저장하고 상기 MTCMOS가 노말 동작으로 전환되는 경우에 저장된 데이터를 상기 래치부로 전달하는 데이터 리텐션 기능을 수행하는 리텐션용 래치부를 포함하며, 상기 래치부와 상기 리텐션용 래치부는 상호 데이터를 주고받을 수 있는 신호 전송 라인으로 연결되며, 상기 펄스 신호들과 상기 내부 클록 신호들은 서로 배타적으로 생성된다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 높은 문턱 전압 NMOS를 사용한 MTCMOS의 개략도를 나타낸다.
도 4는 도 3에 인가되는 신호의 파형을 나타낸다.
도 3 및 도 4를 참조하면, 슬립모드 제어부(31)에서 출력되는 '0' 레벨의 스위칭 제어 신호(SW)가 높은 문턱 전압의 NMOS 스위치(35)에 인가되면 낮은 문턱 전압 CMOS로 구성된 논리 회로부(33)의 전원이 오프된다. 그리고, 도 4에 도시된 바와 같이 '0' 레벨의 스위칭 제어 신호(SW)가 인가되기 전에 클록은 로우로 고정되고, 그 다음 리텐션 제어 신호(MTC)가 인가되어 리텐션 플립플롭의 데이터를 보호한다. 그런 다음, 스위칭 제어 신호(SW)가 인가되어 논리 회로부(33)의 전원을 오프시킨다.
MTCMOS가 노말 동작으로 되돌아가는 경우에는 위에 설명한 동작을 역으로 수행한다. 즉, 먼저, '1' 레벨을 갖는 스위칭 제어 신호(SW)가 NMOS 스위치(35)에 인가되어 논리 회로부(33)에 전원을 공급하고, 리텐션 플립플롭에 저장된 데이터를 논리 회로부(33)에 복원시킨다. 한편, '0' 레벨의 스위칭 제어 신호(SW)가 인가되는 구간에서는 클록이나 리셋/셋 등 리텐션 관련 신호를 제외한 모든 신호는 미지(unknown) 상태가 된다.
도 5는 본 발명의 설명에 사용되는 회로의 기호를 나타낸다.
도면 부호 51은 가상 그라운드(virtual ground)를 나타내며, 도면 부호 52는 실제 그라운드 (real ground)를 나타내고, 도면 부호 53은 높은 문턱 전압을 갖는 PMOS 이며 도면 부호 54는 높은 문턱 전압을 갖는 NMOS 로 굵은 선으로 표시된다. 그리고, 도면 부호 55는 낮은 문턱 전압을 갖는 PMOS 이며 도면 부호 56은 낮은 문턱 전압을 갖는 PMOS로 얇은 선으로 표시된다. 또한, 도면 부호 57은 실제 그라운드에 연결된 높은 문턱 전압을 갖는 인버터로 굵은 선으로 표시되고, 도면 부호 58은 가상 그라운드에 연결된 낮은 문턱 전압을 갖는 인버터로 얇은 선으로 표시된다.
도 6은 본 발명에 따른 스캔 기능과 리텐션 기능을 모두 갖는 플립플롭을 나타낸 개략도이다.
도 6을 참조하면 본 발명의 제 1 실시예에 따른 플립플롭(60)은 래치부(61), 펄스 생성부(63) 및 스캔 및 리텐션용 래치부(65)를 포함한다.
도 6에 도시된 플립플롭(60)은 고속 및 저전력으로 래치 기능과 스캔 기능 중에서 어느 하나를 수행하며, 또한, MTCMOS에 적용되어 MTCMOS가 슬립모드로 들어갈 때 데이터를 리텐션하는 기능을 수행할 수 있다.
래치부(61)는 플립플롭의 노말 동작 시에 입력된 데이터(D)를 수신하고 펄스들(P, PB)에 기초하여 입력된 데이터(D)를 자신의 출력단으로 전송하여 출력 데이터(Q)로 출력한다.
펄스 생성부(63)는 클록 신호(CK) 및 스캔 인에이블 신호(TE)에 기초하여 상보적인 펄스들(P, PB)을 발생한다. 그리고 스캔 및 리텐션용 래치부(65)는 클록 신호(CK) 및 스캔 인에이블 신호(TE)에 기초하여 상보적인 내부 클록 신호들(SC, SCB)을 발생한다. 상기 상보적인 펄스들(P 및 PB)와 상기 상보적인 내부 클록 신호들(SC, SCB)은 서로 배타적으로 생성된다.
스캔 및 리텐션용 래치부(65)는 클록 신호(CK), 스캔 인에이블 신호(TE) 및 MTCMOS 제어 신호(MTC)에 따라 제어되며, 래치부(61)와 데이터(SO)를 주고 받는다. 플립플롭(60)이 데이터 리텐션 기능을 하는 경우에는 스캔 및 리텐션용 래치부(65)는 래치부(61)에서 데이터(SO)를 입력받아 저장한다. 이 경우, 데이터(SO)는 노말 동작 시 래치부(61)에 존재하는 데이터이다. 플립플롭(60)이 스캔 기능을 하는 경우에는 스캔 및 리텐션용 래치부(65)는 스캔 입력 신호(TI)를 입력받고 래치부(61)는 스캔 및 리텐션용 래치부(65)에서 데이터(SO)를 입력받아 스캔 기능을 한다. 이 경우 데이터(SO)는 스캔 입력 신호(TI)이다.
예컨대, 스캔 인에이블 신호(TE)가 제1 상태('0')를 갖는 경우, 래치부(61)는 상보적인 펄스(P, PB)의 상태에 기초하여 입력단으로 입력되는 입력 데이터(D)를 래치한다. 즉, 래치부(61)는 정상적인 래치 기능을 수행한다. 그러나, 스캔 인에이블 신호(TE)가 제2 상태('1')를 갖는 경우, 래치부(61)는 상보적인 내부 클록 신호들(SC, SCB)에 기초하여 스캔 및 리텐션용 래치부(65)에 입력되는 스캔 입력 신호(TI)를 래치한다. 즉, 스캔 및 리텐션용 래치부(65)와 래치부(61)는 스캔 기능을 수행한다.
MTCMOS 제어 신호(MTC) 및 스캔 인에이블 신호(TE)가 모두 제1 상태('0')이면 플립플롭(60)은 노말 동작을 수행하며, 래치부(61)로 입력되는 데이터를 SO 라인을 통해 스캔 및 리텐션용 래치부(65)로 매순간 그대로 전달된다. 그리고, MTCMOS 제어 신호(MTC)가 제2 상태('1')이면 스캔 및 리텐션용 래치부(65)는 더 이상 래치부(61)의 값을 옮겨오지 않고 마지막 전달된 값을 유지하여 플립플롭(60)의 파워 오프 시 데이터를 유지하게 된다. 그리고, 플립플롭(60)의 파워 온 시 래치부(61)가 스캔 및 리텐션용 래치부(65)의 데이터를 가져오게 된다. 즉, 파워 오프 전에는 래치부(61)와 스캔 및 리텐션용 래치부(65)의 데이터가 동일하며, 파워 오프 후에는 래치부(61)에는 미지의 값이 저장되어 있어 파워 온 시 스캔 및 리텐션용 래치부(65)의 값이 SO 라인을 통해 래치부(61)로 전달된다. 그리고 MTCMOS 제어 신호(MTC)가 제2 상태('1')에서 제1 상태('0')으로 천이하면 노말 동작을 수행한다.
그리고, MTCMOS 제어 신호(MTC)가 제1 상태('0')이고 스캔 인에이블 신호(TE)가 제2 상태('1')인 경우 스캔 및 리텐션용 래치부(65)는 SO 라인을 통해 래치부(61)에서 데이터를 저장하는 것이 아니라, 스캔 입력(TI) 값을 받고, 스캔 및 리텐션용 래치부(65)는 마스터가 되고 래치부(61)는 슬레이브가 되는 마스터 슬레이브 플립플롭 구조로 동작한다. 이 경우 펄스 생성부(63)는 동작하지 않으며 플립플롭(60)는 스캔 기능을 마스터 슬레이브 플립플롭 구조를 통해 수행한다. 즉, 이 경우, 플립플롭(60)의 출력은 Q로 노말 동작과 동일하지만, 입력은 D가 아닌 TI 가 된다. 그리고, 구조적으로 스캔 인에이블 신호(TE)는 클록 신호(CK)가 로직 로우 일 때만 천이를 해야 한다. 이를 보장하기 위해 스캔 인에이블 신호(TE)를 B 래치의 출력으로 설계할 수도 있다.
도 7은 본 발명에 따른 리텐션 기능을 모두 갖는 플립플롭을 나타낸 개략도이다.
도 7을 참조하면 본 발명의 제 2 실시예에 따른 플립플롭(70)은 래치부(71), 펄스 생성부(73) 및 리텐션용 래치부(75)를 포함한다.
도 7에 도시된 플립플롭(70)은 도 6의 플립플롭(60)에서 스캔 기능을 제거한 것이다. 도 7의 플립플롭(70)은 도 1에 도시된 종래의 마스터 슬레이브 플립플롭(10)과 기능상 동일하지만, 도 1의 플립플롭(10)은 마스터-슬레이브 구조에 리텐션 기능을 추가한 것이며, 도 7의 플립플롭(70)은 단일 래치부(71)에 펄스 기반을 적용한 것으로 플립플롭(10)의 노말 동작시 데이터의 입력에서 출력까지의 지연이 종래의 플립플롭(10)에 절반 정도로 줄어 들 수 있다.
도 7을 참조하여 본 발명의 제2 실시예에 따른 플립플롭(70)의 동작을 살펴본다. 래치부(71)는 도 6의 래치부(61)과 동일한 기능을 수행한다. 펄스 생성부(73)는 클록 신호(CK)에 기초하여 상보적인 펄스들(P, PB)을 발생한다. 그리고 리텐션용 래치부(75)는 클록 신호(CK)에 기초하여 상보적인 내부 클록 신호들(SC, SCB)을 발생한다. 상기 상보적인 펄스들(P 및 PB)와 상기 상보적인 내부 클록 신호들(SC, SCB)은 서로 배타적으로 생성된다. 또한, 리텐션용 래치부(75)는 클록 신호(CK) 및 MTCMOS 제어 신호(MTC)에 따라 제어되며, 래치부(71)와 데이터(SO)를 주고받는다. 플립플롭(70)이 데이터 리텐션 기능을 하는 경우에는 리텐션용 래치부(75)는 래치부(71)에서 데이터(SO)를 입력받아 저장한다. 이 경우, 데이터(SO)는 노말 동작 시 래치부(71)에 존재하는 데이터이다.
MTCMOS 제어 신호(MTC)가 제1 상태('0')이면 플립플롭(70)은 노말 동작을 수행하며, 래치부(71)의 값은 SO 라인을 통해 리텐션용 래치부(75)로 매순간 그대로 전달된다. 그리고, MTCMOS 제어 신호(MTC)가 제2 상태('1')이면 리텐션용 래치부(75)는 더 이상 래치부(71)의 값을 옮겨오지 않고 마지막 전달된 값을 유지하여 플립플롭(70)의 파워 오프 시 데이터를 유지하게 된다. 그리고, 플립플롭(70)의 파워 온 시 래치부(71)가 리텐션용 래치부(75)의 데이터를 가져오게 된다. 즉, 파워 오프 전에는 래치부(71)와 리텐션용 래치부(75)의 데이터가 동일하며, 파워 오프 후에는 래치부(71)에는 미지의 값이 저장되어 있어 파워 온 시 리텐션용 래치부(75)의 값이 SO 라인을 통해 래치부(71)로 전달된다. 그리고 MTCMOS 제어 신호(MTC)가 제2 상태('1')에서 제1 상태('0')로 천이하면 노말 동작을 수행한다.
도 8(a) 및 (b)는 도 6 및 도 7에 도시된 래치부를 구성하는 회로의 실시예를 나타낸다.
도 8(a)를 참조하면 래치부(80)는 삼상태 버퍼(tri-state buffer; 81)로 구성된 전송회로부와 인버터(82) 및 2개의 삼상태 버퍼(83 및 84)로 구성된 래치로 구성된다.
제 1 삼상태 버퍼(81)는 입력 신호(D)를 수신하고 펄스 생성부(63)에서 생성되는 펄스 신호(P, PB)에 응답하여 입력 신호(D)를 인버터(82)로 출력한다. 제 2 삼상태 버퍼(83)는 스캔 및 리텐션 래치부(65)에서 생성되는 내부 클록 신호(SC, SCB)에 응답하여 제 1 삼상태 버퍼(81)에서 입력된 데이터를 출력하고, 제 3 삼상태 버퍼(84)는 상기 펄스 신호(P, PB)에 응답하여 제 2 삼상태 버퍼(83)에서 입력된 데이터를 출력한다.
제 2 삼상태 버퍼(83) 및 제 3 삼상태 버퍼(84)는 래치를 형성하고, 제 2 삼 상태 버퍼(83)의 출력(SO)은 스캔 및 리텐션 래치부(65)로 입력된다. 또한, 스캔 및 리텐션 래치부(65)의 출력(SO)이 제 3 삼상태 래치부(84)로 입력될 수도 있다. 그리고, 인버터(82)에서 출력된 신호는 래치부(80)의 출력신호(Q)가 된다. 한편 제1 내지 제 3 삼상태 버퍼(81 내지 83)는 인버터와 전송 게이트로 구성된 전송회로들로 대체될 수 있다.
도 8(b)를 참조하면, 제 1 삼상태 버퍼(91)는 입력 신호(D)를 수신하고, 펄스 생성부(63)에서 생성되는 펄스 신호(P, PB)에 응답하여 입력 신호(D)를 인버터(92)로 출력한다. PMOS 트랜지스터(93)는 전원 전압과 제1 NMOS 트랜지스터(94) 사이에 직렬로 연결되며 제 1 삼상태 버퍼(91)의 출력 신호가 게이트로 인가된다. 제1 NMOS 트랜지스터(94)는 PMOS 트랜지스터(93)과 제2 NMOS 트랜지스터(95) 사이에 직렬로 연결되며 제1 삼상태 버퍼(91)의 출력 신호가 게이트로 인가된다. 제2 NMOS 트랜지스터(95)는 제1 NMOS 트랜지스터(94)와 가상 그라운드 사이에 직렬로 연결되며 내부 클록 신호(SCB)가 게이트로 인가된다. PMOS 트랜지스터(93) 및 제1 NMOS 트랜지스터(94)의 연결 노드의 신호(SO)는 제2 삼상태 버퍼(96)의 입력이 된다. 제2 삼상태 버퍼(96)는 펄스 신호(P, PB)에 응답하여 상기 연결 노드의 신호(SO)를 출력한다.
상기 PMOS 트랜지스터(93), 제1 및 제2 NMOS 트랜지스터(94, 95) 및 제2 삼상태 버퍼(96)는 래치를 형성하고, PMOS 트랜지스터(93) 및 제1 NMOS 트랜지스터(94)의 연결 노드 신호(SO)는 스캔 및 리텐션 래치부(65)로 입력된다. 또한, 스캔 및 리텐션 래치부(65)의 출력(SO)이 제2 삼상태 래치부(96)로 입력될 수도 있 다. 그리고, 인버터(92)에서 출력된 신호는 래치부(90)의 출력신호(Q)가 된다. 도 8(b)에서도 삼상태 버퍼(91, 96)는 인버터와 전송 게이트로 구성된 전송회로들로 대체될 수 있다.
도 9는 도 6에 도시된 펄스 생성부를 구성하는 회로의 실시예를 나타낸다.
도 9를 참조하면 펄스 생성부(100)는 제1 NAND 게이트(101), 제2 NAND 게이트(102), 제1 인버터(103), 제1 NMOS 트랜지스터(104), 제2 트랜지스터(105) 및 제2 인버터(106)로 구성된다.
제2 NAND 게이트(102)는 스캔 인에이블 신호(TE)에 응답하여 신호를 출력하는 전송 게이트의 기능을 포함한다.
제1 NAND 게이트(101)는 클록 신호(CK)를 게이트로 입력받고 전원 전압과 제1 노드(115) 사이에 연결된 제1 PMOS 트랜지스터(107), 제2 노드(116)에 게이트가 연결되고 전원 전압과 제1 노드(115) 사이에 연결된 제2 PMOS 트랜지스터(108), 제1 노드(115)와 가상 그라운드 사이에 직렬로 연결된 제3 NMOS 트랜지스터(109) 및 제4 NMOS 트랜지스터(110)로 구성된다. 제3 NMOS 트랜지스터(109)의 게이트에는 클록 신호(CK)가 입력되고 제4 NMOS 트랜지스터(110)의 게이트에는 제2 노드(116)가 연결된다.
제2 NAND 게이트(102)는 전원 전압과 가상 그라운드 사이에 직렬로 연결된 제3, 제4 PMOS 트랜지스터(111, 112) 및 제5, 제6 NMOS 트랜지스터(113, 114)로 구성된다. 제3 PMOS 트랜지스터(111)의 게이트에는 스캔 인에이블 신호(TE)가 연결되며, 제4 PMOS 트랜지스터(112)의 게이트에는 클록 신호(CK)가 입력되고 제5 NMOS 트랜지스터(113)의 게이트에는 클록 신호(CK)가 입력되고, 제6 NMOS 트랜지스터(114)의 게이트에는 제2 인버터(106)의 출력이 연결된다. 그리고, 제4 PMOS 트랜지스터(112)와 제5 NMOS 트랜지스터(113)의 연결 노드는 제2 노드(116)에 연결된다.
제1 NAND 게이트(101)의 제1 노드(115)는 반전된 펄스 신호(PB)가 되며 제1 인버터(103)로 입력된다. 제1 인버터(103)에서 출력되는 신호는 펄스 신호(P)가 된다. 또한, 제1 NMOS 트랜지스터(104)는 제2 노드(116)와 가상 그라운드 사이에 연결되며 게이트는 제1 인버터(103)의 출력이 연결된다. 그리고, 제2 NMOS 트랜지스터(105)는 제2 노드(116)와 가상 그라운드 사이에 연결되며 게이트에는 스캔 인에이블 신호(TE)가 입력된다. 제2 인버터(106)는 제2 노드(116)의 신호를 입력받아 반전시켜 제6 NMOS 트랜지스터(114)의 게이트로 출력한다.
도 10은 도 6에 도시된 스캔 및 리텐션용 래치부를 구성하는 회로의 실시예를 나타낸다.
도 10을 참조하면 스캔 및 리텐션용 래치부(120)는 내부 클록 생성부(121), 제1 전송 게이트(122), 제2 전송 게이트(123), 멀티플렉서(124), 제1 인버터(125), 삼상태 버퍼(126), 제2 인버터(127)로 구성된다.
내부 클록 생성부(121)는 클록 신호(CK), 스캔 인에이블 신호(TE) 및 MTCMOS 제어 신호(MTC)를 입력받고, 내부 클록 신호(SC, SCB)를 생성한다.
제1 전송 게이트(122)는 반전 내부 클록 신호(SCB)에 응답하여 멀티플렉서(124)의 출력을 출력하고, 제2 전송 게이트(123)는 내부 클록 신호(SC)에 응답하여 제2 인버터(127)의 출력을 출력한다. 멀티플렉서(124)는 스캔 인에이블 신호(TE)에 응답하여 스캔 신호(TI) 및 래치부의 출력 신호(SO)를 선택적으로 출력한다.
제1 인버터(125)는 제1 전송 게이트(122)의 출력을 반전시키고, 삼상태 버퍼(126)는 클록 신호(CK)에 응답하여 제1 인버터(125)의 출력을 반전시킨다. 제1 인버터(125) 및 삼상태 버퍼(126)의 출력부는 서로의 입력부로 연결되어 래치를 구성한다. 그리고, 제3 인버터(127)는 삼상태 버퍼(126)의 출력을 반전시켜 제2 전송 게이트(123)로 전달한다.
내부 클록 생성부(121)는 전원 전압과 제1 노드(135) 사이에 연결된 제1 PMOS 트랜지스터(128) 및 제2 PMOS트랜지스터(129), 제1 노드(135)와 제2 노드(136) 사이에 연결된 제3 PMOS 트랜지스터(130), 제2 노드(136)와 그라운드 사이에 연결된 제1 NMOS 트랜지스터(131), 제2 노드(136)과 그라운드 사이에 직렬로 연결된 제2 및 제3 NMOS 트랜지스터(132, 133), 제2 노드의 출력을 반전시키는 제3 인버터(134), 및 스캔 인에이블 신호(TE)를 반전시키는 제4 인버터(138)를 포함한다.
제1 PMOS 트랜지스터(128) 및 제3 NMOS 트랜지스터(133)의 게이트에는 스캔 인에이블 신호(TE)가 입력되고, 제2 PMOS 트랜지스터(129) 및 제2 NMOS 트랜지스터(132)의 게이트에는 클록 신호(CK)가 입력된다. 제3 PMOS 트랜지스터(130) 및 제1 NMOS 트랜지스터(131)의 게이트에는 MTCMOS 제어 신호(MTC)가 입력된다.
제2 노드(136)는 반전된 내부 클록 신호(SCB)가 되며, 제3 인버터(134)의 출력은 내부 클록 신호(SC)가 된다. 그리고, 제4 인버터(137)의 출력은 반전된 스캔 인에이블 신호(TEN)가 된다.
제1 전송 게이트(122)는 제3 노드(138)과 제1 및 제2 인버터(125, 127)의 입력단 사이에 병렬로 연결된 제4 PMOS 트랜지스터(140) 및 제4 NMOS 트랜지스터(141)로 구성된다. 제4 PMOS 트랜지스터(140)의 게이트에는 내부 클록 신호(SC)가 입력되고, 제4 NMOS 트랜지스터(141)의 게이트에는 반전 내부 클록 신호(SCB)가 입력된다.
제2 전송 게이트(123)는 제2 인버터(127)의 출력과 SO 단자 사이에 병렬로 연결된 제5 PMOS트랜지스터(142) 및 제 5NMOS 트랜지스터(143)로 구성된다. 제5 PMOS 트랜지스터(142)의 게이트에는 반전 내부 클록 신호(SCB)가 입력되고, 제5 NMOS 트랜지스터(143)의 게이트에는 내부 클록 신호(SC)가 입력된다.
멀티플렉서(124)는 전원 전압과 제3 노드(138) 사이에 직렬로 연결된 제6 PMOS 트랜지스터(144) 및 제7 PMOS 트랜지스터(145)와 전원 전압과 제3 노드(138) 사이에 직렬로 연결된 제8 PMOS 트랜지스터(146) 및 제9 PMOS 트랜지스터(147)가 병렬로 연결되며, 제3 노드(138)와 가상 그라운드 사이에 직렬로 연결된 제6 NMOS 트랜지스터(148) 및 제7 NMOS 트랜지스터(149)와 제3 노드(138)와 가상 그라운드 사이에 직렬로 연결된 제8 NMOS 트랜지스터(150) 및 제9 NMOS 트랜지스터(151)가 병렬로 연결된다. 제6 PMOS 트랜지스터(144)와 제7 NMOS 트랜지스터(149)의 게이트에는 SO 단자가 연결되며, 제8 PMOS 트랜지스터(146)와 제9 NMOS 트랜지스터(151)의 게이트에는 스캔 신호(TI)가 입력되고, 제7 PMOS 트랜지스터(145)와 제8 NMOS 트랜지스터(150)의 게이트에는 스캔 인에이블 신호(TE)가 입력되고, 제8 NMOS 트랜지스터(148)와 제9 PMOS 트랜지스터(147)의 게이트에는 반전된 스캔 인에이블 신호(TEN)가 입력된다.
도 6 및 도 8 내지 도 10을 참조하여 본 발명의 제1 실시예에 따른 플립플롭의 동작 과정을 설명한다.
먼저, MTCMOS 제어 신호(MTC)와 스캔 인에이블 신호(TE)가 모두 '0'이면, 도 9의 펄스 생성부의 제2 노드(116)는 로직 하이가 되고, 클록 신호(CK)에 따라 펄스 신호들(P, PB)이 발생된다. 도 8(b)의 래치부(90)는 펄스 신호들(P, PB)에 응답하여 입력 신호(D)를 래치하며 래치된 신호는 SO 라인을 통해 도 10의 스캔 및 리텐션용 래치부(120)로 전달된다. 또한 도 10의 멀티플렉서(124)는 스캔 인에이블 신호(TE)가 '0' 이기 때문에 래치부(90)에서 출력된 데이터(SO)를 제1 전송 게이트(122)로 출력하고, 도 10의 제1 인버터(125) 및 삼상태 버퍼(126)가 래치부(90)에서 출력된 데이터(SO)를 래치한다.
그리고, MTCMOS 제어 신호(MTC)가 '0' 이고 스캔 인에이블 신호(TE)가 '1'이면, 도 9의 펄스 생성부는 오프되어 펄스(P, PB)는 출력되지 않는다. 그리고 도 10의 멀티플렉서(124)는 스캔 신호(TI)를 제1 전송 게이트(122)로 출력한다. 도 8(b)의 래치부(90)는 펄스 신호(P, PB)가 전달되지 않기 때문에 데이터(D)를 입력받지 않고 SO 단자를 통해 도 10의 제2 인버터(127)에서 스캔 신호(TI)를 SO 단자를 통해 입력받는다. 이 경우, 도 10의 제1 인버터(125)와 삼상태 버퍼(126)는 마스터가 되고, 도 8(b)의 래치부(90)는 슬레이브가 되는 마스터 슬레이브 구조가 형성된다.
또한, MTCMOS 제어 신호(MTC)가 '1'이 되면, 도 10의 내부 클록 신호(SC)는 항상 '1'이 된다. 따라서 도 10의 제1 전송 게이트(122)는 턴 오프되고, 제2 전송 게이트(123)는 턴 온된다. 따라서, 도 10의 스캔 및 리텐션용 래치부(120)는 도 8(b)의 래치부(90)에서 더 이상의 데이터(SO)를 입력받지 않고 마지막으로 저장했던 데이터를 그대로 유지한다.
도 11은 도 7에 도시된 펄스 생성부를 구성하는 회로의 실시예를 나타낸다.
도 11을 참조하면, 펄스 생성부(160)는 제1 NAND 게이트(161) 및 제2 NAND 게이트(162), 제1 인버터(163), 제1 NMOS 트랜지스터(164), 및 제2 인버터(165)로 구성된다.
제1 NAND 게이트(161)는 클록 신호(CK)를 게이트로 입력받고 전원 전압과 제1 노드(173) 사이에 연결된 제1 PMOS 트랜지스터(166), 제2 노드(174)에 게이트가 연결되고 전원 전압과 제1 노드(173) 사이에 연결된 제2 PMOS 트랜지스터(167), 제1 노드(173)와 가상 그라운드 사이에 직렬로 연결된 제2 NMOS 트랜지스터(168) 및 제3 NMOS 트랜지스터(169)로 구성된다. 제2 NMOS 트랜지스터(168)의 게이트에는 클록 신호(CK)가 입력되고 제3 NMOS 트랜지스터(169)의 게이트에는 제2 노드(174)가 연결된다.
제2 NAND 게이트(162)는 전원 전압과 가상 그라운드 사이에 직렬로 연결된 제3 PMOS 트랜지스터(170) 및 제4, 제5 NMOS 트랜지스터(171, 712)로 구성된다. 제3 PMOS 트랜지스터(170) 및 제4 NMOS 트랜지스터(170)의 게이트에는 클록 신호(CK)가 입력되고 제5 NMOS 트랜지스터(172)의 게이트에는 제2 인버터(165)의 출력이 연결된다.
제1 NAND 게이트(161)의 제1 노드(173)는 반전된 펄스 신호(PB)가 되며 제1 인버터(163)로 입력된다. 제1 인버터(163)에서 출력되는 신호는 펄스 신호(P)가 된다. 또한, 제1 NMOS 트랜지스터(164)는 제2 노드(174)와 가상 그라운드 사이에 연결되며 게이트는 제1 인버터(163)의 출력이 연결된다. 제2 인버터(165)는 제2 노드(174)의 신호를 입력받아 반전시켜 제5 NMOS 트랜지스터(172)의 게이트로 출력한다.
도 12는 도 7에 도시된 리텐션용 래치부를 구성하는 회로의 실시예를 나타낸다.
도 12에 도시된 리텐션용 래치부(180)는 MTCMOS 제어 신호(MTC)가 내부 클록 신호(SC)로 기능한다. 리텐션용 래치부(180)는 MTCMOS 제어 신호(MTC)를 반전시켜 반전 내부 클록 신호(SCB)를 생성하는 제1 인버터(181), 반전 내부 클록 신호(SCB)에 응답하여 래치부에서 출력된 신호(SO)를 전달하는 제1 삼상태 버퍼(183), 제1 삼상태 버퍼(183)의 출력 신호를 반전하기 위한 제2 인버터(187), 제2 인버터(187)의 출력 신호를 MTCMOS 제어 신호(MTC)에 응답하여 전달하는 제2 삼상태 버퍼(188), 제2 삼상태 버퍼(188)의 출력을 반전하기 위한 제3 인버터(186) 및 MTCMOS 제어 신호(MTC)에 응답하여 제3 인버터(186)의 출력신호를 SO 단자로 전달하는 전송 게이트(189)를 포함한다.
전송 게이트(189)는 제3 인버터(186)의 출력과 SO 단자 사이에 병렬로 연결된 PMOS 트랜지스터(184)와 NMOS 트랜지스터(185)로 구성될 수 있다. PMOS 트랜지스터(184)의 게이트에는 반전된 내부 클록 신호(SCB)가 입력되고, NMOS 트랜지스 터(185)의 게이트에는 MTCMOS 제어 신호(MTC)가 입력된다. 제2 인버터(187) 및 제2 삼상태 버퍼(188)의 출력부는 서로의 입력부로 연결되어 래치(182)를 구성한다.
이하, 도 7, 도 8, 도 11 및 도 12를 참조하여 본 발명의 제2 실시예에 따른 플립플롭의 동작 과정을 살펴본다.
먼저, MTCMOS 제어 신호(MTC)가 '0' 이면, 도 12에서 반전 내부 클록 신호(SCB)는 '1' 이 된다. 도 11의 펄스 생성부(160)에서는 클록 신호(CK)에 따라 펄스 신호들(P, PB)들이 생성되고, 도 8(b)의 래치부(90)에서는 펄스 신호들(P, PB)에 응답하여 입력된 데이터(D)를 래치한다. 그리고, SO 단자를 통해 데이터를 도 12의 리텐션용 래치부(180)로 전달한다. MTCMOS 제어 신호(MTC)가 '0' 이고 반전 내부 클록 신호(SCB)가 '1'이기 때문에, 도 12의 제1 삼상태 버퍼(183)는 SO 단자의 신호를 전달하고, 전송 게이트(189)는 턴 오프된다. 따라서, SO 단자를 통해 입력된 데이터를 제2 인버터(187)과 제2 삼상태 버퍼(188)에서 래치된다.
MTCMOS 제어 신호(MTC)가 '1' 이면, 내부 반전 클록 신호(SCB)는 '0'이 된다. 이 경우 도 12의 제1 삼상태 버퍼(183)는 턴 오프되고 전송 게이트(189)는 턴 온 된다. 따라서, 도 12의 제1 삼상태 버퍼(183)는 SO 단자의 데이터를 더 이상 전달하지 않는다. 그리고, 도 12의 리텐션용 래치부(180)는 마지막으로 저장했던 데이터를 그대로 유지한다. 그리고, 전송 게이트(189)는 턴 온 상태이기 때문에 리텐션용 래치부(180)에서 래치된 데이터는 플립플롭이 턴 온 되는 경우에 SO 단자를 통해 도 8(b)의 래치부로 전달될 수 있다.
도 13은 도 7의 플립플롭에 리셋 기능을 첨가한 본 발명의 제3 실시예에 따른 래치부 회로를 나타낸다.
도 13의 래치부(190)는, 펄스 신호(P)에 응답하여 입력된 데이터(D)를 전달하는 제1 삼상태 버퍼(191), 제1 삼상태 버퍼(191)의 출력을 반전하여 래치부(190)의 출력(Q)으로 보내는 인버터(193), 전원 전압과 SO 단자 사이에 직렬로 연결된 제1 및 제2 PMOS 트랜지스터(194, 195), SO 단자와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터(196, 198), SO 단자와 가상 그라운드 사이에 직렬로 연결되고 상기 제1 및 제2 NMOS 트랜지스터와 병렬로 연결된 제3 NMOS 트랜지스터(197) 및 상기 SO 단자의 신호를 반전 펄스 신호(PB)에 응답하여 상기 인버터(193)의 입력으로 전달하는 제2 삼상태 버퍼(192)를 포함한다.
여기서, 제1 PMOS 트랜지스터(194) 및 제1 NMOS 트랜지스터(196)의 게이트에는 제1 삼상태 버퍼(191)의 출력이 연결되며, 제2 PMOS 트랜지스터(195) 및 제3 NMOS 트랜지스터(197)의 게이트에는 리셋 신호(R)가 인가된다. 그리고, 제2 NMOS 트랜지스터(198)의 게이트에는 반전 내부 클록 신호(SCB)가 인가된다.
도 14는 도 7의 플립플롭에 리셋 기능을 첨가한 본 발명의 제3 실시예에 따른 펄스 생성부 회로를 나타낸다.
도 14의 펄스 생성부(200)는 전원 전압과 제1 노드(205)에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터(201, 202), 제1 노드(205)와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터(203, 204), 전원 전압과 가상 그라운드 사이에 직렬로 연결된 제3, 제4 PMOS 트랜지스터(207, 208), 제3, 제4 NMOS 트랜지스 터(209, 210), 제1 노드(205)의 출력을 반전시키기 위한 제1 인버터(211), 제2 NMOS 트랜지스터의 게이트와 가상 그라운드 사이에 연결된 제5 NMOS 트랜지스터(212), 제2 노드(206)와 가상 그라운드 사이에 연결된 제6 NMOS 트랜지스터(213), 및 제2 노드(206)의 출력을 반전시켜 제4 NMOS 트랜지스터(210)의 게이트로 출력하기 위한 제2 인버터(214)를 구비한다.
여기서, 제1 PMOS 트랜지스터(201), 제1 NMOS 트랜지스터(203), 제3 PMOS 트랜지스터(207), 제 3 NMOS 트랜지스터(209)의 게이트에는 클록 신호(CK)가 입력되고, 제2 PMOS 트랜지스터(202), 제2 NMOS 트랜지스터(204)의 게이트에는 제2 노드(206)가 연결되며, 제4 PMOS 트랜지스터(208) 및 제6 NMOS 트랜지스터(213)의 게이트에는 리셋 신호(R)가 연결되고, 제5 NMOS 트랜지스터(212)의 게이트에는 제1 인버터(211)의 출력 신호(Q)가 인가되며, 제4 NMOS 트랜지스터(210)의 게이트에는 제2 인버터(214)의 출력 신호가 인가된다.
도 15는 도 7의 플립플롭에 리셋 기능을 첨가한 본 발명의 제3 실시예에 따른 리텐션용 래치부 회로를 나타낸다.
도 15의 리텐션용 래치부(220)는 전원 전압과 제1 노드(227) 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터(221, 222), 제1 노드(227)와 제2 노드(228) 사이에 연결된 제3 PMOS 트랜지스터(223), 제2 노드(228)과 접지전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터(224, 225), 제2 노드(228)과 접지전압 사이에 연결되고 제1 및 제2 NMOS 트랜지스터(224, 225)와 병렬로 연결된 제3 NMOS 트랜지스터(226), MTCMOS 제어 신호(MTC)를 반전시켜 출력하기 위한 제1 인버터(229), 제 2 노드(228)의 신호를 MTCMOS 제어 신호(MTC)에 응답하여 전달하기 위한 제1 삼상태 버퍼(230), 제1 삼상태 버퍼(230)의 출력을 반전하기 위한 제2 인버터(231), MTCMOS 제어 신호(MTC)에 응답하여 제2 인버터(231)의 출력 신호를 전달하기 위한 전송 게이트(233), 반전 내부 클록 신호(SCB)에 응답하여 전송 게이트(233)의 출력 신호를 전달하기 위한 제2 삼상태 버퍼(232)를 포함한다.
여기서, 제1 인버터(229)의 출력은 MTCMOS 제어 신호(MTC)의 반전 신호로 반전 내부 클록 신호(SCB)가 되며, 전송 게이트(233)의 출력은 SO 단자에 연결된다.
또한, 제1 PMOS 트랜지스터(221), 제1 NMOS 트랜지스터(224)의 게이트는 리셋 신호(R)가 인가되며, 제2 PMOS 트랜지스터(222), 제2 NMOS 트랜지스터(225)의 게이트는 제1 인버터(229)의 출력 신호가 인가되고, 제3 PMOS 트랜지스터(223), 제3 NMOS 트랜지스터(226)의 게이트는 제1 삼상태 버퍼(232) 및 제2 삼상태 버퍼(230)의 출력에 연결된다.
전송 게이트(233)는 제2 인버터(231)와 SO 라인 사이에 병렬로 연결된 제4 PMOS 및 제4 NMOS 트랜지스터(234, 235)를 포함하며, 제4 PMOS 트랜지스터(234)에 게이트에는 상기 반전 내부 클록 신호(SCB)가 인가되고, 제4 NMOS 트랜지스터(235)의 게이트에는 MTCMOS 제어 신호(MTC)가 인가되도록 구성될 수 있다.
도 16은 도 7의 플립플롭에 셋 기능을 첨가한 본 발명의 제4 실시예에 따른 래치부 회로를 나타낸다.
도 16의 래치부(240)는, 펄스 신호(P)에 응답하여 입력된 데이터(D)를 전달하는 제1 삼상태 버퍼(241), 반전 펄스 신호(PB)에 응답하여 제1 노드(250)의 신호 를 전달하는 제2 삼상태 버퍼(242), 제1 삼상태 버퍼(241), 제2 삼상태 버퍼(242)의 출력에 연결되고 입력된 신호를 반전시켜 래치부의 출력 신호(Q)로 출력하는 제1 인버터(243), 전원 전압과 제1 노드(250) 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터(244, 245), 제1 노드(250)와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터(246, 247), 셋 신호(S)를 반전시키기 위한 제2 인버터(248), 셋 신호(S)와 내부 클록 신호(SC)를 입력받아 NOR 연산하는 NOR 게이트(249)를 포함한다.
여기서, 제1 노드(250)는 도 15의 리텐션용 래치부(220)에 연결된 SO 단자가 되며, 제1 PMOS 트랜지스터(244) 및 제1 NMOS 트랜지스터(246)의 게이트에는 제1 및 제2 삼상태 버퍼(241, 242)의 출력 신호가 인가되고, 제2 PMOS 트랜지스터(245)의 게이트에는 제2 인버터(248)의 출력이 인가되며, 제2 NMOS 트랜지스터(247)의 게이트에는 NOR 게이트(249)의 출력 신호가 인가된다.
도 17은 도 7의 플립플롭에 셋 기능을 첨가한 본 발명의 제5 실시예에 따른 래치부 회로를 나타낸다.
도 17의 래치부(260)는 펄스 신호(P)에 응답하여 입력된 데이터(D)를 전달하는 제1 삼상태 버퍼(261), 반전 펄스 신호(PB)에 응답하여 제1 노드(270)의 신호를 전달하는 제2 삼상태 버퍼(262), 제1 삼상태 버퍼(261), 제2 삼상태 버퍼(262)의 출력에 연결되고 입력된 신호를 반전시켜 래치부의 출력 신호(Q)로 출력하는 제1 인버터(263), 전원 전압과 제1 노드(270) 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터(264, 265), 제1 노드(270)와 가상 그라운드 사이에 직렬로 연결된 제1 내지 제3 NMOS 트랜지스터(266 내지 268), 및 셋 신호를 반전시키기 위한 제2 인버터(269)를 포함한다.
여기서, 제1 노드(270)는 도 15의 리텐션용 래치부(220)에 연결된 SO 단자가 되며, 제1 PMOS 트랜지스터(264) 및 제1 NMOS 트랜지스터(266)의 게이트에는 제1 및 제2 삼상태 버퍼(261, 262)의 출력 신호가 인가되고, 제2 PMOS 트랜지스터(265) 및 제2 NMOS 트랜지스터(267)의 게이트에는 제2 인버터(269)의 출력이 인가되며, 제3 NMOS 트랜지스터(268)의 게이트에는 반전 내부 클록 신호(SCB)가 인가된다.
본 발명의 제 4 또는 5 실시예에 따른 플립플롭의 펄스 생성부는 도 14의 펄스 생성부(200)와 동일하며, 본 발명의 제 4 또는 5 실시예에 따른 플립플롭의 리텐션용 래치부는 도 15의 리텐션용 래치부(220)와 동일하다.
도 13 내지 도 15에 도시된 본 발명의 제3 실시예에 따른 플립플롭은 본 발명의 제2 실시예에 따른 플립플롭과 동일한 기능을 하며 여기에 리셋 기능(reset)이 추가된 것이며, 도 16에 도시된 본 발명의 제4 실시예와 도 17에 도시된 본 발명의 제5 실시예에 따른 플립플롭은 본 발명의 제2 실시예에 따른 플립플롭과 동일한 기능을 하며 여기에 셋(set) 기능이 추가된 것이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 플립플롭은, MTCMOS에서 스캔 기능과 데이터 리텐션 기능을 가지며 데이터 입출력 지연을 증가시키지 않고 동작 속도를 빠르게 할 수 있다.

Claims (29)

  1. 클록 신호에 응답하여 데이터 입력 신호를 래치하여 데이터 출력 신호로 변환시키는 MTCMOS 플립플롭에 있어서,
    상기 MTCMOS의 노말 동작 시에는 입력된 데이터를 수신하고 펄스 신호들에 기초하여 입력된 상기 입력 데이터를 래치하고 자신의 출력단으로 전송하여 상기 플립플롭의 출력 데이터로 출력하며, 상기 MTCMOS의 스캔 동작 시에는 내부 클록 신호들에 기초하여 스캔 신호를 래치하기 위한 래치부;
    클록 신호 및 스캔 인에이블 신호에 기초하여 상기 펄스 신호들을 발생하기 위한 펄스 생성부; 및
    상기 클록 신호 및 상기 스캔 인에이블 신호에 기초하여 상기 내부 클록 신호들을 발생하고, 상기 MTCMOS의 슬립 모드 및 노말 모드를 제어하는 MTCMOS 제어 신호에 응답하여, 상기 MTCMOS의 슬립 모드로 전환되기 전에 상기 래치부에서 최종 입력된 데이터를 저장하고 상기 MTCMOS가 노말 동작으로 전환되는 경우에 저장된 데이터를 상기 래치부로 전달하는 데이터 리텐션 기능을 수행하며, 상기 MTCMOS의 스캔 동작 시에는 상기 스캔 신호를 입력받아 래치하며 상기 스캔 신호를 상기 래치부로 전달하는 스캔 및 리텐션용 래치부를 포함하며,
    상기 래치부와 상기 스캔 및 리텐션용 래치부는 상호 데이터를 주고받을 수 있는 신호 전송 라인으로 연결되는 것을 특징으로 하는 플립플롭.
  2. 제 1 항에 있어서,
    상기 펄스 신호들과 상기 내부 클록 신호들은 서로 배타적으로 생성되는 것을 특징으로 하는 플립플롭.
  3. 제 1 항에 있어서,
    상기 MTCMOS의 스캔 동작 시에, 상기 스캔 및 리텐션용 래치부는 마스터가 되며 상기 래치부는 슬레이브가 되는 마스터-슬레이브 플립플롭 구조로 기능하는 것을 특징으로 하는 플립플롭.
  4. 제 1 항에 있어서,
    상기 스캔 인에이블 신호가 제1 상태를 갖는 경우, 상기 래치부는 상기 펄스 신호들의 상태에 기초하여 상기 래치부의 입력단으로 입력되는 상기 입력 데이터를 래치하며, 상기 스캔 인에이블 신호 제2 상태를 갖는 경우, 상기 래치부는 상기 내부 클록 신호들에 기초하여 상기 스캔 및 리텐션용 래치부에 입력되는 상기 스캔 입력 신호를 래치하는 것을 특징으로 하는 플립플롭.
  5. 제 1 항에 있어서,
    상기 MTCMOS 제어 신호 및 상기 스캔 인에이블 신호가 제1 상태이면, 상기 플립플롭은 노말 기능을 수행하며,
    상기 MTCMOS 제어 신호가 제1 상태이고 상기 스캔 인에이블 신호가 제2 상태 이면, 상기 플립플롭은 스캔 기능을 수행하며,
    상기 MTCMOS 제어 신호가 제2 상태이면 상기 플립플롭은 데이터 리텐션 기능을 수행하는 것을 특징으로 하는 플립플롭.
  6. 제 5 항에 있어서,
    상기 플립플롭이 노말 기능을 수행하는 경우에는, 상기 래치부는 상기 신호 전송 라인을 통해 상기 스캔 및 리텐션용 래치부로 매순간 데이터를 전달하며,
    상기 플립플롭이 데이터 리텐션 기능을 수행하는 경우에는, 상기 스캔 및 리텐션용 래치부는 상기 래치부에서 출력되는 신호를 더 이상 전달받지 않으며 상기 노말 동작시 상기 래치부에서 최종 전달된 데이터를 유지하며,
    상기 플립플롭이 상기 노말 기능으로 돌아가는 경우에는 상기 래치부는 상기 신호 전송 라인을 통해 상기 스캔 및 리텐션용 래치부에 저장된 데이터를 입력받고,
    상기 플립플롭이 스캔 기능을 수행하는 경우에는, 상기 스캔 및 리텐션용 래치부는 상기 스캔 입력 신호를 입력받고, 상기 래치부는 상기 스캔 및 리텐션용 래치부에서 출력된 상기 스캔 입력 신호를 외부로 출력하며, 상기 스캔 및 리텐션용 래치부는 마스터가 되며 상기 래치부는 슬레이브가 되는 마스터-슬레이브 플립플롭 구조로 기능하는 것을 특징으로 하는 플립플롭.
  7. 제 1 항에 있어서,
    상기 래치부는
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호를 전달하는 제2 삼상태 버퍼;
    상기 내부 클록 신호들에 응답하여 사기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 상기 신호 전송 라인으로 전달하는 제3 삼상태 버퍼; 및
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 출력하는 인버터를 포함하며,
    상기 인버터의 출력은 상기 플립플롭의 출력이 되는 것을 특징으로 하는 플립플롭.
  8. 제 7 항에 있어서,
    상기 제1 삼상태 버퍼 또는 제2 삼상태 버퍼 또는 제3 삼상태 버퍼는 인버터와 전송 게이트로 구성되는 것을 특징으로 플립플롭.
  9. 제 1 항에 있어서,
    상기 래치부는
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호들 전달하는 제2 삼상태 버퍼;
    전원 전압과 가상 그라운드에 직렬로 연결된 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터; 및
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 출력하는 인버터를 포함하고,
    상기 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트는 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력이 인가되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 반전 내부 클록 신호가 인가되며, 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 연결 지점은 상기 신호 전송 라인에 연결되는 것을 특징으로 하는 플립플롭.
  10. 제 9 항에 있어서,
    상기 제1 삼상태 버퍼 또는 제2 삼상태 버퍼는 인버터와 전송 게이트로 구성되는 것을 특징으로 플립플롭.
  11. 제 1 항에 있어서,
    상기 펄스 생성부는
    전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 제1 노드와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜 지스터;
    전원 전압과 제2 노드 사이에 직렬로 연결된 제3 및 제4 PMOS 트랜지스터;
    상기 제2 노드와 가상 그라운드 사이에 직렬로 연결된 제3 및 제4 NMOS 트랜지스터;
    상기 제2 노드와 가상 그라운드 사이에 병렬로 연결된 제5 및 제6 NMOS 트랜지스터;
    상기 제1 노드의 출력을 반전시켜 출력하기 위한 제1 인버터; 및
    상기 제2 노드의 출력을 반전시켜 출력하기 위한 제2 인버터를 포함하며,
    상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제4 PMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터의 게이트에는 상기 클록 신호가 인가되며, 상기 제3 PMOS 트랜지스터 및 상기 제6 NMOS 트랜지스터의 게이트에는 상기 스캔 인에이블 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 노드의 신호가 인가되며, 상기 제5 NMOS 트랜지스터의 게이트에는 상기 제1 인버터의 출력이 인가되고, 상기 제4 NMOS 트랜지스터의 게이트에는 상기 제2 인버터의 출력이 인가되며,
    상기 제1 노드의 출력은 상기 반전 펄스 신호가 되며, 상기 제1 인버터의 출력은 상기 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  12. 제 1 항에 있어서,
    상기 스캔 및 리텐션용 래치부는,
    상기 클록 신호, 상기 스캔 인에이블 신호 및 상기 MTCMOS 제어 신호를 입력받고 상기 내부 클록 신호들을 생성하는 내부 클록 생성부;
    상기 스캔 인에이블 신호에 응답하여 상기 스캔 입력 신호 및 상기 래치부에서 상기 신호 전송 라인을 통해 입력된 신호 중 하나를 선택으로 출력하기 위한 멀티플렉서;
    상기 내부 클록 신호들에 응답하여 상기 멀티플렉서의 출력을 전달하기 위한 제1 전송 게이트;
    상기 제1 전송 게이트의 출력을 반전시키기 위한 제1 및 제2 인버터;
    상기 내부 클록 신호들에 응답하여 상기 제1 인버터의 출력을 상기 제1 인버터 및 상기 제2 인버터의 입력으로 전달하기 위한 삼상태 버퍼; 및
    상기 내부 클록 신호들에 응답하여 상기 제2 인버터의 출력을 상기 신호 전송 라인으로 전달하기 위한 제2 전송 게이트를 포함하는 것을 특징으로 하는 플립플롭.
  13. 제 12 항에 있어서,
    상기 내부 클록 생성부는,
    전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결된 제3 PMOS 트랜지스터;
    상기 제2 노드와 접지전압 사이에 연결된 제1 NMOS 트랜지스터;
    상기 제2 노드와 상기 접지전압 사이에서 직렬로 연결된 제2 및 제3 NMOS 트 랜지스터;
    상기 스캔 인에이블 신호를 반전시키기 위한 제1 인버터; 및
    상기 제2 노드의 출력을 반전시키기 위한 제2 인버터를 포함하며,
    상기 제1 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트에는 상기 스캔 인에이블 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트에는 상기 클록 신호가 인가되며, 상기 제3 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트에는 상기 MTCMOS 제어 신호가 인가되고,
    상기 제2 노드는 상기 반전 내부 클록 신호가 되며, 상기 제1 인버터의 출력은 반전 스캔 인에이블 신호가 되고, 상기 제2 인버터의 출력은 상기 내부 클록 신호가 되는 것을 특징으로 하는 플립플롭.
  14. 제 13 항에 있어서,
    상기 멀티플렉서는,
    전원 전압과 제3 노드에 직렬로 연결된 제6 및 제7 PMOS 트랜지스터;
    상기 전원 전압과 상기 제3 노드에 직렬로 연결된 제8 및 제9 PMOS 트랜지스터;
    상기 제3 노드와 가상 그라운드 사이에 직렬로 연결된 제6 및 제7 NMOS 트랜지스터; 및
    상기 제3 노드와 상기 가상 그라운드 사이에 직렬로 연결된 제8 및 제9 NMOS 트랜지스터를 포함하고,
    상기 제6 PMOS 트랜지스터 및 상기 제7 NMOS 트랜지스터의 게이트에는 상기 신호 전송 라인이 연결되며, 상기 제7 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터의 게이트에는 상기 스캔 인에이블 신호가 인가되며, 상기 제8 PMOS 트랜지스터 및 상기 제9 NMOS 트랜지스터의 게이트에는 상기 스캔 입력 신호가 인가되며, 상기 제9 PMOS 트랜지스터 및 상기 제6 NMOS 트랜지스터의 게이트에는 상기 반전 스캔 인에이블 신호가 인가되는 것을 특징으로 하는 플립플롭.
  15. 제 14 항에 있어서,
    상기 제1 전송 게이트는,
    상기 제3 노드와 상기 제1 및 제2 인버터의 입력단 사이에 병렬로 연결된 제10 PMOS 트랜지스터 및 제10 NMOS 트랜지스터를 포함하며, 상기 제10 PMOS 트랜지스터의 게이트에는 상기 내부 클록 신호가 인가되고, 상기 제10 NMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되고,
    상기 제2 전송 게이트는,
    상기 제2 인버터의 출력단과 상기 신호 전송 라인 사이에 병렬로 연결된 제11 PMOS 트랜지스터 및 제11 NMOS 트랜지스터를 포함하며, 상기 제11 PMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되며, 상기 제11 NMOS 트랜지스터의 게이트에는 상기 내부 클록 신호가 인가되는 것을 특징으로 하는 플립플롭.
  16. 클록 신호에 응답하여 데이터 입력 신호를 래치하여 데이터 출력 신호로 변환시키는 MTCMOS 플립플롭에 있어서,
    상기 MTCMOS의 노말 동작 시에는 입력된 데이터를 수신하고 펄스 신호들 및 내부 클록 신호들에 기초하여 입력된 상기 입력 데이터를 래치하고 자신의 출력단으로 전송하여 상기 플립플롭의 출력 데이터로 출력하기 위한 래치부;
    클록 신호에 기초하여 상기 펄스 신호들을 발생하기 위한 펄스 생성부; 및
    상기 클록 신호에 기초하여 상기 내부 클록 신호들을 발생하고, 상기 MTCMOS의 슬립 모드 및 노말 모드를 제어하는 MTCMOS 제어 신호에 응답하여, 상기 MTCMOS의 슬립 모드로 변환되기 전에 상기 래치부에서 최종 입력된 데이터를 저장하고 상기 MTCMOS가 노말 동작으로 전환되는 경우에 저장된 데이터를 상기 래치부로 전달하는 데이터 리텐션 기능을 수행하는 리텐션용 래치부를 포함하며,
    상기 래치부와 상기 리텐션용 래치부는 상호 데이터를 주고받을 수 있는 신호 전송 라인으로 연결되며,
    상기 펄스 신호들과 상기 내부 클록 신호들은 서로 배타적으로 생성되는 것을 특징으로 하는 플립플롭.
  17. 제 16 항에 있어서,
    상기 래치부는
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호를 전달하는 제2 삼상태 버퍼;
    상기 내부 클록 신호들에 응답하여 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 상기 신호 전송 라인으로 전달하는 제3 삼상태 버퍼; 및
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 출력하는 인버터를 포함하며,
    상기 인버터의 출력은 상기 플립플롭의 출력이 되는 것을 특징으로 하는 플립플롭.
  18. 제 17 항에 있어서,
    상기 제1 삼상태 버퍼 또는 제2 삼상태 버퍼 또는 제3 삼상태 버퍼는 인버터와 전송 게이트로 구성되는 것을 특징으로 플립플롭.
  19. 제 16 항에 있어서,
    상기 래치부는
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호들 전달하는 제2 삼상태 버퍼;
    전원 전압과 가상 그라운드에 직렬로 연결된 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터; 및
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 상기 래치부의 출력 신호로 출력하는 인버터를 포함하고,
    상기 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트는 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력이 인가되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 반전 내부 클록 신호가 인가되며, 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 연결 지점은 상기 신호 전송 라인에 연결되는 것을 특징으로 하는 플립플롭.
  20. 제 19 항에 있어서,
    상기 제1 삼상태 버퍼 또는 제2 삼상태 버퍼는 인버터와 전송 게이트로 구성되는 것을 특징으로 플립플롭.
  21. 제 16 항에 있어서,
    상기 펄스 생성부는,
    전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 제1 노드와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터;
    전원 전압과 가상 그라운드 사이에 직렬로 연결된 제3 PMOS 트랜지스터 및 제3 및 제4 NMOS 트랜지스터;
    제2 노드와 가상 그라운드 사이에 연결된 제5 NMOS 트랜지스터;
    상기 제1 노드의 출력을 반전시켜 출력하기 위한 제1 인버터; 및
    상기 제2 노드의 출력을 반전시켜 출력하기 위한 제2 인버터를 포함하며,
    상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제3 PMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터의 게이트에는 상기 클록 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 노드의 신호가 인가되며, 상기 제5 NMOS 트랜지스터의 게이트에는 상기 제1 인버터의 출력이 인가되고, 상기 제4 NMOS 트랜지스터의 게이트에는 상기 제2 인버터의 출력이 인가되며,
    상기 제1 노드의 출력은 상기 반전 펄스 신호가 되며, 상기 제1 인버터의 출력은 상기 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  22. 제 16 항에 있어서,
    상기 리텐션용 래치부는,
    상기 MTCMOS 제어 신호를 상기 내부 클록 신호로 사용하며,
    상기 MTCMOS 제어 신호를 반전시켜 상기 반전 내부 클록 신호를 생성하는 제1 인버터;
    상기 내부 클록 신호들에 응답하여 상기 신호 전송 라인에서의 입력을 전달하는 제1 삼상태 버퍼;
    상기 제1 삼상태 버퍼의 출력을 반전하기 위한 제2 및 제3 인버터;
    상기 내부 클록 신호들에 응답하여 상기 제2 인버터의 출력을 상기 제2 인버터의 입력단 및 상기 제3 인버터의 입력단으로 전달하는 제2 삼상태 버퍼; 및
    상기 내부 클록 신호들에 응답하여 상기 제3 인버터의 출력을 상기 신호 전송 라인으로 전달하는 전송 게이트를 포함하는 것을 특징으로 하는 플립플롭.
  23. 제 22 항에 있어서,
    상기 전송 게이트는,
    상기 제3 인버터의 출력단과 상기 신호 전송 라인 사이에 병렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,
    상기 PMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되고, 상기 NMOS 트랜지스터의 게이트에는 상기 내부 클록 신호가 인가되는 것을 특징으로 하는 플립플롭.
  24. 제 16 항에 있어서,
    상기 플립플롭은 리셋 신호에 응답하여 상기 플립플롭을 리셋시키는 기능을 포함하며,
    상기 래치부는,
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 입력된 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호들 전달하는 제2 삼상태 버퍼;
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 상기 래치부의 출력 신호로 출력하는 인버터;
    전원 전압과 상기 신호 전송 라인 사이에 직렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 신호 전송 라인과 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터; 및
    상기 신호 전송 라인과 상기 가상 그라운드 사이에 연결되는 제3 NMOS 트랜지스터를 포함하며,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 및 제2 삼상태 버퍼의 출력단이 연결되며, 상기 제2 NMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트에는 상기 리셋 신호가 인가되는 것을 특징으로 하는 플립플롭.
  25. 제 16 항에 있어서,
    상기 플립플롭은 리셋 신호에 응답하여 상기 플립플롭을 리셋시키는 기능을 포함하며,
    상기 펄스 생성부는,
    전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 제1 노드와 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터;
    상기 전원 전압과 가상 그라운드사이에 직렬로 연결된 제3, 제4 PMOS 트랜지스터 및 제3, 제4 NMOS 트랜지스터;
    제2 노드와 가상 그라운드 사이에 병렬로 연결된 제5 및 제6 NMOS 트랜지스터;
    상기 제1 노드의 출력을 반전시키는 제1 인버터; 및
    상기 제2 노드의 출력을 반전시키는 제2 인버터를 포함하며,
    상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제3 PMOS 트랜지스터, 및 상기 제 3 NMOS 트랜지스터의 게이트에는 상기 클록 신호가 인가되고, 상기 제2 PMOS 트랜지스터, 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 노드가 연결되며, 상기 제4 PMOS 트랜지스터 및 상기 제6 NMOS 트랜지스터의 게이트에는 상기 리셋 신호가 연결되고, 상기 제5 NMOS 트랜지스터의 게이트에는 상기 제1 인버터의 출력 신호가 인가되며, 상기 제4 NMOS 트랜지스터의 게이트에는 상기 제2 인버터의 출력 신호가 인가되는 것을 특징으로 하는 플립플롭.
  26. 제 16 항에 있어서,
    상기 플립플롭은 리셋 신호에 응답하여 상기 플립플롭을 리셋시키는 기능을 포함하며,
    상기 리텬센용 래치부는,
    상기 MTCMOS 제어 신호를 상기 내부 클록 신호로 사용하며,
    전원 전압과 제1 노드 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결된 제3 PMOS 트랜지스터;
    상기 제2 노드와 접지전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터;
    상기 제2 노드와 상기 접지전압 사이에 연결된 제3 NMOS 트랜지스터;
    상기 MTCMOS 제어 신호를 반전시켜 상기 반전 내부 클록 신호를 생성하기 위한 제1 인버터;
    상기 제2 노드의 신호를 상기 내부 클록 신호들에 응답하여 전달하기 위한 제1 삼상태 버퍼;
    상기 제1 삼상태 버퍼의 출력을 반전하기 위한 제2 인버터;
    상기 내부 클록 신호들에 응답하여 상기 제2 인버터의 출력 신호를 상기 신호 전송 라인으로 전달하기 위한 전송 게이트; 및
    상기 내부 클록 신호들에 응답하여 상기 전송 게이트의 출력 신호 또는 상기 신호 전송 라인의 신호를 전달하기 위한 제2 삼상태 버퍼를 포함하며,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트는 상기 리셋 신호가 인가되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 인버터의 출력 신호가 인가되고, 상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트는 상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버 퍼의 출력단에 연결되는 것을 특징으로 하는 플립플롭.
  27. 제 26 항에 있어서,
    상기 전송 게이트는
    상기 제2 인버터와 상기 신호 전송 라인 사이에 병렬로 연결된 제4 PMOS 및 제4 NMOS 트랜지스터를 포함하며,
    상기 제4 PMOS 트랜지스터에 게이트에는 상기 반전 내부 클록 신호가 인가되고, 상기 제4 NMOS 트랜지스터의 게이트에는 상기 내부 클록 신호가 인가되는 것을 특징으로 하는 플립플롭.
  28. 제 16 항에 있어서,
    상기 플립플롭은 셋(set) 신호에 응답하여 상기 플립플롭을 셋(set) 시키는 기능을 포함하며,
    상기 래치부는,
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호들 전달하는 제2 삼상태 버퍼;
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 상기 래치부의 출력 신호로 출력하는 제1 인버터;
    전원 전압과 상기 신호 전송 라인 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 신호 전송 라인과 가상 그라운드 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터;
    상기 셋 신호를 반전시키기 위한 제2 인버터; 및
    상기 셋 신호와 상기 내부 클록 신호를 입력받아 NOR 연산하는 NOR 게이트를 포함하며,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 및 제2 삼상태 버퍼의 출력단에 연결되고, 상기 제2 PMOS 트랜지스터의 게이트에는 상기 제2 인버터의 출력단이 연결되며, 상기 제2 NMOS 트랜지스터의 게이트에는 상기 NOR 게이트의 출력단이 연결되는 것을 특징으로 하는 플립플롭.
  29. 제 16 항에 있어서,
    상기 플립플롭은 셋(set) 신호에 응답하여 상기 플립플롭을 셋(set) 시키는 기능을 포함하며,
    상기 래치부는,
    상기 입력 데이터를 수신하고 상기 펄스 신호들에 응답하여 상기 입력 데이터를 전달하는 제1 삼상태 버퍼;
    상기 펄스 신호들에 응답하여 상기 신호 전송 라인의 신호들 전달하는 제2 삼상태 버퍼;
    상기 제1 삼상태 버퍼 및 상기 제2 삼상태 버퍼의 출력을 반전시켜 상기 래치부의 출력 신호로 출력하는 제1 인버터;
    전원 전압과 상기 신호 전송 라인 사이에 병렬로 연결된 제1 및 제2 PMOS 트랜지스터;
    상기 신호 전송 라인과 가상 그라운드 사이에 직렬로 연결된 제1 내지 제3 NMOS 트랜지스터; 및
    상기 셋 신호를 반전시키기 위한 제2 인버터를 포함하며,
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 및 제2 삼상태 버퍼의 출력단이 연결되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 인버터의 출력단이 연결되며, 상기 제3 NMOS 트랜지스터의 게이트에는 상기 반전 내부 클록 신호가 인가되는 것을 특징으로 하는 플립플롭.
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