KR20050106577A - 래치와 상기 래치를 구비하는 플립플롭 - Google Patents

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KR20050106577A
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윤석령
박성배
김철우
김진한
윤석수
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삼성전자주식회사
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    • D21—PAPER-MAKING; PRODUCTION OF CELLULOSE
    • D21J—FIBREBOARD; MANUFACTURE OF ARTICLES FROM CELLULOSIC FIBROUS SUSPENSIONS OR FROM PAPIER-MACHE
    • D21J3/00—Manufacture of articles by pressing wet fibre pulp, or papier-mâché, between moulds

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Abstract

래치와 상기 래치를 구비하는 플립플롭에 제시된다. 상기 래치는 입력단과 제1노드사이에 접속되고, 펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터; 상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터; 상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 상기 제1노드의 출력신호를 반전시키는 제2인버터; 및 상기 제2인버터의 출력신호를 수신하고 반전시키는 제3인버터를 구비한다. 상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기; 상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 입력단으로 입력되는 입력신호를 출력단으로 전송하거나 래치하는 래치를 구비한다.

Description

래치와 상기 래치를 구비하는 플립플롭{Latch and flip-flop having the latch}
본 발명은 래치와 상기 래치를 구비하는 데이터 저장장치에 관한 것으로, 보다 상세하게는 적은 전력을 소비하고 적은 지연시간을 갖는 싱글-엔디드 패스 트랜지스터 펄스드 래치(single-ended pass transistor pulsed latch; SPTPL), 차동 패스 트랜지스터 펄스드 래치(differential pass transistor pulsed latch; DPTPL), 상기 SPTPL을 구비하는 플립플롭과 상기 DPTPL을 구비하는 플립플롭에 관한 것이다.
일반적으로 마스터-슬래이브 래치 타입의 플립플롭은 적은 전력을 소모하는 장점이 있다. 하지만 상기 플립플롭은 매우 긴 입력-출력(D-Q)지연시간을 갖기 때문에, 에너지 지연시간 프로덕트가 다른 플립플롭보다 매우 크다는 단점이 있다.
그리고, 동적 회로를 이용한 플립플롭은 짧은 D-Q 지연시간을 갖는다는 장점이 있다. 하지만 상기 플립플롭은 매 클락 주기마다 충전과 방전을 하기 때문에, 상기 플립플롭은 매우 큰 전력을 소모한다. 또한 상기 플립플롭의 회로는 매우 복잡하다.
또한, 센스 앰프를 기반으로 한 플립플롭은 두 개의 데이터를 입력으로 수신한다. 상기 플립플롭은 상기 센스 앰프를 기반으로 하기 때문에 데이터 입력의 작은 차이를 감지하여 출력에 전할 수 있다는 장점을 갖는다. 하지만 상기 플립플롭도 동적 회로를 사용하고 있으므로 큰 전력을 소모하고, 긴 D-Q 지연시간을 갖는다는 단점이 있다.
따라서 본 발명은 종래의 플립플롭이 갖는 복잡한 구조, 큰 전력 소모, 긴 지연시간 중에서 적어도 한 개 이상의 단점을 가지고 있으므로, 종래의 플립플롭은 매우 큰 에너지 지연시간 프로덕트를 갖게된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 적은 전력을 소비하고 적은 지연시간을 갖는 SPTPL, DPTPL, 상기 SPTPL을 구비하는 플립플롭과 상기 DPTPL을 구비하는 플립플롭을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 래치는 입력단과 제1노드사이에 접속되고, 펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터; 상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터; 상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 상기 제1노드의 출력신호를 반전시키는 제2인버터; 및 상기 제2인버터의 출력신호를 수신하고 반전시키는 제3인버터를 구비한다.
상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기; 상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 입력단으로 입력되는 입력신호를 출력단으로 전송하거나 래치하는 래치를 구비하며, 상기 래치는 상기 입력단과 제1노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터; 상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터; 상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및 상기 제1노드와 상기 출력단사이에 접속되는 제2인버터를 구비한다.
상기 기술적 과제를 달성하기 위한 래치는 제1입력단과 제1노드사이에 접속되고, 제1펄스를 수신하는 게이트를 구비하는 제1NMOS 트랜지스터; 제2입력단과 제2노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 제2NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되고, 상기 제2노드에 접속되는 게이트를 구비하는 제1PMOS 트랜지스터; 상기 전원과 상기 제2노드사이에 접속되고, 상기 제1노드에 접속되는 게이트를 구비하는 제2PMOS 트랜지스터; 상기 제1노드의 신호를 반전시키는 제1인버터; 상기 제1인버터의 출력단과 상기 제1노드사이에 접속되는 제1트라이-스테이트 버퍼; 상기 제1노드와 제2출력단사이에 접속되는 제2인버터; 상기 제2노드의 신호를 반전시키는 제3인버터; 상기 제3인버터의 출력단과 상기 제2노드사이에 접속되는 제2트라이-스테이트 버퍼; 및 상기 제2노드와 제1출력단사이에 접속되는 제4인버터를 구비한다.
상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기; 상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 제1입력단으로 입력되는 제1입력신호를 제1출력단으로 전송하거나 래치하고, 제2입력단으로 입력되는 제2입력신호를 제2출력단으로 전송하거나 래치하는 래치를 구비하며, 상기 래치는 상기 제1입력단과 제1노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 제1NMOS 트랜지스터; 상기 제2입력단과 제2노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 제2NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되고, 상기 제2노드에 접속되는 게이트를 구비하는 제1PMOS 트랜지스터; 상기 전원과 상기 제2노드사이에 접속되고, 상기 제1노드에 접속되는 게이트를 구비하는 제2PMOS 트랜지스터; 상기 제1노드의 신호를 반전시키는 제1인버터; 상기 제1인버터의 출력단과 상기 제1노드사이에 접속되는 제1트라이-스테이트 버퍼; 상기 제1노드와 제2출력단사이에 접속되는 제2인버터; 상기 제2노드의 신호를 반전시키는 제3인버터; 상기 제3인버터의 출력단과 상기 제2노드사이에 접속되는 제2트라이-스테이트 버퍼; 및 상기 제2노드와 제1출력단사이에 접속되는 제4인버터를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 종래의 ep_SFF의 블락도를 나타낸다. 도 1을 참조하면, 익스플리싯-펄스드 혼성의 정적 플립플롭(explicit-pulsed hybrid static flip-flop; ep_SFF; 100)은 펄스 발생기(110) 및 래치(130)를 구비한다.
상기 펄스 발생기(110)는 다수개의 인버터들(111, 113, 115, 및 119)과 NAND게이트(117)를 구비한다. 상기 펄스 발생기(110)는 도 2에 도시된 바와 같은 클락신호(CLK)를 수신하여 펄스들(dck과 dckb)을 발생한다.
상기 래치(130)는 상기 펄스들(dck과 dckb)에 기초하여 입력신호(D)를 출력신호(Q와 Qb)로서 전달하거나 래치한다.
상기 래치(130)는 전송 게이트(131), 다수개의 인버터들(133, 137, 및 139)과 트라이-스테이트 버퍼(135)를 구비한다. 상기 전송 게이트(131)는 MOS 트랜지스터와 NMOS 트랜지스터로 구성되고, 클락신호(dck)와 상보 클락신호(dckb)에 기초하여 입력신호(D)를 대응되는 인버터(1311과 137)로 전송한다.
일반적으로 NMOS 트랜지스터의 전자의 이동도(mobility)는 PMOS트랜지스터의 정공(hole)의 이동도에 비하여 2배 이상 크다. 따라서 PMOS 트랜지스터의 동작속도는 NMOS트랜지스터의 동작속도보다 느리다.
그러므로, 상기 전송 게이트(131)가 원하는 동작속도를 만족시키기 위해서는, 상기 PMOS 트랜지스터의 크기를 증가시켜야 한다. 상기 PMOS 트랜지스터의 크기가 증가될수록 상기 PMOS 트랜지스터가 사용하는 전력은 증가하므로, 상기 전송 게이트(131)를 구비하는 ep_SFF(100)가 사용하는 전력도 또한 증가한다.
도 3은 본 발명의 실시예에 따른 플립플롭의 블락도를 나타낸다. 도 3을 참조하면, 본 발명에 따른 플립플롭(200)은 펄스 발생기(110) 및 SPTPL(210)를 구비한다. 상기 펄스 발생기(110)의 구조와 동작은 도 1과 도2에 도시된 펄스 발생기(110)의 구조와 동작과 각각 같다.
상기 SPTPL(210)는 상기 펄스 발생기(110)에 의하여 발생된 펄스들(dck과 dckb)에 응답하여 입력신호(D)를 전송하거나 래치한다.
도 4는 본 발명의 실시예에 따른 SPTPL의 회로도를 나타낸다. 도 4를 참조하면, SPTPL(210)은 전송회로(213), 전원공급회로(217), 트라이-스테이트 버퍼(221) 및 다수개의 인버터들(219, 223 및 255)을 구비한다. 상기 트라이-스테이트 버퍼(221)는 직렬로 접속된 하나의 인버터와 하나의 전송-게이트로 구현될 수 있다. 상기 전송-게이트는 도 1의 전송-게이트(131)와 같이 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터로 구성된다.
상기 전송회로(213)는 클락신호(CLK)에 응답하는 하나의 NMOS 트랜지스터 (213)로 구현되고, 상기 NMOS 트랜지스터(213)는 입력단(211)과 노드(215)사이에 접속된다.
상기 전원공급회로(217)는 PMOS 트랜지스터로 구현되고, 상기 PMOS 트랜지스터(217)는 전원(VDD)과 상기 노드(215)사이에 접속된다. 상기 PMOS 트랜지스터 (217)는 인버터(219)의 출력신호(예컨대, 논리 로우)에 응답하여 노드 (215)의 전압을 전원(VDD)레벨로 끌어올린다. 따라서 노드(215)의 전압은 전원 (VDD)레벨까지 스윙한다.
상기 트라이-스테이트 버퍼(221)는 펄스신호들(dck와 dckb)에 응답하여 인버터(219)의 출력신호를 반전시키고, 그 결과를 노드(215)로 출력한다. 따라서 상기 트라이-스테이트 버퍼(221)를 클락드 인버터(clocked inverter)라고도 한다.
예컨대, 펄스(dck)가 논리 로우이고 펄스(dckb)가 논리 하이인 경우, 인버터(219)와 트라이-스테이트 버퍼(221)는 노드(215)의 신호를 래치한다.
상기 인버터(223)는 노드(215)의 출력신호를 수신하고, 이를 반전시키고, 그 결과를 제1출력신호(Qb)로서 출력한다. 상기 인버터(225)는 상기 인버터(225)의 출력신호를 반전시키고 그 결과를 제2출력신호(Q)로서 출력한다.
상기 본 발명의 실시예에 따른 SPTPL(210)의 입력-출력(D-Qb)지연시간은 종래의 ep_SFF(100)의 일력-출력 지연시간(D-Qb)보다 짧다.
또한, 상기 본 발명의 실시예에 따른 SPTPL(210)는 종래의 ep_SFF(100)의 전송-게이트(131)대신에 NMOS 트랜지스터(213)를 사용하므로 작동속도가 빠르다.
또한, 상기 본 발명의 실시예에 따른 SPTPL(210)에서 소비되는 전력은 종래의 ep_SFF(100)에서 소비되는 전력보다 작다.
도 5a 내지 도 5d는 SPTPL의 타이밍도를 나타낸다. 도 4, 도 5a 내지 도5d를 참조하여 SPTPL(210)의 동작을 간단히 설명하면 다음과 같다.
펄스(dck)가 논리 하이인 경우, NMOS 트랜지스터(213)는 입력단(211)으로 입력되는 입력신호(D)를 노드(215)로 전송하고, 트라이-스테이트 버퍼(221)는 도 1의 트라이-스테이브 버퍼(135)와 같이 하이-임피이던스 상태를 갖는다.
따라서 상기 인버터(223)는 상기 입력신호(D)의 위상과 반대되는 위상을 갖는 신호(Qb)를 출력하고, 상기 인버터(225)는 상기 입력신호(D)의 위상과 동일한 위상을 갖는 신호(Q)를 출력한다. 즉, 입력신호(D)가 논리 하이(high)인 경우, 출력신호(Qb)는 논리 로우(low)이고 출력신호(Q)는 논리 하이이다. 반대로 상기 입력신호(D)가 논리 로우인 경우, 출력신호(Qb)는 논리 하이이고 출력신호(Q)는 논리 로우이다.
상기 펄스(dck)가 논리 로우인 경우, 상기 NMOS 트랜지스터(213)는 턴-오 프(turn-off)되고, 상기 트라이-스테이트 버퍼(221)는 상기 펄스들(dck와 dckb)에 응답하여 인버터(219)의 출력신호를 반전시킨다, 따라서 상기 인버터(219)와 상기 트라이-스테이트 버퍼(221)에 의하여 노드(215)의 신호는 이전 상태를 유지 또는 래치한다.
당업자는 도 4를 참조하여 도 5a 내지 도 5d 각각에 도시된 SPTPL의 동작을 용이하게 이해할 수 있다. 따라서 도 5a 내지 도 5d 각각에 대한 상세한 설명은 생략한다.
도 6은 본 발명의 실시예에 따른 DPTPL의 회도로를 나타낸다. 도 6을 참조하면, 상기 DPTPL(210)은 전송 회로(303), 전원 공급회로, 두 개의 래치들, 및 두 개의 인버터들(321과 327)을 구비한다.
상기 전송회로(303)는 논리 하이를 갖는 펄스(dck)에 응답하여 각 입력단(301과 302)으로 입력되는 입력신호들(D와 Db)을 대응되는 노드(309와 311)전송한다. 상기 전송회로(303)는 두 개의 NMOS 트랜지스터들(305와 307)을 구비한다. 상기 펄스(dck)는 NMOS 트랜지스터들(305와 307)각각의 게이트로 입력되고, 상기 NMOS 트랜지스터(303)는 제1입력단(301)과 제1노드(309)사이에 접속되고, 상기 NMOS 트랜지스터(307)는 제2입력단(302)과 제2노드(311)사이에 접속된다.
상기 전원 공급회로는 대응되는 노드(309와 311)의 전압에 응답하여 전원(VDD)의 전압을 대응되는 노드(309와 311)로 공급한다. 상기 전원 공급회로는 두 개의 PMOS 트랜지스터들(313과 315)로 구성되고, 상기 PMOS 트랜지스터(313)는 전원(VDD)과 제1노드(309)사이에 접속되고, 상기 PMOS 트랜지스터(313)의 게이트는 제2노드(311)에 접속된다. 상기 PMOS 트랜지스터(315)는 상기 전원(VDD)과 제2노드(311)사이에 접속되고, 상기 PMOS 트랜지스터(315)의 게이트는 제1노드(309)에 접속된다.
직렬로 접속된 인버터(317)와 트라이-스테이트 버퍼(319)는 래치를 구성하고, 직렬로 접속된 인버터(323)와 트라이-스테이트 버퍼(325)는 래치를 구성한다. 인버터(321)는 제1노드(309)와 제2출력단(329)사이에 접속되고, 인버터(327)는 제2노드(311)와 제1출력단(328)에 접속된다. 상기 제1출력단(328)의 출력신호(Q)와 상기 제2출력단(329)의 출력신호(Qb)는 서로 상보적인 신호들이다. 각 트라이-스테이트 버퍼(319와 325)의 구조는 도 1에 도시된 트라이-스테이트 버퍼(135)의 구조와 실질적으로 동일하다.
도 7a 내지 도 7d는 DPTPL의 타이밍도를 나타낸다. 도 6과 도 7a를 참조하여 상기 DPTPL(210)의 동작을 설명하면 다음과 같다. 펄스(dck)가 논리 하이(high)이고, 제1입력신호(D)가 논리 하이이고, 제2입력신호(Db)가 논리 로우인 경우, 제1노드(309)의 전압은 논리 하이고, 제2노드(311)의 전압은 논리 로우이다. 따라서 PMOS 트랜지스터(313)는 제1노드(309)로 전원(VDD)의 전압을 공급한다.
이때 각 트라이-스테이트 버퍼(319와 325)는 하이-임피이던스 상태이다. 따라서 제1출력단(328)의 출력신호(Q)는 논리 하이이고, 제2출력단(329)의 출력신호(Qb)는 논리 로우이다.
또한, 상기 펄스(dck)가 논리 하이(high)이고, 제1입력신호(D)가 논리 로우이고, 제2입력신호(Db)가 논리 하이인 경우, 상기 제1출력단(328)의 출력신호(Q)는 논리 로우이고, 상기 제2출력단(329)의 출력신호(Qb)는 논리 하이이다.
즉, 상기 펄스(dck)가 논리 하이(high)인 경우, 상기 DPTPL(210)은 상기 제1입력단(301)으로 입력되는 입력신호(D)와 동일한 위상을 갖는 신호를 제1출력단(328)으로 출력하고, 상기 제2입력단(302)으로 입력되는 입력신호(Db)와 동일한 위상을 갖는 신호를 제2출력단(328)으로 출력한다.
그러나, 상기 펄스(dck)가 논리 하이로부터 논리 로우로 천이하면, NMOS 트랜지스터들(305와 307)은 턴-오프되고, 도 1에 도시된 트라이-스테이트 버퍼(135)와 동일한 구조를 갖는 각 트라이-스테이트 버퍼(319와 325)는 각 인버터(317과 323)의 출력신호를 반전시킨다. 따라서 제1노드(309)의 전압은 인버터(317)와 트라이-스테이트 버퍼(319)에 의하여 유지되고, 상기 제2노드(311)의 전압은 인버터(323)와 트라이-스테이트 버퍼(325)에 의하여 유지된다. 따라서 상기 DPTPL(210)은 상기 펄스(dck)가 논리 하이인 상태에서의 입력신호들을 유지한다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 도 7b 내지 도 7d의 타이밍도를 용이하게 이해할 수 있으므로, 이에 대한 상세한 설명은 생략한다.
상기 DPTPL(210)은 NMOS 트랜지스터들(305와 307)로 구현되는 상기 전송회로(303)를 구비하므로, 상기 DPTPL(210)의 동작속도가 빠르다. 또한, 상기 DPTPL(210)은 양의 궤환(positive feedback) PMOS 트랜지스터들(313과 315)을 구비하므로, 각 노드(309와 311)의 상태 천이시간이 짧아진다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 SPTPL, DPTPL, 상기 SPTPL을 구비하는 플립플롭과 상기 DPTPL을 구비하는 플립플롭은 적은 전력을 소비하고, 적은 입력-출력 지연시간을 갖는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 ep_SFF의 블락도를 나타낸다.
도 2는 도 1에 도시된 펄스 발생기의 타이밍도를 나타낸다.
도 3은 본 발명의 실시예에 따른 플립플롭의 블락도를 나타낸다.
도 4는 본 발명의 실시예에 따른 SPTPL의 회로도를 나타낸다.
도 5a 내지 도 5d는 SPTPL의 타이밍도를 나타낸다.
도 6은 본 발명의 실시예에 따른 DPTPL의 회도로를 나타낸다.
도 7a 내지 도 7d는 DPTPL의 타이밍도를 나타낸다.

Claims (4)

  1. 싱글-엔디드 패스 트랜지스터 펄스드 래치에 있어서,
    입력단과 제1노드사이에 접속되고, 펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터;
    전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터;
    상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터;
    상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼;
    상기 제1노드의 출력신호를 반전시키는 제2인버터; 및
    상기 제2인버터의 출력신호를 수신하고 반전시키는 제3인버터를 구비하는 싱글-엔디드 패스 트랜지스터 펄스드 래치.
  2. 플립플롭에 있어서,
    클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기;
    상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 입력단으로 입력되는 입력신호를 출력단으로 전송하거나 래치하는 싱글-엔디드 패스 트랜지스터 펄스드 래치를 구비하며,
    상기 싱글-엔디드 패스 트랜지스터 펄스드 래치는,
    상기 입력단과 제1노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터;
    전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터;
    상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터;
    상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및
    상기 제1노드와 상기 출력단사이에 접속되는 제2인버터를 구비하는 것을 특징으로 하는 플립플롭.
  3. 차동 패스 트랜지스터 펄스드 래치(differential pass transistor pulsed latch; DPTPL)에 있어서,
    제1입력단과 제1노드사이에 접속되고, 제1펄스를 수신하는 게이트를 구비하는 제1NMOS 트랜지스터;
    제2입력단과 제2노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 제2NMOS 트랜지스터;
    전원과 상기 제1노드사이에 접속되고, 상기 제2노드에 접속되는 게이트를 구비하는 제1PMOS 트랜지스터;
    상기 전원과 상기 제2노드사이에 접속되고, 상기 제1노드에 접속되는 게이트를 구비하는 제2PMOS 트랜지스터;
    상기 제1노드의 신호를 반전시키는 제1인버터;
    상기 제1인버터의 출력단과 상기 제1노드사이에 접속되는 제1트라이-스테이트 버퍼;
    상기 제1노드와 제2출력단사이에 접속되는 제2인버터;
    상기 제2노드의 신호를 반전시키는 제3인버터;
    상기 제3인버터의 출력단과 상기 제2노드사이에 접속되는 제2트라이-스테이트 버퍼; 및
    상기 제2노드와 제1출력단사이에 접속되는 제4인버터를 구비하는 것을 특징으로 하는차동 패스 트랜지스터 펄스드 래치.
  4. 플립플롭에 있어서,
    클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기;
    상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 제1입력단으로 입력되는 제1입력신호를 제1출력단으로 전송하거나 래치하고, 제2입력단으로 입력되는 제2입력신호를 제2출력단으로 전송하거나 래치하는 차동 패스 트랜지스터 펄스드 래치(differential pass transistor pulsed latch; DPTPL)를 구비하며,
    상기 차동 패스 트랜지스터 펄스드 래치는,
    상기 제1입력단과 제1노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 제1NMOS 트랜지스터;
    상기 제2입력단과 제2노드사이에 접속되고, 상기 제1펄스를 수신하는 게이트를 구비하는 제2NMOS 트랜지스터;
    전원과 상기 제1노드사이에 접속되고, 상기 제2노드에 접속되는 게이트를 구비하는 제1PMOS 트랜지스터;
    상기 전원과 상기 제2노드사이에 접속되고, 상기 제1노드에 접속되는 게이트를 구비하는 제2PMOS 트랜지스터;
    상기 제1노드의 신호를 반전시키는 제1인버터;
    상기 제1인버터의 출력단과 상기 제1노드사이에 접속되는 제1트라이-스테이트 버퍼;
    상기 제1노드와 제2출력단사이에 접속되는 제2인버터;
    상기 제2노드의 신호를 반전시키는 제3인버터;
    상기 제3인버터의 출력단과 상기 제2노드사이에 접속되는 제2트라이-스테이트 버퍼; 및
    상기 제2노드와 제1출력단사이에 접속되는 제4인버터를 구비하는 것을 특징으로 하는 플립플롭.
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