KR100604852B1 - 제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및상기 펄스 발생기와 상기 래치를 구비하는 플립플롭 - Google Patents

제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및상기 펄스 발생기와 상기 래치를 구비하는 플립플롭 Download PDF

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Abstract

제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및 상기 제어신호 발생기와 상기 래치회로를 구비하는 플립플롭이 제시된다. 상기 플립플롭은 클락신호와 제1상태를 갖는 스캔 인에이블 신호에 기초하여 상보적인 펄스들을 발생하고, 상기 클락신호와 제2상태를 갖는 상기 스캔 인에이블 신호에 기초하여 상보적인 내부 클락신호들을 발생하는 제어신호 발생기; 및 상기 상보적인 펄스들에 기초하여 제1입력단으로 입력되는 입력신호를 래치하고, 상기 상보적인 내부 클락신호들에 기초하여 제2입력단으로 입력되는 스캔 입력신호를 래치하는 래치회로를 구비한다.
스캔기능 래치

Description

제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및 상기 펄스 발생기와 상기 래치를 구비하는 플립플롭{Control signal generator, latch circuit performing scan function, and flip-flop having the control signal generator and the latch circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 펄스-기반 플립플롭의 블락도를 나타낸다.
도 2는 도1에 도시된 펄스 발생기의 회로도를 나타낸다.
도 3은 도 1에 도시된 래치의 회로도를 나타낸다.
도 4는 본 발명의 실시예에 따른 스캔 기능을 수행할 수 있는 펄스-기반 플립플롭의 블락도를 나타낸다.
도 5는 도 4에 도시된 펄스-기반 플립플롭들의 접속도를 나타낸다.
도 6은 도 4에 도시된 제어신호 발생기의 회로도를 나타낸다.
도 7은 도 4에 도시된 래치회로의 제1회로도를 나타낸다.
도 8은 도 4에 도시된 래치회로의 제2회로도를 나타낸다.
도 9는 도 4에 도시된 펄스-기반 플립플롭의 동작 타이밍도를 나타낸다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 스캔기능을 구비하는 래치회로, 상기 래치회로의 작동을 제어하는 제어신호들을 발생하는 제어신호 발생기, 및 상기 래치회로와 상기 제어신호 발생기를 구비하는 플립플롭에 관한 것이다.
도 1은 일반적인 펄스-기반 플립플롭의 블락도를 나타낸다. 도 1에 도시된 펄스-기반 플립플롭(100)은 고속으로 작동하도록 설계되었다. 상기 펄스-기반 플립플롭(100)은 서로 상보적인 펄스를 발생하는 펄스 발생기(110)와 상기 상보적인 펄스에 기초하여 입력신호(또는 데이터; DIN)를 래치하는 래치(130)를 구비한다.
도 2는 도1에 도시된 펄스 발생기의 회로도를 나타낸다. 도 2의 펄스 발생기(110)는 다수개의 인버터들(111, 113, 115, 및 119)과 NAND 게이트(117)를 구비하며, NAND게이트(117)는 클락신호(CLK)와 인버터 체인(111 내지 115)에 의하여 지연된 클락신호를 수신하고, 이들을 부정 논리곱하고, 그 결과를 펄스(CB)로서 출력한다. 또한 인버터(119)는 NAND 게이트(119)의 출력신호를 반전시키고 그 결과를 펄스(C)로서 출력한다.
도 3은 도 1에 도시된 래치의 회로도를 나타낸다. 도 3을 참조하면, 래치(130)는 두 개의 트라이-스테이트 버퍼들(131과 137)과 두 개의 인버터들(113과 135)로 구성된다. 도 1 내지 도 3을 참조하면, 일반적으로 래치(130)는 서로 상보적인 펄스들(C와 CD)의 논리 상태에 기초하여 입력단으로 입력되는 입력 신호(DIN)를 수신하고 래치하고 래치된 신호를 출력신호(DOUT)로서 출력한다.
그러나, 다수개의 플립플롭들을 구비하는 칩이 패키징되고, 상기 칩 내부에 존재하는 로직들(예컨대, 플립플롭과 관련된 조합회로들)을 테스트하고자하는 경우, 상기 다수개의 플립플롭들 각각의 작동여부를 정확하게 테스트하기 어렵다.
따라서 상기 칩에 구현된 다수개의 플립플롭들 각각은 신호(또는 데이터)를 래치하는 기능을 수행하는 회로이외에 테스트 시에 자신이 정상적으로 작동하는지의 여부도 테스트되기 위한 별도의 회로을 구비해야 한다. 상기 별도의 회로를 스캔 회로라 하고, 상기 스캔회로를 구비하는 플립플롭은 스캔기능을 구비하는 플립플롭이라 한다.
즉, 상기 스캔 기능을 구비하는 플립플롭에 상기 스캔회로가 구현됨에 따라, 상기 플립플롭에서 소비되는 전력은 증가하고, 상기 플립플롭의 셋업 시간(setup time)이 증가하므로, 상기 플립플롭의 입력-출력 지연(input-to-output delay)이 증가한다. 따라서 상기 스캔기능을 구비하는 적어도 하나의 플립플롭을 구비하는 칩의 작동속도는 감소하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 고속-저전력으로 신호래치 기능과 스캔기능을 수행할 수 있는 래치회로, 상기 래치회로의 작동을 제어하는 제어신호들을 발생하는 제어신호 발생기, 및 상기 래치회로와 상기 제어신호 발생기를 구비하는 플립플롭을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 래치회로와 제어신호 발생기를 구비하는 플립플롭에서 상기 래치회로의 작동을 제어하기 위한 상보적인 펄스들과 상보적인 내부 클락신호들을 발생하는 상기 제어신호 발생기는 제1입력단으로 입력되는 클락신호와 제2입력단으로 입력되는 신호를 부정 논리곱하고 그 결과로서 상기 펄스들의 제1펄스를 발생하는 제1NAND게이트; 상기 제1펄스를 반전시키고, 그 결과로서 상기 펄스들의 제2펄스를 발생하는 제1인버터; 접지전원과 상기 제2입력단사이에 접속되고, 제어단으로 입력되는 상기 제2펄스에 응답하여 스위칭되는 제1스위칭 회로; 스캔 인에이블 신호와 상기 클락신호를 부정 논리곱하고 그 결과로서 상기 내부 클락신호들의 제1내부 클락신호를 출력하는 제2NAND 게이트; 상기 제1내부 클락신호를 반전시키고, 그 결과로서 상기 내부 클락신호들의 제2내부 클락신호를 발생하는 제2인버터; 상기 제2입력단과 상기 접지전압사이에 접속되고, 제어단으로 입력되는 상기 스켄 인에이블 신호에 응답하여 스위칭되는 제2스위칭 회로; 상기 제2입력단의 신호를 반전시키는 제3인버터; 및 상기 스캔 인에이블 신호와 상기 제3인버터의 출력신호에 기초하여 상기 클락신호를 상기 제2입력단으로 전송하는 전송회로를 구비한다.
상기 전송회로는 트라이-스테이트 버퍼(tri-state buffer)이다. 상기 전송회로는 상기 클락신호를 반전시키는 제4인버터; 및 상기 스캔 인에이블 신호와 상기 제3인버터의 출력신호에 기초하여 상기 제4인버터의 출력신호를 상기 제2입력단으로 전송하는 전송-게이트를 구비한다.
상기 기술적 과제를 달성하기 위한 플립플롭에 사용되는 래치회로는 입력신 호를 수신하고, 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로; 스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단에 접속되고, 상기 펄스들에 기초하여 상기 제1전송회로의 출력신호와 상기 제2전송회로의 출력신호 중에서 어느 하나를 래치하는 제1래치를 구비한다.
상기 제1전송회로는 상기 입력신호를 반전시키는 인버터; 및 상기 펄스들에 기초하여 상기 인버터의 출력신호를 상기 제1전송회로의 출력단으로 전송하는 전송-게이트를 구비한다. 상기 래치회로는 상기 래치의 출력단에 접속되는 인버터를 더 구비한다.
상기 제2전송회로는 상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 전송하는 트라이-스테이트 버퍼; 상기 트라이-스테이트 버퍼의 출력단의 신호를 래치하는 제2래치; 상기 트라이-스테이트 버퍼의 출력단에 입력단이 접속된 인버터; 및 상기 인버터의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 전송-게이트를 구비한다.
상기 기술적 과제를 달성하기 위한 플립플롭에 사용되는 래치 회로는 입력신호와 펄스의 조합에 기초하여 전원전압, 접지전원전압과 하이-임피이던스 중에서 하나를 출력하는 제1전송회로; 상기 제1전송회로의 출력신호를 반전시키는 인버터; 상기 제1전송회로의 출력단과 전원사이에 접속되고, 게이트가 상기 인버터의 출력단에 접속되는 제1PMOS트랜지스터; 상기 전원과 상기 래치회로의 출력단사이에 접 속되고, 게이트가 상기 제1전송회로의 출력단에 접속되는 제2PMOS 트랜지스터; 일단이 상기 래치회로의 출력단에 접속되고, 게이트가 상기 제1전송회로의 출력단에 접속되는 제1NMOS 트랜지스터; 상기 제1NMOS 트랜지스터의 타단과 접지전원사이에 접속되고, 상기 펄스가 게이트로 입력되는 제2NMOS 트랜지스터; 스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및 상기 래치회로의 출력단과 상기 제2전송회로의 출력단에 접속되는 래치를 구비한다.
상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호와 제1상태를 갖는 스캔 인에이블 신호에 기초하여 상보적인 펄스들을 발생하고, 상기 클락신호와 제2상태를 갖는 상기 스캔 인에이블 신호에 기초하여 상보적인 내부 클락신호들을 발생하는 제어신호 발생기; 및 상기 상보적인 펄스들에 기초하여 제1입력단으로 입력되는 입력신호를 래치하고, 상기 상보적인 내부 클락신호들에 기초하여 제2입력단으로 입력되는 스캔 입력신호를 래치하는 래치회로를 구비한다.
상기 기술적 과제를 달성하기 위한 스캔기능을 수행할 수 있는 플립플롭은 스캔 인에이블 신호와 상보적인 클락신호에 기초하여 입력신호와 스캔 입력신호 중에서 어느 하나를 출력하는 선택회로; 상기 상보적인 클락신호들에 기초하여 상기 선택회로의 출력신호를 래치하는 제1래치; 상기 상보적인 클락신호에 기초하여 상기 제1래치의 출력신호를 전송하는 전송회로; 및 상기 상보적인 클락신호에 기초하여 상기 전송회로의 출력신호를 래치하는 제2래치를 구비한다.
상기 선택회로는 상기 스캔 인에이블 신호를 반전시키는 인버터; 상기 인버 터의 출력신호와 상기 입력신호를 수신하고 이들을 논리곱하는 제1AND게이트; 상기 스캔 인에이블 신호와 스캔 입력신호를 수신하고 이들을 논리곱하는 제2AND게이트; 및 입력단이 상기 제1AND게이트의 출력단과 상기 제2AND게이트의 출력단에 접속되고, 상기 상보적인 클락신호들을 제어신호들로서 수신하는 트라이-스테이트 버퍼를 구비한다.
상기 선택회로는 상기 스캔 인에이블 신호를 반전시키는 제1인버터; 상기 제1인버터의 출력신호와 상기 입력신호를 수신하고 이들을 논리곱하는 제1AND게이트; 상기 스캔 인에이블 신호와 스캔 입력신호를 수신하고 이들을 논리곱하는 제2AND게이트; 입력단이 상기 제1AND게이트의 출력단과 상기 제2AND게이트의 출력단에 접속되는 제2인버터; 및 상기 상보적인 클락신호들에 기초하여 상기 제2인버터의 출력신호를 전송하는 전송-게이트를 구비한다.
상기 제1래치는 상기 선택회로의 출력단에 접속되는 인버터; 및 상기 상보적인 클락신호들을 제어신호들로서 수신하고. 상기 인버터의 출력단과 상기 선택회로의 출력단사이에 접속되는 트라이-스테이트 버퍼를 구비한다.
상기 전송회로는 상기 선택회로의 출력단에 접속되는 인버터; 상기 상보적인 클락신호에 기초하여 상기 전송회로의 출력신호를 전송하는 전송-게이트를 구비한다.
상기 전송회로는 상기 상보적인 클락신호들을 제어신호들로서 수신하고. 상기 선택회로의 출력단에 접속되는 트라이-스테이트 버퍼를 구비한다. 상기 제2래치는 상기 전송회로의 출력단에 접속되는 인버터; 및 상기 상보적인 클락신호들을 제 어신호들로서 수신하고. 상기 인버터의 출력단과 상기 전송회로의 출력단사이에 접속되는 트라이-스테이트 버퍼를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 스캔기능을 수행할 수 있는 펄스-기반 플립플롭의 블락도를 나타낸다. 도 4의 펄스-기반 플립플롭(200)은 신호(또는 데이터) 저장회로의 일예로서, 고속 및 저전력으로 래치기능과 스캔기능 중에서 어느 하나를 수행한다. 도 4의 펄스-기반 플립플롭(200)은 제어신호 발생기(300)와 래치회로 (400)를 구비한다.
상기 제어신호 발생기(300)는 클락신호(CLK)와 제1상태(예컨대, 논리 로우)를 갖는 스캔 인에이블 신호(SE)에 기초하여 도 9에 도시된 바와 같은 상보적인 펄스들(P와 PB)을 발생한다. 또한, 상기 제어신호 발생기(300)는 상기 클락신호(CLK)와 제2상태(예컨대, 논리 하이)를 갖는 상기 스캔 인에이블 신호(SE)에 기초하여 도 9에 도시된 바와 같은 상보적인 내부 클락신호들(SC와 SCB)을 발생한다.
상기 상보적인 펄스들(P와 PB)과 상보적인 내부 클락신호들(SC와 SCB)은 서로 배타적으로 생성된다.
예컨대, 상기 스캔 인에이블 신호(SE)가 상기 제1상태를 갖는 경우, 상기 래치회로(400)는 상기 상보적인 펄스들(P와 PB)의 상태에 기초하여 제1입력단으로 입력되는 입력신호(DIN)를 래치한다. 즉, 상기 래치회로(400)는 정상적으로 래치기능을 수행한다.
그러나, 상기 스캔 인에이블 신호(SE)가 상기 제2상태를 갖는 경우, 상기 래치회로(400)는 상기 상보적인 내부 클락신호들(SC와 SCB)에 기초하여 제2입력단으로 입력되는 스캔 입력신호(SI)를 래치한다. 즉, 상기 래치회로(400)는 스캔기능을 수행한다.
도 5는 도 4에 도시된 펄스-기반 플립플롭들의 접속도를 나타낸다.
도 4와 도 5를 참조하면, 제1플립플롭(200_1)은 스캔 인에이블 신호(SE)에 기초하여 입력신호(DIN1)와 스캔 입력신호(SI)중에서 어느 하나의 신호를 출력 신호(DOUT1)로 출력한다.
제2플립플롭(200_2)은 상기 스캔 인에이블 신호(SE)에 기초하여 입력신호 (DIN2)와 상기 제1플립플롭(200_1)으로부터 출력된 신호(DOUT2))중에서 어느 하나의 신호를 출력신호(DOUT2)로 출력한다. 상기 스캔 출력신호(DOUT1)는 제2플립플롭 (200_2)의 스캔 입력신호(또는 데이터)로서 사용된다.
제n 플립플롭(200_n)은 상기 스캔 인에이블 신호(SE)에 기초하여 입력신호 (DINn)와 상기 제(n-1)플립플롭(미도시)으로부터 출력된 신호 중에서 어느 하나의 신호를 출력신호(DOUTn)로서 출력한다. 상기 제n 플립플롭(200_n)으로부터 출력된 출력 신호(DOUTn)는 스캔 출력신호(SCO)이다.
즉, 상기 스캔 인에이블 신호(SE)가 제1상태(예컨대, 논리 로우)인 경우, 각 플립플롭(200_1 내지 200_n)은 펄스들(P와 PB)에 기초하여 각 입력신호(DIN1 내지 DINn)를 래치하고, 래치된 신호들을 출력신호(DOUT1 내지 DOUTn)로서 출력한다.
그러나, 상기 스캔 인에이블 신호(SE)가 제2상태(예컨대 논리 하이)인 경우(즉, 각 플립플롭(200_1 내지 200_n)이 스캔기능을 수행하는 경우), 각 플립플롭 (200_1 내지 200_n)은 쉬프트 레지스터 기능을 수행한다. 따라서 스캔 입력신호 (SI)는 내부 클락신호들(SC와 SCB)의 논리 상태에 기초하여 각 플립플롭(200_1 내지 200_n)을 순차적으로 통과하고, 최종적으로 상기 스캔 입력신호(SI)는 스캔 출력신호(SCO)로서 제n 플립플롭(200_n)으로부터 출력된다. 따라서 각 플립플롭 (200_1 내지 200_n)의 작동여부는 테스트된다.
도 6은 도 4에 도시된 제어신호 발생기의 회로도를 나타낸다. 도 6을 참조하면, 상기 제어신호 발생기(300)는 펄스 발생기(310)와 내부 클락신호 발생기(320)를 구비한다.
상기 펄스 발생기(310)는 클락신호(CLK)와 제1상태(예컨대, 논리 로우)를 갖는 스캔 인에이블 신호(SE)에 기초하여 상보적인 펄스들(P와 PB)을 발생한다. 상기 펄스 발생기(310)는 제1NAND게이트(311), 제1인버터(313), 및 상기 제1스위칭 회로 (315)를 구비한다.
상기 제1NAND게이트(311)는 제1입력단으로 입력되는 클락신호(CLK)와 제2입력단으로 입력되는 신호를 수신하고, 이들을 부정 논리곱하고, 그 결과로서 제1펄스(PB)를 발생한다. 상기 제1인버터(313)는 상기 제1펄스(PB)를 수신하고, 이를 반 전시키고, 그 결과로서 제2펄스(P)를 발생한다.
상기 제1스위칭 회로(315)는 NMOS 트랜지스터로 구현되고, 접지전원(VSS)과 상기 제1NAND게이트(311)의 제2입력단사이에 접속되고, 제어단(즉, 게이트)으로 입력되는 상기 제2펄스(P)에 응답하여 스위칭된다.
상기 내부 클락신호 발생기(320)는 상기 클락신호(CLK)와 제2상태(예컨대, 논리 하이)를 갖는 스캔 인에이블 신호(SE)에 기초하여 상보적인 내부 클라신호들 (SC와 SCB)을 발생한다. 상기 내부 클락신호 발생기(320)는 제2NAND 게이트(321), 제2인버터(323), 전송회로(325), 제3인버터(327), 및 제2스위칭 회로(329)를 구비한다.
상기 제2NAND 게이트(321)는 스캔 인에이블 신호(SE)와 상기 클락신호(CLK)를 수신하고, 이들을 부정 논리곱하고, 그 결과로서 제1내부 클락신호(SCB)를 출력한다.
상기 제2인버터(323)는 상기 제1내부 클락신호(SCB)를 수신하고, 이를 반전시키고, 그 결과로서 제2내부 클락신호(SC)를 발생한다. 상기 제1내부 클락신호 (SCB)와 상기 제2내부 클락신호(SC)는 상기 클락신호(CLK)에 동기되는 것이 바람직하다.
상기 제2스위칭 회로(329)는 NMOS 트랜지스터로 구현되고, 상기 제1NAND 게이트(311)의 제2입력단과 상기 접지전원(VSS)사이에 접속되고, 제어단(즉, 게이트)으로 입력되는 상기 스캔 인에이블 신호(SE)에 응답하여 스위칭된다. 상기 제3인버터(327)는 상기 제1NAND 게이트(311)의 제2입력단의 신호를 수신하고, 이를 반전시 킨다.
전송회로(325)는 트라이-스테이트 버퍼(tri-state buffer)로 구현되고, 상기 스캔 인에이블 신호(SE)와 상기 제3인버터(327)의 출력신호에 기초하여 상기 클락신호(CLK)를 상기 제1NAND 게이트(311)의 제2입력단으로 전송한다. 상기 트라이-스테이트 버퍼(325)는 하나의 인버터(331)와 하나의 전송-게이트(333)로 이루어진 전송회로(330)로 대체될 수 있다.
상기 인버터(331)는 상기 클락신호(CLK)를 수신하고, 이를 반전시킨다. 상기 전송-게이트(333)는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구현되고, 상기 스캔 인에이블 신호(SE)와 상기 제3인버터(327)의 출력신호에 기초하여 상기 인버터(331)의 출력신호를 상기 제1NAND 게이트(311)의 제2입력단으로 전송한다.
도 7은 도 4에 도시된 래치회로의 제1회로도를 나타낸다. 도 7을 참조하면, 상기 래치회로(400)는 제1전송회로(410), 래치(420), 및 제2전송회로(430)를 구비한다.
상기 제1전송회로(410)는 입력신호(DIN)를 수신하고, 펄스들(P와 PB)에 기초하여 상기 입력신호(DIN)를 자신의 출력단으로 전송한다. 상기 제1전송회로(410)는 트라이-스테이트 버퍼(411)로 구현된다.
또한, 상기 트라이-스테이트 버퍼(411)는 전송회로(413)로 대체될 수 있다. 상기 전송회로(413)는 상기 입력신호(DIN)를 수신하고 이를 반전시키는 인버터 (415)와 상기 펄스들(P와 PB)에 기초하여 상기 인버터(415)의 출력신호를 상기 제1 전송회로(410)의 출력단으로 전송하는 전송-게이트(417)를 구비한다.
상기 제2전송회로(430)는 스캔 입력신호(SI)를 수신하고, 내부 클락신호들 (SC와 SCB)의 상태에 기초하여 상기 스캔 입력신호(SI)를 자신의 출력단으로 전송한다. 상기 제2전송회로(430)는 트라이-스테이트 버퍼(431), 직렬로 접속된 인버터들(433과 435)에 의하여 이루어진 래치, 인버터(437)와 전송-게이트(439)를 구비한다.
상기 트라이-스테이트 버퍼(431)는 상기 내부 클락신호들(SC와 SCB)의 상태에 기초하여 상기 스캔 입력신호(SI)를 자신의 출력단으로 전송한다. 상기 트라이-스테이트 버퍼(431)는 인버터(415)와 전송-게이트(417)로 이루어진 전송회로(413)로 대체될 수 있다. 직렬로 접속된 인버터들(433과 435)에 의하여 이루어진 래치는 상기 트라이-스테이트 버퍼(431)의 출력단의 신호를 래치한다.
인버터(437)는 상기 트라이-스테이트 버퍼(431)의 출력단으로부터 출력된 신호를 수신하고, 이를 반전시킨다. 전송-게이트(439)는 상기 인버터(437)의 출력단과 상기 인버터(421)의 출력단사이에 접속된다. 상기 인버터(437)와 상기 전송-게이트(439)로 구성된 전송회로는 트라이-스테이트 버퍼로 대체될 수 있다.
상기 래치(420)는 상기 제1전송회로(410)의 출력단과 상기 제2전송회로(430)의 출력단에 접속되고, 상기 펄스들(P와 PB)에 기초하여 상기 제1전송회로(410)로부터 출력된 신호와 상기 제2전송회로(430)로부터 출력된 신호 중에서 어느 하나를 신호를 래치한다.
상기 래치(420)는 인버터(421)와 트라이-스테이트 버퍼(423)를 구비한다. 상 기 인버터(421)는 상기 트라이-스테이트 버퍼(411)의 출력단과 상기 전송-게이트 (439)의 출력단사이에 접속된다. 상기 트라이-스테이트 버퍼(423)는 상기 트라이-스테이트 버퍼(411)의 출력단과 상기 전송-게이트(439)의 출력단사이에 접속된다. 상기 트라이-스테이트 버퍼(423)는 펄스들(P와 PB)의 상태에 기초하여 신호를 전송한다. 상기 트라이-스테이트 버퍼(423)는 상기 전송회로(413)로 대체될 수 있다.
즉, 본 명세서에서 도시된 하나의 트라이-스테이트 버퍼와 전송회로(413)는 서로 대체될 수 있다. 또한, 본 발명에 따른 래치회로(400)는 입력신호(DIN)와 스캔 입력신호(SI)중에서 어느 하나를 래치한다.
본 발명의 실시예에 따르면, 인버터(421)와 트라이-스테이트 버퍼(423)로 구성된 래치는 래치회로(400)의 입력단과 출력단사이에 부담(loading)을 주지 않는다. 즉, 본 발명에 따른 래치회로(400)는 입력-출력 지연의 감소 없이 스캔기능을 수행한다.
또한, 입력신호(DIN)가 출력신호(DOUT)로 통과되는 경로(이를 "정상경로"라 한다)와 스캔 입력신호(SI)가 스캔 출력신호(SCO)로 통과되는 경로(이를 "스캔 경로"라 한다.)는 서로 다르므로, 본 발명에 따른 스캔기능을 수행하는 래치회로는 상기 정상경로의 스위칭으로 인한 전력손실도 최소화된다.
상기 인버터(425)는 트라이-스테이트 버퍼(411)로부터 출력된 신호를 수신하고, 이를 반전시키고, 출력신호(DOUT)를 발생한다.
도 8은 도 4에 도시된 래치회로의 제2회로도를 나타낸다. 도 8을 참조하면, 상기 래치회로(400)는 전송회로들(500, 430), 및 래치(420)를 구비한다. 신호전송 회로(500)는 다수개의 트랜지스터들(501, 503, 507, 509, 511, 513, 517, 및 519)과 인버터(509)를 구비한다.
전송회로는 MOS 트랜지스터들(501, 503, 및 507)로 구성된다. 상기 전송회로는 입력신호(DIN)와 펄스(P)의 조합에 기초하여 전원전압(VDD), 접지전원전압(VSS)과 하이-임피이던스 중에서 하나를 출력한다.
NMOS 트랜지스터(501)의 일단은 노드(505)에 접속되고, 입력신호(DIN)는 NMOS 트랜지스터(501)의 게이트로 입력된다. NMOS 트랜지스터(503)는 상기 NMOS 트랜지스터(501)의 타단과 접지전원(VSS)사이에 접속되고 펄스(P)는 NMOS 트랜지스터 (503)의 게이트로 입력된다.
PMOS 트랜지스터(507)는 전원(VDD)과 노드(505)사이에 접속되고, 펄스(P)는 PMOS 트랜지스터(507)의 게이트로 입력된다. 인버터(509)는 노드(505)와 PMOS 트랜지스터(511)의 게이트사이에 접속된다. PMOS트랜지스터(511)는 전원(VDD)과 노드 (505)사이에 접속되고, 인버터(509)의 출력신호에 응답하여 전원(VDD)을 노드(505)로 공급한다.
PMOS 트랜지스터(513)는 전원(VDD)과 노드(515)사이에 접속되고, PMOS 트랜지스터(513)의 게이트는 노드(505)에 접속된다. 상기 PMOS 트랜지스터(513)는 노드 (505)의 전압에 응답하여 전원(VDD)을 노드(515)로 공급한다.
NMOS 트랜지스터(517)의 일단은 노드(515)에 접속되고, NMOS 트랜지스터 (517)의 게이트는 노드(505)에 접속된다. NMOS 트랜지스터(519)는 NMOS 트랜지스터 (517)의 타단과 접지전원(VSS)사이에 접속되고, 펄스(P)는 NMOS 트랜지스터(519)의 게이트로 입력된다.
전송회로(430)는 스캔 입력신호(SI)를 수신하고, 내부 클락신호들(SC와 SCB)에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송한다. 인버터들(421과 423)로 구성되는 래치는 노드(515)의 출력신호 또는 전송-게이트(439)의 출력신호를 래치한다. 인버터(425)는 노드(515)의 출력신호를 수신하고, 반전하고, 반전 결과(OUTB)를 출력한다.
도 9는 도 4에 도시된 펄스-기반 플립플롭의 동작 타이밍도를 나타낸다. 도 4, 도 6, 도 7 및 도 9를 참조하여 본 발명의 실시예에 따른 플립플롭의 작동을 설명하면 다음과 같다.
스캔 인에이블 신호(SE)가 논리 로우인 경우, 클락신호(CLK)의 논리 상태에 무관하게, 제1내부 클락신호(SCB)는 논리 하이(high)이고 제2내부 클락신호(SC)는 논리 로우(low)이다. 그러나 펄스 발생기(310)는 클락신호(CLK)의 상승에지에 응답하여 소정의 펄스 폭을 갖는 펄스(P)를 발생한다.
따라서 래치회로(400)의 트라이-스테이트 버퍼(411)가 펄스들(P와 PB)에 기초하여 입력신호(DIN)의 위상과 반대 위상을 갖는 신호를 자신의 출력단으로 전송하면, 인버터(421)와 트라이-스테이트 버퍼(423)로 구성된 래치는 트라이-스테이트 버퍼(411)의 출력신호를 래치하고, 인버터(425)는 트라이-스테이트 버퍼(411)의 출력신호의 위상과 반대 위상을 갖는 신호를 출력신호(DOUT)로서 출력한다. 따라서 플립플롭(200)은 정상적으로 입력신호(DIN)를 래치한다.
그러나. 상기 스캔 인에이블 신호(SE)가 논리 하이인 경우, NMOS트랜지스터(329)는 턴-온되므로, 제1NAND게이트(311)의 출력신호(PB)는 상기 클락신호(CLK)의 논리 상태에 무관하게 논리 하이를 유지한다. 따라서 펄스(P)는 논리 로우를 유지한다.
따라서 제2NAND 게이트(321)는 클락신호(CLK)의 위상과 반대 위상을 갖는 제1내부 클락신호(SCB)를 출력하고, 인버터(323)는 상기 클락신호(CLK)의 위상과 동일 위상을 갖는 제2내부 클락신호(SC)를 출력한다. 따라서 래치회로(400)의 트라이-스테이트 버퍼(411)는 비활성화된다.
트라이-스테이트 버퍼(431)가 내부 클락신호들(SC와 SCB)에 기초하여 스캔 입력신호(SID)의 위상과 반대 위상을 갖는 신호를 출력하면, 인버터들(433과 435)로 구성된 래치는 상기 트라이-스테이트 버퍼(431)의 출력신호를 래치한다.
인버터(437)는 트라이-스테이트 버퍼(431)의 출력신호의 위상과 반대 위상을 갖는 신호를 출력한다. 전송-게이트(439)는 상기 내부 클락신호들(SC와 SCB)에 기초하여 상기 인버터(437)의 출력신호를 전송한다.
따라서 인버터(421)와 트라이-스테이트 버퍼(423)로 구성된 래치는 전송-게이트(439)의 출력신호를 래치한다. 이미 트라이-스테이트 버퍼(423)는 펄스들(P와 PB)에 응답하여 활성화되어 있다. 인버터(425)는 상기 스캔 입력신호(SID)의 위상과 동일 위상을 갖는 스캔 출력신호(SCO)를 출력한다.
따라서 본 발명에 따른 플립플롭(200)은 스캔 인에이블 신호(SE)에 기초하여 입력신호(DIN)와 스캔 입력신호(SID)중에서 하나를 래치한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 래치기능 또는 스캔기능을 수행하는 플립플롭은 저전력 고속으로 동작할 수 있는 효과가 있다.

Claims (17)

  1. 래치회로와 제어신호 발생기를 구비하는 플립플롭에서 상기 래치회로의 작동을 제어하기 위한 상보적인 펄스들과 상보적인 내부 클락신호들을 발생하는 상기 제어신호 발생기에 있어서,
    제1입력단으로 입력되는 클락신호와 제2입력단으로 입력되는 신호를 부정 논리곱하고 그 결과로서 상기 펄스들의 제1펄스를 발생하는 제1NAND게이트;
    상기 제1펄스를 반전시키고, 그 결과로서 상기 펄스들의 제2펄스를 발생하는 제1인버터;
    접지전원과 상기 제2입력단사이에 접속되고, 제어단으로 입력되는 상기 제2펄스에 응답하여 스위칭되는 제1스위칭 회로;
    스캔 인에이블 신호와 상기 클락신호를 부정 논리곱하고 그 결과로서 상기 내부 클락신호들의 제1내부 클락신호를 출력하는 제2NAND 게이트;
    상기 제1내부 클락신호를 반전시키고, 그 결과로서 상기 내부 클락신호들의 제2내부 클락신호를 발생하는 제2인버터;
    상기 제2입력단과 상기 접지전압사이에 접속되고, 제어단으로 입력되는 상기 스켄 인에이블 신호에 응답하여 스위칭되는 제2스위칭 회로;
    상기 제2입력단의 신호를 반전시키는 제3인버터; 및
    상기 스캔 인에이블 신호와 상기 제3인버터의 출력신호에 기초하여 상기 클락신호를 상기 제2입력단으로 전송하는 전송회로를 구비하는 것을 특징으로 하는 제어신호 발생기.
  2. 제1항에 있어서, 상기 전송회로는 트라이-스테이트 버퍼(tri-state buffer)인 것을 특징으로 하는 제어신호 발생기.
  3. 제1항에 있어서, 상기 전송회로는,
    상기 클락신호를 반전시키는 제4인버터; 및
    상기 스캔 인에이블 신호와 상기 제3인버터의 출력신호에 기초하여 상기 제4인버터의 출력신호를 상기 제2입력단으로 전송하는 전송-게이트를 구비하는 것을 특징으로 하는 제어신호 발생기.
  4. 플립플롭에 사용되는 래치회로에 있어서,
    입력신호를 수신하고, 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로;
    스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단에 접속되고, 상기 펄스들에 기초하여 상기 제1전송회로의 출력신호와 상기 제2전송회로의 출력신호 중에서 어느 하나를 래치하는 제1래치를 구비하고,
    상기 제1전송회로는 트라이-스테이트 버퍼이고,
    상기 제2전송회로는, 상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 전송하는 트라이-스테이트 버퍼; 상기 트라이-스테이트 버퍼의 출력단의 신호를 래치하는 제2래치; 상기 트라이-스테이트 버퍼의 출력단에 입력단이 접속된 인버터; 및 상기 인버터의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 전송-게이트를 구비하고,
    상기 제1래치는, 상기 펄스들을 제어신호들로서 수신하고, 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 인버터를 구비하는 것을 특징으로 하는 래치회로.
  5. 플립플롭에 사용되는 래치회로에 있어서,
    입력신호를 수신하고, 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로;
    스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단에 접속되고, 상기 펄스들에 기초하여 상기 제1전송회로의 출력신호와 상기 제2전송회로의 출력신호 중에서 어느 하나를 래치하는 제1래치를 구비하고,
    상기 제1전송회로는 트라이-스테이트 버퍼이고,
    상기 제2전송회로는, 상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 전송하는 제1트라이-스테이트 버퍼; 상기 제1트라이-스테이트 버퍼의 출력단의 신호를 래치하는 제2래치; 상기 제1트라이-스테이트 버퍼의 출력단과 상기 제2전송회로의 출력단사이에 접속되고, 상기 내부 클락신호들에 기초하여 상기 제1트라이-스테이트 버퍼의 출력단의 신호를 상기 제2전송회로의 출력단으로 전송하는 제2트라이-스테이트 버퍼를 구비하고,
    상기 제1래치는, 상기 펄스들을 제어신호들로서 수신하고, 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 인버터를 구비하는 것을 특징으로 하는 래치회로.
  6. 플립플롭에 사용되는 래치회로에 있어서,
    입력신호를 수신하고, 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로;
    스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단에 접속되고, 상기 펄스들에 기초하여 상기 제1전송회로의 출력신호와 상기 제2전송회로의 출력신호 중에서 어느 하나를 래치하는 제1래치를 구비하고,
    상기 제1전송회로는, 상기 입력신호를 반전시키는 인버터; 및 상기 펄스들에 기초하여 상기 인버터의 출력신호를 상기 제1전송회로의 출력단으로 전송하는 전송-게이트를 구비하고,
    상기 제2전송회로는, 상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 전송하는 트라이-스테이트 버퍼; 상기 트라이-스테이트 버퍼의 출력단의 신호를 래치하는 제2래치; 상기 트라이-스테이트 버퍼의 출력단에 입력단이 접속된 인버터; 및 상기 인버터의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 전송-게이트를 구비하고,
    상기 제1래치는, 상기 펄스들을 제어신호들로서 수신하고, 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 인버터를 구비하는 것을 특징으로 하는 래치회로.
  7. 삭제
  8. 삭제
  9. 플립플롭에 사용되는 래치회로에 있어서,
    입력신호를 수신하고, 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로;
    스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단에 접속되고, 상기 펄스들에 기초하여 상기 제1전송회로의 출력신호와 상기 제2전송회로의 출력신호 중에서 어느 하나를 래치하는 제1래치를 구비하고,
    상기 제1전송회로는, 상기 입력신호를 반전시키는 인버터; 및 상기 펄스들에 기초하여 상기 인버터의 출력신호를 상기 제1전송회로의 출력단으로 전송하는 전송-게이트를 구비하고,
    상기 제2전송회로는, 상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 전송하는 제1트라이-스테이트 버퍼; 상기 제1트라이-스테이트 버퍼의 출력단의 신호를 래치하는 제2래치; 상기 제1트라이-스테이트 버퍼의 출력단과 상기 제2전송회로의 출력단사이에 접속되고, 상기 내부 클락신호들에 기초하여 상기 제1트라이-스테이트 버퍼의 출력단의 신호를 상기 제2전송회로의 출력단으로 전송하는 제2트라이-스테이트 버퍼를 구비하고,
    상기 제1래치는, 상기 펄스들을 제어신호들로서 수신하고, 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 인버터를 구비하는 것을 특징으로 하는 래치회로.
  10. 제4,5,6,9항중 어느 하나에 있어서, 상기 래치회로는 상기 래치의 출력단에 접속되는 인버터를 더 구비하는 것을 특징으로 하는 래치회로.
  11. 플립플롭에 사용되는 래치 회로에 있어서,
    입력신호와 펄스의 조합에 기초하여 전원전압, 접지전원전압과 하이-임피이던스 중에서 하나를 출력하는 제1전송회로;
    상기 제1전송회로의 출력신호를 반전시키는 인버터;
    상기 제1전송회로의 출력단과 전원사이에 접속되고, 게이트가 상기 인버터의 출력단에 접속되는 제1PMOS트랜지스터;
    상기 전원과 상기 래치회로의 출력단사이에 접속되고, 게이트가 상기 제1전송회로의 출력단에 접속되는 제2PMOS 트랜지스터;
    일단이 상기 래치회로의 출력단에 접속되고, 게이트가 상기 제1전송회로의 출력단에 접속되는 제1NMOS 트랜지스터;
    상기 제1NMOS 트랜지스터의 타단과 접지전원사이에 접속되고, 상기 펄스가 게이트로 입력되는 제2NMOS 트랜지스터;
    스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 래치회로의 출력단과 상기 제2전송회로의 출력단에 접속되는 래치를 구비하는 것을 특징으로 하는 래치회로.
  12. 제11항에 있어서, 상기 래치는 직렬로 접속된 제1인버터와 제2인버터를 구비하는 것을 특징으로 하는 래치회로.
  13. 플립플롭에 있어서,
    클락신호와 제1상태를 갖는 스캔 인에이블 신호에 기초하여 상보적인 펄스들을 발생하고, 상기 클락신호와 제2상태를 갖는 상기 스캔 인에이블 신호에 기초하여 상보적인 내부 클락신호들을 발생하는 제어신호 발생기; 및
    상기 상보적인 펄스들에 기초하여 제1입력단으로 입력되는 입력신호를 래치하고, 상기 상보적인 내부 클락신호들에 기초하여 제2입력단으로 입력되는 스캔 입력신호를 래치하는 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
  14. 제13항에 있어서, 상기 제어신호 발생기는,
    제1입력단으로 입력되는 상기 클락신호와 제2입력단으로 입력되는 신호를 부정 논리곱하고 그 결과로서 상기 펄스들 중의 제1펄스를 발생하는 제1NAND게이트;
    상기 제1펄스를 반전시키고, 그 결과로서 상기 펄스들 중에서 제2펄스를 발생하는 제1인버터;
    접지전원과 상기 제2입력단사이에 접속되고, 제어단으로 입력되는 상기 제2펄스에 응답하여 스위칭되는 제1스위칭 회로;
    스캔 인에이블 신호와 상기 클락신호를 부정 논리곱하고 그 결과로서 상기 내부 클락신호들 중의 제1내부 클락신호를 출력하는 제2NAND 게이트;
    상기 제1내부 클락신호를 반전시키고, 그 결과로서 상기 내부 클락신호들 중의 제2내부 클락신호를 발생하는 제2인버터;
    상기 제2입력단과 상기 접지전원사이에 접속되고, 제어단으로 입력되는 상기 스켄 인에이블 신호에 응답하여 스위칭되는 제2스위칭 회로;
    상기 제2입력단의 신호를 반전시키는 제3인버터; 및
    상기 스캔 인에이블 신호와 상기 제3인버터의 출력신호에 기초하여 상기 클락신호를 상기 제2입력단으로 전송하는 전송회로를 구비하는 것을 특징으로 하는 플립플롭.
  15. 제13항에 있어서, 상기 래치회로는,
    상기 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로;
    상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단에 접속되고, 상기 펄스들에 기초하여 상기 제1전송회로의 출력신호와 상기 제2전송회로의 출력신호 중에서 어느 하나를 래치하는 래치를 구비하는 것을 특징으로 하는 플립플롭.
  16. 제13항에 있어서, 상기 래치회로는,
    상기 펄스들에 기초하여 상기 입력신호를 자신의 출력단으로 전송하는 제1전송회로;
    상기 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로;
    상기 펄스들을 제어신호들로서 수신하며, 상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 트라이-스테이트 버퍼; 및
    상기 제1전송회로의 출력단과 상기 제2전송회로의 출력단사이에 접속되는 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  17. 제13항에 있어서, 상기 래치회로는,
    상기 입력신호와 상기 펄스들 중에서 적어도 하나의 펄스의 조합에 기초하여 전원전압, 접지전원전압과 하이-임피이던스 중에서 하나를 출력하는 제1전송회로;
    상기 제1전송회로의 출력신호를 반전시키는 인버터;
    상기 제1전송회로의 출력단과 전원사이에 접속되고, 게이트가 상기 인버터의 출력단에 접속되는 제1PMOS트랜지스터;
    상기 전원과 상기 래치회로의 출력단사이에 접속되고, 게이트가 상기 제1전송회로의 출력단에 접속되는 제2PMOS 트랜지스터;
    일단이 상기 래치회로의 출력단에 접속되고, 게이트가 상기 제1전송회로의 출력단에 접속되는 제1NMOS 트랜지스터;
    상기 제1NMOS 트랜지스터의 타단과 접지전원사이에 접속되고, 상기 펄스가 게이트로 입력되는 제2NMOS 트랜지스터;
    스캔 입력신호를 수신하고, 내부 클락신호들에 기초하여 상기 스캔 입력신호를 자신의 출력단으로 전송하는 제2전송회로; 및
    상기 래치회로의 출력단과 상기 제2전송회로의 출력단에 접속되는 래치를 구비하는 것을 특징으로 하는 플립플롭.
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