JP2614345B2 - スキャンフリップフロップ - Google Patents

スキャンフリップフロップ

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JP2614345B2 JP2104520A JP10452090A JP2614345B2 JP 2614345 B2 JP2614345 B2 JP 2614345B2 JP 2104520 A JP2104520 A JP 2104520A JP 10452090 A JP10452090 A JP 10452090A JP 2614345 B2 JP2614345 B2 JP 2614345B2
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H—ELECTRICITY
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、スキャンフリップフロップ装置に関し、特
に、半導体論理回路全般のテスト容易化技術の１つであ
るスキャンテスト手法に用いる専用の記憶素子として構
成されたスキャンフリップフロップに関する。
（従来の技術） 先ず、一般的な同期回路のデータホールド時間の定義
ならびにその検証方法を、第６図に示す順序論理回路の
ブロック図に基づいて説明する。第６図に示すように、
外部入力INは組み合わせ回路102に取り込まれ外部出力O
UTとして取り出される。この組み合わせ回路102に組み
合わされる記憶素子群101には、それを駆動するクロッ
ク信号としての特定のマスタークロックMCKが供給され
る。第６図に示されるような同期回路のタイミング仕様
に関する試験を考える。この試験においては、特に記憶
素子群101に関してデータセットアップ時間とデータホ
ールド時間と呼ばれるタイミング仕様について検討する
必要がある。
第６図の回路を、更に一般的な記憶素子であるフリッ
プフロップを用いて具体的な例で示したものが、第７図
の回路である。第７図に示すように、第１の組み合わせ
回路103からのデータはＤタイプフリップフロップ（FF
I）106のデータ入力端Ｄに入力される。FFI106のデータ
出力端Ｑは、第２の組み合わせ回路104を通じてＤタイ
プフリップフロップ（FFII）107のデータ入力端Ｄに接
続される。FFII107のデータ出力端Ｑは第３の組み合わ
せ回路105に接続される。そして、FFI,FFII106,107のそ
れぞれのクロック入力端CKには、マスタクロックMCKが
供給される。
第７図において、記憶素子としてのFFI,FFII106,107
のタイミング仕様を検証する場合、つまりデータセット
アップ時間並びにデータホールド時間を検証する場合に
ついて検討する。FFI,FFII106,107自体で定められるデ
ータセットアップ時間t setupとデータホールド時間t h
oldは、第８図のタイミングチャートに示される。つま
りＤタイプフリップフロップ106,107のデータ入力端Ｄ
に与えられる信号ＤIは、Ｄタイプフリップフロップ10
6,107のクロック入力端CKに与えられる信号CKIに対し
て、少なくともセットアップ時間T setupだけ前の時刻T
sには確定している必要がある。また、クロック入力CK
に対するデータ入力ＤIは、少なくともホールド時間T h
oldだけ後の時刻Thまで変化してはならない。
以上のようなタイミング仕様を、第７図に示す同期回
路全体において検証する場合について述べる。即ち、同
期信号であるクロック信号の周波数を変化させることに
より、セットアップタイミングにどの程度の余裕がある
かを検証することができる。つまり、クロック信号の周
波数を上げてゆく、やがてセットアップのタイミングの
余裕が限界に達する。この限界に達すると、フリップフ
ロップのデータ入力ＤIの確定が第８図の時刻Ts以降に
なってしまう。このことによって限界に達したことが外
部から検証可能である。これに対して、データホールド
時間についての検証は、外部からはできない。その理由
は、例えばでＤタイプフリップフロップ107に対するデ
ータホールド時間に関するタイミング余裕を検証しよう
とする場合について述べれば次の通りである。即ち、Ｄ
タイプフリップフロップ107のデータ入力端Ｄへのデー
タの入力端は、マスタークロックMCKに同期している。
このため、クロック信号の周波数を変化させても、クロ
ック信号に対するデータ入力Ｄのクロック信号以降のデ
ータ保持時間条件を変化させることができない。これが
検証できない理由である。
（発明が解決しようとする課題） 大規模同期論理回路でのデータセットアップ時間やデ
ータホールド時間のタイミング余裕度の検証は、回路の
動作安定性を保証するために非常に重要である。さら
に、大規模論理集積回路においては、微細化技術がます
ます進行している。これに伴って、同期信号であるクロ
ック信号をタイミング精度高く分配することが困難にな
ってきている。このことは、同期論理回路中の各記憶素
子へのクロック信号のずれ（スキュー）が発生し易くな
ったことを意味する。このような観点からも、タイミン
グの検証をより確実に実施することが強く望まれてい
た。ところが、従来は、データホールド時間の検証方法
がないために、量産工程あるいは市場においてタイミン
グ不良を起こす可能性があった。タイミング不良によっ
て、回路変更や開発のやり直しを余儀なくされ、開発ス
ケジュールや開発費用に多大な影響を与えていた。
また、上記のようなスキャンフリップフロップにおい
て、入力データや出力データを切り換え得るようにする
ことは、機能アップの観点から望まれる。
本発明は、上記に鑑みてなされたもので、その目的
は、同期式論理回路のタイミング検証を確実に実施する
ことのでき、また機能アップをさせたスキャンフリップ
フロップ装置を提供することにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の第１のスキャンフリップフロップは、ノーマ
ルデータが加えられるノーマルデータ入力端と、スキャ
ンデータが加えられるスキャンデータ入力端と、クロッ
クが加えられるクロック入力端と、前記ノーマルデータ
入力端と前記スキャンデータ入力端とがそれぞれ入力側
に接続された第１データ保持手段であって、通常機能時
にこのノーマルデータ入力端に加えられたノーマルデー
タを保持すると共に、スキャン機能時にこのスキャンデ
ータ入力端に加えられたスキャンデータを保持する、第
１データ保持手段と、前記第１データ保持手段の後段に
接続され、通常機能時に前記ノーマルデータを前記第１
データ保持手段から受けて保持する第２データ保持手段
と、前記第２データ保持手段の後段に接続され、スキャ
ン機能時に前記スキャンデータを前記第２データ保持手
段から受けて保持する第３データ保持手段と、前記ノー
マルデータ及び前記クロックのいずれか一方を遅延させ
る制御手段と、を備えるものとして構成される。
本発明の第２のフリップフロップは、前記第１のフリ
ップフロップにおいて、前記第２又は第３データ保持手
段のいずれかにテストデータを書き込むデータ書き込み
手段をさらに有し、前記制御手段は、前記データ書込み
手段によって前記第３データ保持手段に書き込まれた前
記テストデータに応じて動作するものとして構成され
る。
本発明の第３のフリップフロップは、前記第１又は第
２のフリップフロップにおいて、前記制御手段は、前記
クロックを遅延させるものとして構成される。
本発明の第４のフリップフロップは、前記第１又は第
２のフリップフロップにおいて、前記制御手段は、前記
ノーマルデータを遅延させるものとして構成される。
本発明の第５のフリップフロップは、それぞれノーマ
ルデータが加えられる複数のノーマルデータ入力端と、
スキャンデータが加えられるスキャンデータ入力端と、
クロックが加えられるクロック入力端と、前記ノーマル
データ入力端と前記スキャンデータ入力端とがそれぞれ
入力側に接続された第１データ保持手段であって、通常
機能時にこのノーマルデータ入力端に加えられたノーマ
ルデータを保持すると共に、スキャン機能時にこのスキ
ャンデータ入力端に加えられたスキャンデータを保持す
る、第１データ保持手段と、前記第１データ保持手段の
後段に接続され、通常機能時に前記ノーマルデータを前
記第１データ保持手段から受けて保持する第２データ保
持手段と、前記第２データ保持手段の後段に接続され、
スキャン機能時に前記スキャンデータを前記第２データ
保持手段から受けて保持する第３データ保持手段と、前
記第３データ保持手段に切換データを書き込むデータ書
込手段と、前記データ書込手段によって前記第３データ
保持手段に書き込まれた前記切換データに応じて前記ノ
ーマルデータ入力端に加えられた前記複数のノーマルデ
ータの１つを選択する入力選択手段と、を有するものと
して構成される。
本発明の第６のフリップフロップは、ノーマルデータ
が加えられるスキャンデータ入力端と、スキャンデータ
が加えられるスキャンデータ入力端と、クロックが加え
られるクロック入力端と、前記ノーマルデータ入力端と
前記スキャンデータ入力端とがそれぞれ入力側に接続さ
れた第１データ保持手段であって、通常機能時にこのノ
ーマルデータ入力端に加えられたノーマルデータを保持
すると共に、スキャン機能時にこのスキャンデータ入力
端に加えられたスキャンデータを保持する、第１データ
保持手段と、前記第１データ保持手段の後段に接続さ
れ、通常機能時に前記ノーマルデータを前記第１データ
保持手段から受けてラッチする第２データ保持手段と、
前記第２データ保持手段の後段に接続され、スキャン機
能時に前記スキャンデータを前記第２データ保持手段か
ら受けて保持する第３データ保持手段と、前記第３デー
タ保持手段に切換データを書き込むデータ書込手段と、
前記データ書込手段によって前記第３データ保持手段に
書き込まれた前記切換データに応じて出力端から出力さ
れるＱ出力と出力とを切り換える出力切換手段と、を
有するものとして構成される。
（作用） 制御手段によってノーマルデータがクロックに対して
早められたり、あるいは逆に、クロックがノーマルデー
タに対して遅らせられりする。この制御手段は、通常機
能用の第２データ保持手段とスキャン機能用の第３デー
タ保持手段のいずれかにデータ書込手段によって書き込
まれたテストデータに基づいて動作する。
また、第２又は第３データ保持手段にデータ書込手段
によって切換データが書き込まれる。この切換データに
基づいて、複数の入力ノーマルデータの１つが選択さ
れ、あるいは出力がＱととに切り換えられる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明す
る。
第１図は本発明の一実施例のブロック図である。ここ
では、特に、データセットアップ／ホールド時間のテス
ト機能付きのフリップフロップの機能ブロックを示して
いる。第１図に示すように、データ入力（ノーマルデー
タ）D1は遅延回路１を通して及び直接選択回路２に加え
られる。選択回路２はこれらの２つの信号のいずれかを
選択してＤタイプフリップフロップ５のデータ入力Ｄに
与える。一方、クロック入力CKIは遅延回路３を通して
及び直接選択回路４に加えられる。選択回路４は、これ
らの２つの入力のいずれかを選択してＤタイプフリップ
フロップ５のクロック入力CKに与える。Ｄタイプフリッ
プフロップ５のデータ出力Ｑは、データ出力Qoとして取
り出される。さらに、選択回路２には信号C2が、選択回
路４には信号C1が、それぞれ制御信号として与えられ
る。
一般に、フリップフロップ（FF）のデータのセットア
ップ時間やデータホールド時間のテストは、データある
いはクロック信号のタイミングを外部より変化させて、
フリップフロップが正常動作するか否かで実施する。FF
を大規模集積回路の中に組み込んだ場合、内部に組み込
まれたFFを外部から直接制御することは不可能である。
これに対して、第１図においては、セットアップ時間あ
るいはデータホールド時間のテストを行うのに、データ
ラインあるいはクロックラインに予め定めた規定時間だ
け信号を遅延させ、この場合においてもフリップフロッ
プが正常に動作するか否かを判定するようにしている。
例えば、データホールド時間のテストを行なうには、
データ入力DIに対してクロック信号CKIを相対的に遅ら
せればよい。この方法は２つある。１つは、先ず信号C2
により選択回路２で入力端ｂを選択させ、信号C1により
選択回路４で入力端ｄを選択させておく。そして、テス
ト時に信号C1により選択回路４で入力端Ｃを選択させ
る。これにより、クロック信号CKIは遅延回路３により
規定の時間だけ遅らせて入力される。２つ目の方法は、
通常は選択回路2,4でそれぞれ入力端a,cをそれぞれ選択
しておく。そして、テスト実施時に、信号C2により選択
回路２に入力端ｂを選択させる。これにより、データ入
力DIはクロック信号CKIに対して規定の時間だけ早めて
入力される。
これに対して、データセットアップ時間のテストを行
なう場合には、上記とは逆に、データ入力DIに対してク
ロック信号CKIを相対的に早めればよい。この方法にも
２つある。１つは、選択回路2,4でそれぞれ入力端a,cを
選択させておく。テスト時に選択回路２で入力端ｂを選
択させる。これにより、クロック信号CKIの入力が早く
なる。２つ目の方法は、選択回路2,4で入力端b,dをそれ
ぞれ選択しておく。テスト時に選択回路２で入力端ａを
選択させる。
データ入力DIに対してクロック信号CKIを相対的に遅
延させるには、第1A図及び第1B図のようにすることもで
きる。第1A図はクロック信号CKIを遅らせ、第1Bはデー
タ入力DIを遅らせるようにしたものである。
第２図は、第1A図を半導体集積回路上に具体化した場
合の回路例を示す。第２図では、特に、スキャンフリッ
プフロップによって、通常の動作時には使用しないスキ
ャン用のラッチから制御信号を持ってきて、データホー
ルド時間のテストを可能にした例を示すものである。こ
の実施例では、クロック信号を通常状態から規定の時間
だけ遅らせることができるようにして、データホールド
時間のテストができるようにしている。
第２図に示すように、データ入力（ノーマルデータ）
Ｄは、インバータ11、トランスミッションゲート21、イ
ンバータ13、トランスミッションゲート25、インバータ
15、16を通じてデータ出力Ｑとなる。トランスミッショ
ンゲート21にはクロック信号が、トランスミッション
ゲート25にはクロックφがそれぞれ供給される。インバ
ータ13の出力はインバータ14、トランスミッションゲー
ト24、23を通じてインバータ13の入力に接続され、イン
バータ13,14によって、通常動作及びスキャン動作兼用
のラッチ回路（第１データ保持手段）SIを形成してい
る。トランスミッションゲート24には制御信号Ａが、ト
ランスミッションゲート23にはクロックφがそれぞれ供
給される。一方、インバータ15の出力は、インバータ1
7、トランスミッションゲート26を通じてインバータ15
の入力に接続され、インバータ15,17によって、通常動
作用ラッチ（第２データ保持手段）NLを形成している。
トランスミッションゲート26にはクロックが供給され
る。なお、インバータ17の出力はインバータ18を通じて
データ出力となっている。スキャンデータ信号SIは、
インバータ12とトランスミッションゲート22を通じて、
トランスミッションゲート23、24の接続点に入力され
る。トランスミッションゲート22には制御信号が供給
される。一方、インバータ15の出力は、トランスミッシ
ョンゲート27、インバータ19を通じてスキャンデータ信
号SOとして取り出される。インバータ19の出力は、イン
バータ20、トランスミッションゲート28を通じてインバ
ータ19のに入力に加えられ、インバータ19,20によって
スキャン用ラッチ（第３データ保持手段）SLを構成す
る。トランスミッションゲート28には制御信号Ｂが、ト
ランスミッションゲート27には制御信号Ｂがそれぞれ供
給される。
制御信号Ａはインバータ31を通じて制御信号として
回路内に供給される。インバータ31の出力は更にインバ
ータ33を通じて制御信号Ａとして回路内に供給される。
一方、制御信号Ｂはインバータ32を通じて制御信号と
して回路内に供給される。インバータ32の出力は更にイ
ンバータ34を通じて制御信号Ｂとして回路内に供給され
る。また、スキャンデータ信号SOは、直接及びインバー
タ35を通じて、３ステートバッファ36のトランジスタＴ
2,T3にそれぞれ入力される。クロックφは、バッファ36
のトランジスタＴ1,T4に入力され、且つインバータ37に
入力される。バッファ36の出力はインバータ38に加えら
れる。インバータ38の入力端とインバータ37の出力端を
互いに接続している。インバータ38,37の出力端からク
ロックφ，がそれぞれ出力される。これらのクロック
φ，が回路内に供給される。第２図には、これらの信
号の流れの一部のみを例示している。
上記第２図においては、３ステートバッファ36及びイ
ンバータ35,37,38によって、第１図の遅延回路と選択回
路とを構成している。そして、スキャンデータ信号SOが
Ｌ状態の時は、等価的には、クロックφが、互いに並列
な３ステートバッファ36とインバータ37のそれぞれから
供給されることになる。これにより、クロックφのドラ
イブ能力が増大する。これは、クロックφを遅延回路を
通さないで供給する場合に対応する。これに対し、スキ
ャンデータ信号SOがＨ状態の時は、３ステートバッファ
36が３ステートのうちの中間状態となる。これにより、
クロックφがインバータ37のみから供給されることにな
る。このときは、クロックφのドライブ能力が減少す
る。これは、クロックφを遅延回路を通して供給する場
合に対応する。つまり、通常状態時にはスキャンデータ
信号SOをＬ状態にして遅延のないクロックφを回路内に
供給し、データホールドテスト時にはスキャンデータ信
号SOをＨ状態にして遅延を有するクロックφを回路内に
供給する。
次に、第２図の構成の動作を第３図のタイミングチャ
ートに従って説明する。第３図（Ａ）はクロックφ、
（Ｂ）はデータ入力Ｄ、（Ｃ）はデータ出力Ｑ、（Ｄ）
は制御信号Ａ、（Ｅ）は制御信号Ｂ、（Ｆ）はスキャン
データ信号SI、（Ｇ）はスキャンデータ信号SO、（Ｈ）
は動作モードをそれぞれ示す。
先ず、時刻ｔ0までの設定モードではクロックφをＨ
状態にし、制御信号ＡをＬ状態とし、制御信号ＢをＨ状
態にする。その結果、スキャンデータ信号SIの加えられ
る入力側からスキャンデータ信号SOが出力される出力側
までによって構成されるスキャンフリップフロップ部が
インバータ12、トランスミッションゲート22、トランス
ミッションゲート23、インバータ13、トランスミッショ
ンゲート25、インバータ15、トランスミッションゲート
27、インバータ19を通じてスルーとなる。これにより、
スキャンデータ信号SIからＬデータがスキャンデータ信
号SOとして設定される。
次に、時刻t0で、制御信号ＡをＨ状態、制御信号Ｂを
Ｌ状態にする。これにより、スキャンデータ信号S0（Ｌ
データ）を、インバータ20、トランスミッションゲート
28、インバータ19で構成されるスキャン用ラッチSLにＬ
状態のままにホールドさせることができ、これにより通
常動作状態となる。
この状態で、時刻t1〜t5の間に、クロックφを入力す
ると、時刻t2でＨ状態となり時刻t4でＬ状態となるデー
タ入力Ｄが、それぞれ時刻t3、t5におけるクロックφの
立ち上がりに同期して、インバータ17、トランスミッシ
ョンゲート26、インバータ15で構成される通常動作用ラ
ッチNLに記憶されデータ出力Ｑに送出される。
次に、時刻t6で、スキャンデータ信号SIをＨ状態とす
ることによりスキャンシフトモードとなる。この状態
で、時刻t7で制御信号ＡをＬ状態とすることにより、ス
キャンデータ信号SIがインバータ12、トランスミッショ
ンゲート22、23、インバータ13、トランスミッションゲ
ート25、インバータ15、インバータ16を通じてデータ出
力Ｑとなる。
次の、時刻t8で、制御信号ＡをＨ状態に戻しても、ス
キャンデータ信号SIは、インバータ14、トランスミッシ
ョンゲート24、トランスミッションゲート23、インバー
タ13の系S1でラッチされている。従って、次の時刻t9で
スキャンデータ信号SIをＬ状態としても、データ出力Ｑ
のＨ状態は変化しない。
次に、時刻t10で、制御信号ＢをＨ状態とすると、デ
ータ出力ＱのＨ状態がトランスミッションゲート27、イ
ンバータ19の系S2に伝えられ、スキャンデータ信号S0が
Ｈ状態となる。
次の時刻t11で制御信号ＢをＬ状態に戻しても、スキ
ャンデータ信号S0は、インバータ20、トランスミッショ
ンゲート28、インバータ19の系（ラッチSL）でラッチさ
れＨ状態に保持される。そして、時刻t12から時刻t13の
間、制御信号ＡをＬ状態とする。これにより、スキャン
データ信号SIの取り込みを行なうと、この時点ではスキ
ャンデータ信号SIはＬ状態にあるので、データ出力Ｑに
はＬ状態が出力される。しかし、スキャンデータ信号S0
はラッチSLでラッチされているので、Ｈ状態に保持され
る。
次に、時刻t14で、スキャンデータ信号SIをＨ状態に
し、時刻t15で制御信号ＢをＨ状態にしても、データ出
力ＱはＬ状態にあるので、スキャンデータ信号S0はＬ状
態になる。この状態は、時刻t16で制御信号ＢをＬ状態
に戻した時点でラッチされる。
以上のようにして、スキャンシフトモードは、クロッ
クφをＨ状態にしたまま制御信号ＡとしてＬパルスを、
制御信号ＢとしてＨパルスをそれぞれ交互に入力するこ
とにより実施される。
次の、時刻t17〜時刻t18は、データホールド時間のテ
ストのための設定モードとなる。時刻t17で制御信号Ａ
をＬ状態とし、制御信号ＢをＨ状態とする。その結果、
Ｈ状態のスキャンデータ信号SIが、インバータ12、トラ
ンスミッションゲート22、トランスミッションゲート2
3、インバータ13、トランスミッションゲート25、イン
バータ15、インバータ16を通じてデータ出力Ｑとして出
力され、更に、トランスミッションゲート27、インバー
タ19を通じてスキャンデータ信号S0として伝達される。
データ出力Ｑ及びスキャンデータ信号S0は、時刻t18の
時点で、制御信号ＡをＨ状態、制御信号ＢをＬ状態に戻
した時点で、ラッチされる。その結果、データ出力Ｑな
らびにスキャンデータ信号S0はＨ状態にされる。この時
刻t18以降においては、データホールドテスト状態にな
り、スキャンデータ信号S0がＨ状態のために、クロック
φは遅延時間をもって回路に供給される。
次の時刻t19でクロックφが立ち上がると、Ｌ状態の
データ入力Ｄがデータ出力Ｑとして出力される。そし
て、時刻t20の時点で、データ入力ＤがＨ状態になり、t
22の時点でデータ入力ＤがＬ状態になると、データ出力
Ｑはクロックφの時刻t21の立ち上がりと時刻t23の立ち
上がりの間保持される。
データホールド時間のテストでは、クロックφが使用
に合わせた遅延時間を有する回路を通じて供給される。
このため、フリップフロップは、ホールド動作の厳しい
状態で動作することになる。この状態でフリップフロッ
プが正常動作すれば、フリップフロップのホールド動作
についてはマージンが十分であることが判明する。
第４図は第1B図の具体例を示すものである。この例で
は、通常動作時には使用しないスキャン用のラッチSLか
ら制御信号を持ってきて、データホールド時間のテスト
を可能にしたものである。第４図では、信号の遅延をデ
ータ入力信号（ノーマルデータ）Ｄに適用しており、ス
キャンデータ信号S0が３ステートバッファ60のトランジ
スタT12に直接入力され、且つ、インバータ41を通じて
トランジスタT13に入力される。この３ステートバッフ
ァ60を、データ入力端Ｄに接続されるインバータ11の並
列接続することにより、データ入力信号Ｄの伝達時間に
差を持たせ得るようにしている。そして、通常動作時に
は、スキャンデータ信号S0をＨ状態にして、データ入力
信号Ｄをインバータ11のみを通じて遅延時間をもって取
り込むようにする。また、データホールドテスト時に
は、スキャンデータ信号S0をＬ状態とし、３ステートバ
ッファ60を動作状態とし、データ入力信号Ｄを遅延時間
なく取り込むようにする。第４図では、通常動作時にデ
ータ入力Ｄに遅延がかかるので、高速動作を要求される
システムへの適用は制限される。
第５図は、データ入力（ノーマルデータ）D1，D2を切
り換えるようにしたスキャンFFの具体例を示すものであ
る。この例では、通常動作時には使用しないスキャン用
ラッチの状態を使用している。即ち、本実施例では、通
常動作時には使用しないスキャン用のラッチSLからのス
キャンデータ信号S0を切り替え信号として使用して、２
系統の入力データD1、D2を、インバータ71、アンドゲー
ト81、82、ナンドゲート83から構成される選択回路SCで
選択し、記憶できるようにしている。この例では、スキ
ャン用のラッチSLの出力であるスキャンデータ信号S0
は、スキャンデータ信号SIにより設定可能であり、動作
モードの設定後に所定の動作を行なわせればよい。
データの切り替えは、通常動作で使用する出力信号
Ｑ、の切り替えであっても、テスト信号の切り替えで
あってもよい。
第5A図は出力信号Q,の切り換え（反転）、第5B図は
テスト信号（スキャンデータ信号）SI1,SI2の切り換え
入力を行う場合の回路例を示し、それぞれ第５図のテス
ト信号SIの入力部分及び出力信号Q,の部分に対応する
回路を示す。
第４図及び第５図においては、各信号φ，,A,,B,
の流れの一部のみを示している。
〔発明の効果〕
以上述べたように、本発明によれば、大規模論理集積
回路において従来技術では非常に困難であったデータホ
ールド時間のタイミング余裕度の検証が可能になり、ス
キャンシフト用のフリップフロップを用いて簡単にタイ
ミングの検証を実施できるので、タイミング余裕度の確
認を早期に行なうことが可能である。さらに、入力ある
いは出力の切り換えを行うことのできるスキャンフリッ
プフロップ装置を得ることができる。
【図面の簡単な説明】
第１図、第1A図及び第1B図は本発明のそれぞれ異なる実
施例の概略を示すブロック図、第２図は第１図（第1A
図）の具体例を示す回路図、第３図は第２図の回路の動
作を説明するためのタイミングチャート、第４図は第１
図（第1B図）の具体例を示す回路図、第５図、第5A図及
び第5B図は他の実施例及びその一部の変形例をそれぞれ
示す回路図、第６図は一般的な順序回路のブロック図、
第７図はフリップフロップを用いた第６図の一具体例の
ブロック図、第８図は一般的なフリップフロップの動作
タイミングを示すタイミングチャートである。 1,3……遅延回路、2,4……選択回路、36,60……３ステ
ートバッファ、21〜28……トランスミッションゲート、
101……記憶素子群、102……組み合わせ回路、103……
第１の組み合わせ回路、104……第２の組み合わせ回
路、105……第３の組み合わせ回路。
フロントページの続き (72)発明者 松本 圭司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−280514（ＪＰ，Ａ) 特開 昭61−269084（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ノーマルデータが加えられるノーマルデー
    タ入力端と、 スキャンデータが加えられるスキャンデータ入力端と、 クロックが加えられるクロック入力端と、 前記ノーマルデータ入力端と前記スキャンデータ入力端
    とがそれぞれ入力側に接続された第１データ保持手段で
    あって、通常機能時にこのノーマルデータ入力端に加え
    られたノーマルデータを保持すると共に、スキャン機能
    時にこのスキャンデータ入力端に加えられたスキャンデ
    ータを保持する、第１データ保持手段と、 前記第１データ保持手段の後段に接続され、通常機能時
    に前記ノーマルデータを前記第１データ保持手段から受
    けて保持する第２データ保持手段と、 前記第２データ保持手段の後段に接続され、スキャン機
    能時に前記スキャンデータを前記第２データ保持手段か
    ら受けて保持する第３データ保持手段と、 前記ノーマルデータ及び前記クロックのいずれか一方を
    遅延させる制御手段と、を備えるスキャンフリップフロ
    ップ。
  2. 【請求項２】前記第２又は第３データ保持手段のいずれ
    かにテストデータを書き込むデータ書き込み手段をさら
    に有し、前記制御手段は、前記データ書込み手段によっ
    て前記第３データ保持手段に書き込まれた前記テストデ
    ータに応じて動作する請求項１記載のスキャンフリップ
    フロップ。
  3. 【請求項３】前記制御手段は、前記クロックを遅延させ
    る、請求項１又は２記載のスキャンフリップフロップ。
  4. 【請求項４】前記制御手段は、前記ノーマルデータを遅
    延させる、請求項１又は２記載のスキャンフリップフロ
    ップ。
  5. 【請求項５】それぞれノーマルデータが加えられる複数
    のノーマルデータ入力端と、 スキャンデータが加えられるスキャンデータ入力端と、 クロックが加えられるクロック入力端と、 前記ノーマルデータ入力端と前記スキャンデータ入力端
    とがそれぞれ入力側に接続された第１データ保持手段で
    あって、通常機能時にこのノーマルデータ入力端に加え
    られたノーマルデータを保持すると共に、スキャン機能
    時にこのスキャンデータ入力端に加えられたスキャンデ
    ータを保持する、第１データ保持手段と、 前記第１データ保持手段の後段に接続され、通常機能時
    に前記ノーマルデータを前記第１データ保持手段から受
    けて保持する第２データ保持手段と、 前記第２データ保持手段の後段に接続され、スキャン機
    能時に前記スキャンデータを前記第２データ保持手段か
    ら受けて保持する第３データ保持手段と、 前記第３データ保持手段に切換データを書き込むデータ
    書込手段と、 前記データ書込手段によって前記第３データ保持手段に
    書き込まれた前記切換データに応じて前記ノーマルデー
    タ入力端に加えられた前記複数のノーマルデータの１つ
    を選択する入力選択手段と、 を有するスキャンフリップフロップ。
  6. 【請求項６】ノーマルデータが加えられるスキャンデー
    タ入力端と、 スキャンデータが加えられるスキャンデータ入力端と、 クロックが加えられるクロック入力端と、 前記ノーマルデータ入力端と前記スキャンデータ入力端
    とがそれぞれ入力側に接続された第１データ保持手段で
    あって、通常機能時にこのノーマルデータ入力端に加え
    られたノーマルデータを保持すると共に、スキャン機能
    時にこのスキャンデータ入力端に加えられたスキャンデ
    ータを保持する、第１データ保持手段と、 前記第１データ保持手段の後段に接続され、通常機能時
    に前記ノーマルデータを前記第１データ保持手段から受
    けてラッチする第２データ保持手段と、 前記第２データ保持手段の後段に接続され、スキャン機
    能時に前記スキャンデータを前記第２データ保持手段か
    ら受けて保持する第３データ保持手段と、 前記第３データ保持手段に切換データを書き込むデータ
    書込手段と、 前記データ書込手段によって前記第３データ保持手段に
    書き込まれた前記切換データに応じて出力端から出力さ
    れるＱ出力と出力とを切り換える出力切換手段と、 を有するスキャンフリップフロップ。
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