KR20000026568A - 저소모 전력용 단일 위상 래치 회로 - Google Patents
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Abstract
본 발명은 저소모 전력용 단일 위상 Q 래치 회로에 관한 것으로, 래치 회로는 제 1 및 제 2의 3 상 인버터 버퍼와 인버터 버퍼를 포함하고 있다. 제 1 및 제 2의 3 상 인버터 버퍼의 제어 신호로 사용되는 클럭 신호가 하이 레벨이 되면 제 1의 3 상 인버터 버퍼와 인버터 버퍼가 인에이블되어 동작되고, 클럭 신호가 로우 레벨이 되면, 상기 피드백되는 제 2의 3 상 인버터 버퍼와 인버터 버퍼 만이 인에이블되어 동작된다. 따라서 클럭 신호가 비활성화되면, 상기 제 1의 인버터 버퍼가 디세이블됨으로서 전력 소모를 막을 수 있다.
Description
본 발명은 래치(latch) 회로에 관한 것으로, 좀 더 구체적으로 저소모 전력용 단일 위상(single phase)의 출력 신호 Q 래치 회로에 관한 것이다.
종래 기술의 래치 회로는 메모리(memory)의 구성 요소로서, 클럭(clock)이 인에이블(enable)되었을 때 입력은 출력으로 보내고, 클럭이 디세이블(disable)되는 경우에는 이전의 값을 계속 유지한다.
따라서 이전의 값을 유지하기 위해서는 도 1에 도시된 바와 같이 제 2 트랜스미션 게이트(4)와 제 2 인버터 버퍼 회로(8)로 구성된 피드백(feedback) 회로가 필요하다.
도 1을 참조하면, 종래 기술의 일 실시예에 따른 래치 회로(10)는 제 1 및 제 2 트랜스미션 게이트(2, 4)와 제 1 및 제 2 인버터 버퍼(6, 8)를 구비하고 있다.
상기 제 1 트랜스미션 게이트(2)는 클럭 신호(CK)에 응답해서 입력 신호(D)를 상기 제 1 인버터 버퍼(6)의 입력 단으로 전달한다.
상기 제 1 인버터 버퍼(6)는 상기 제 1 트랜스미션 게이트(2)의 출력 신호를 받아서 이를 반전하여 출력한다.
상기 제 2 트랜스미션 게이트(4)는 상기 클럭 신호(CK)의 반전된 클럭 신호( )에 응답해서 상기 제 2 인버터 버퍼(8)의 출력 신호를 받아들여서 상기 제 1 인버터 버퍼(6)의 입력 단으로 전달한다.
그리고 상기 제 2 인버터 버퍼(8)는 상기 제 1 인버터 버퍼(6)의 출력 신호를 피드백(feedback)하고, 그리고 상기 제 2 트랜스미션 게이트(2)의 입력 단으로 반전하여 출력한다.
그리고 상기 래치 회로(10)의 인에이블(enable)/디세이블(disable)에 따른 경로는 도 2/도3의 10a/10b로 나타내고 있다. 그리고 도 4는 도 1의 래치 회로(10)를 피드백으로 인한 불필요한 전력 소모를 줄이기 위하여 고안된 래치 회로(20)이다.
상기 래치 회로(20)는 도 1에 도시된 래치 회로(10)의 트랜스미션 게이트(4)와 인버터 버퍼(8)를 3 상 인버터 버퍼(30)로 구비하여 불필요한 전력 소모를 줄인 저전력 설계용이다.
상기 3 상 인버터 버퍼(30)는 인버터 버퍼(32)와 PMOS트랜지스터들(34, 36) 및 NMOS 트랜지스터들(38, 40)로 구비된다.
그러나 이 구조는 단일 위상의 제 2 출력 신호(QB)를 기본으로 하여 구비된 것으로, 단일 위상의 제 1 출력 신호(Q)는 상기 출력 신호(QB)에 인버터 버퍼를 추가하여 구비해야 한다. 따라서 추가되는 인버터 버퍼로 인하여 전력 손실이 발생된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 단일 위상의 출력 신호 Q를 기본 출력으로 하는 저소모 전력용 래치 회로를 구현하는데 있다.
도 1은 종래 기술의 일 실시예에 따른 래치 회로의 구성을 도시한 회로도;
도 2는 도 1에 도시된 래치 회로에서 동작이 디세이블된 경우를 나타내는 회로도;
도 3은 도 1에 도시한 래치 회로에서 동작이 인에이블된 경우를 나타내는 회로도;
도 4는 종래 기술의 다른 실시예에 따른 저소모 전력용 래치 회로의 구성을 도시한 회로도;
도 5는 도 4에 도시된 3 상 인버터 버퍼의 상세한 구성을 도시한 회로도;
도 6은 본 발명의 실시예에 따른 저소모 전력용 래치 회로의 구성을 도시한 회로도; 그리고
도 7은 도 6에 도시한 제 1 및 제 2의 3 상 인버터 버퍼의 상세한 구성을 나타내는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 래치 회로 110 : 제 1의 3 상 인버터 버퍼
112, 120 : 인버퍼 버퍼 114, 116 : PMOS 트랜지스터
118, 132 : NMOS 트랜지스터 30 : 제 2의 3 상 인버터 버퍼
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 저소모 전력용 래치 회로에 있어서: 입력 신호를 받아들이고 클럭 신호가 활성화될 때, 상기 입력 신호를 반전하여 출력하는 제 1의 3 상 인버터 버퍼 회로와; 상기 제 1의 3 상 인버터 버퍼 회로의 출력 신호를 받아서 이를 반전하여 출력하는 인버터 버퍼 회로 및; 상기 클럭 신호의 반전된 클럭 신호에 응답해서 상기 인버터 버퍼의 출력 신호를 피드백하고, 상기 인버터 버퍼 회로의 입력 신호로 반전하여 출력하는 제 2의 3 상 인버터 버퍼 회로를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 클럭 신호가 비활성화되면, 상기 제 1의 3 상 인버터 버퍼 회로가 디세이블되어 전력 소모를 줄인다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 및 제 2의 3 상 인버터 버퍼 회로는: 소스 단자가 전원 전압을 인가하고 게이트 단자가 상기 반전된 클럭 신호를 받아들이는 제 1 PMOS 트랜지스터와; 소스 단자가 상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트 단자가 상기 입력 신호를 받아들이며, 드레인 단자가 상기 출력 신호를 출력하는 제 2 PMOS 트랜지스터와; 드레인 단자가 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결되고, 게리트 단자가 상기 입력 신호를 받아들이는 제 1 NMOS 트랜지스터 및; 드레인 단자가 상기 제 1 NMOS 트랜지스터의 소스 단자에 연결되고 게이트 단자가 상기 클럭 신호를 받아들이며 소스 단자가 접지되는 제 2 NMOS 트랜지스터를 포함한다.
따라서 본 발명에 의하면, 클럭 신호가 하이 레벨이 되면 제 1의 3 상 인버터 버퍼와 인버터 버퍼가 인에이블되어 동작되고, 클럭 신호가 로우 레벨이 되면, 상기 피드백되는 제 2의 3 상 인버터 버퍼와 인버터 버퍼가 인에이블되어 동작된다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 6은 본 발명의 실시예에 따른 저소모 전력용 래치 회로의 구성을 도시하고 있다.
도면을 참조하면, 상기 래치 회로(100)는 제 1 및 제 2의 3 상 인버터 버퍼(110, 130)와 인버터 버퍼(120)를 포함하고 있다.
상기 제 1의 3 상 인버터 버퍼(110)는 클럭 신호(CK)에 응답해서 입력 신호(D)를 반전하여 출력한다.
상기 인버터 버퍼(120)는 상기 제 1의 3 상 인버터 버퍼(110)의 출력 신호를 받아서 이를 반전하여 단일 위상 출력 신호(Q)를 출력한다.
그리고 상기 제 2의 3 상 인버터 버퍼(130)는 반전된 클럭 신호( )에 응답해서 상기 인버터 버퍼(120)의 출력 신호를 상기 인버터 버퍼(120)의 입력 단으로 피드백(feedback)한다.
따라서 상기 클럭 신호(CK)가 하이 레벨(high level)이 되면 즉, 로직 1이면 제 1의 3 상 인버터 버퍼(110)와 인버터 버퍼(120)가 인에이블(enable)되어 동작되고, 상기 클럭 신호(CK)가 로우 레벨(low level)이 되면, 상기 피드백되는 제 2의 3 상 인버터 버퍼(130)와 인버터 버퍼(120)가 인에이블(enable)되어 동작된다.
그리고 상기 제 1 및 제 2의 3 상 인버터 버퍼(110, 130)는 도 7에 도시된 바와 같이, 인버터 버퍼(112)와 제 1 내지 제 2 PMOS 트랜지스터(114, 116) 및 제 1 및 제 2 NMOS 트랜지스터(118, 132)를 포함한다.
상기 제 1 PMOS 트랜지스터(114)는 소스 단자가 전원 전압(Vdd)을 인가하고 게이트 단자가 상기 반전된 클럭 신호( )를 받아들인다.
제 2 PMOS 트랜지스터(116)는 소스 단자가 상기 제 1 PMOS 트랜지스터(114)의 드레인 단자에 연결되고 게이트 단자가 입력 신호(A)를 받아들이며, 드레인 단자가 출력 신호(Y)를 출력한다.
상기 제 1 NMOS 트랜지스터(118)는 드레인 단자가 상기 제 2 PMOS 트랜지스터(116)의 드레인 단자에 연결되고, 게이트 단자가 상기 입력 신호(A)를 받아들인다.
그리고 상기 제 2 NMOS 트랜지스터(132)는 드레인 단자가 상기 제 1 NMOS 트랜지스터(118)의 소스 단자에 연결되고 게이트 단자가 상기 클럭 신호(CK)를 받아들이며 소스 단자가 접지(ground)된다.
상술한 바와 같이 본 발명은 래치 회로는 클럭 신호가 비활성화되면, 상기 제 1의 인버터 버퍼의 동작이 중지됨으로서 전력 소모를 막을 수 있다.
Claims (3)
- 저소모 전력용 래치 회로에 있어서:입력 신호를 받아들이고 클럭 신호가 활성화될 때, 상기 입력 신호를 반전하여 출력하는 제 1의 3 상 인버터 버퍼 회로와;상기 제 1의 3 상 인버터 버퍼 회로의 출력 신호를 받아서 이를 반전하여 출력하는 인버터 버퍼 회로 및;상기 클럭 신호의 반전된 클럭 신호에 응답해서 상기 인버터 버퍼의 출력 신호를 피드백하고, 상기 인버터 버퍼 회로의 입력 신호로 반전하여 출력하는 제 2의 3 상 인버터 버퍼 회로를 포함하는 것을 특징으로 하는 래치 회로.
- 제 1 항에 있어서,상기 클럭 신호가 비활성화되면, 상기 제 1의 3 상 인버터 버퍼 회로가 디세이블되어 전력 소모를 줄이는 것을 특징으로 하는 래치 회로.
- 제 1 항에 있어서,상기 제 1 및 제 2의 3 상 인버터 버퍼 회로는:소스 단자가 전원 전압을 인가하고 게이트 단자가 상기 반전된 클럭 신호를 받아들이는 제 1 PMOS 트랜지스터와;소스 단자가 상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트 단자가 입력 신호를 받아들이며, 드레인 단자가 출력 신호를 출력하는 제 2 PMOS 트랜지스터와;드레인 단자가 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자가 상기 입력 신호를 받아들이는 제 1 NMOS 트랜지스터 및;드레인 단자가 상기 제 1 NMOS 트랜지스터의 소스 단자에 연결되고 게이트 단자가 상기 클럭 신호를 받아들이며 소스 단자가 접지되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 래치 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044160A KR20000026568A (ko) | 1998-10-21 | 1998-10-21 | 저소모 전력용 단일 위상 래치 회로 |
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| KR1019980044160A KR20000026568A (ko) | 1998-10-21 | 1998-10-21 | 저소모 전력용 단일 위상 래치 회로 |
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Country Status (1)
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|---|---|
| KR (1) | KR20000026568A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358786B2 (en) | 2004-05-15 | 2008-04-15 | Samsung Electronics Co., Ltd. | Control signal generator, latch circuit, flip flop and method for controlling operations of the flip-flop |
-
1998
- 1998-10-21 KR KR1019980044160A patent/KR20000026568A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358786B2 (en) | 2004-05-15 | 2008-04-15 | Samsung Electronics Co., Ltd. | Control signal generator, latch circuit, flip flop and method for controlling operations of the flip-flop |
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