KR100486119B1 - 고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터 - Google Patents

고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터 Download PDF

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Abstract

본 발명은 출력의 신호전이 특성을 상승시간과 하강시간을 서로 대칭되게 하여 회로의 안정성을 확보하고 고속동작이 가능하도록 하는 고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터를 제공하는 것으로, 고전압단과 접지단 사이에 직렬로 풀업트랜지스터와 풀다운트랜지스터를 연결하고 그 공통 접합단자는 출력단과 연결되고, 제1PMOSFET와 제2PMOSFET와 병렬로 고전압단과 풀업트랜지스터의 게이트에 연결되고, 제1PMOSFET의 게이트는 출력단과 연결되며, 제2PMOSFET의 게이트는 고전압단에 의해 작동되는 인버터를 매개하여 출력단에 연결되고, 입력단은 NMOSFET를 매개하여 풀업트랜지스터의 게이트에 연결됨과 아울러 풀다운트랜지스터의 게이트에 연결되고, NMOSFET의 게이트는 저전압단에 의해 작동되는 인버터를 매개하여 출력단에 연결되어 이루어져 풀업트랜지스터와 풀다운트랜지스터가 독립적으로 작동되어 출력전이 특성을 조절할 수 있으며 누설전류를 방지할 수 있어 회로의 안정성을 확보하고 고속동작이 가능하게 할 수 있다는 이점이 있다.

Description

고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터
본 발명은 반도체집적회로의 전압레벨 쉬프터에 관한 것으로서, 보다 상세하게는 출력의 신호전이 특성을 상승시간과 하강시간을 서로 대칭되게 하여 회로의 안정성을 확보하고 고속동작이 가능하도록 하는 고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터에 관한 것이다.
전압레벨 쉬프터는 신호전이 형태에 상관없이 일정한 전이시간을 필요로 하고 고속동작을 필요로 하며 전압을 승압시켜 신호를 전달하는 CPU, SDRAM, MCU등의 집적회로에 사용되는 것이다.
상기 CPU, SDRAM, MCU등에서 사용되는 전위는 전력의 소모를 방지하기 위해 일반적인 다른 칩에서 사용되는 전위보다 낮은 전위값을 갖기 때문에 위의 소자에서 출력되는 신호를 다른 디바이스의 입력에 사용하기 위해서 상기 CPU, SDRAM, MCU등의 출력단에 설치되어 입력신호가 고전위에서 저전위로 하강되면 출력은 저전위에서 고전위로 상승되어 출력신호를 발생시키고, 반대로 입력신호가 저전위에서 고전위로 상승되면 출력은 고전위에서 저전위로 하강되어 출력신호를 발생하도록 작동된다.
도1은 일반적인 반도체집적회로의 전압레벨 쉬프터를 나타낸 회로도로서, 도1에 도시된 바와 같이 고전압단(VCCH)과 접지단(SG)사이에 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)가 직렬로 연결되고, 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)의 공통연결단자에 출력단(OUT)이 연결된다. 그리고 입력단(INP)은 NMOSFET(Q3)를 매개로 풀업트랜지스터(Q1)의 게이트와 연결됨과 아울러 풀다운트랜지스터(Q2)의 게이트에 연결된다.
또한 NMOSFET(Q3)의 게이트는 저전압단(VCCL)에 연결되고, 풀업트랜지스터(Q1)의 게이이트와 고전압단(VCCH)사이에 PMOSFET(Q4)가 연결되며, PMOSFET(Q4)의 게이트는 출력단(OUT)과 연결되어 이루어진다.
상기와 같이 이루어진 일반적인 전압레벨 쉬프터의 작동을 설명하면 다음과 같다.
먼저 입력단(INP)이 고전위에서 저전위로 전이될 때를 생각하면 풀다운트랜지스터(Q2)는 오프되면서 NMOSFET(Q3)를 통과한 신호가 풀업트랜지스터(Q1)의 게이트에 인가되어 풀업트랜지스터(Q1)가 온되어 출력단(OUT)은 고전위가 된다. 이값은 피드백되어 PMOSFET(Q4)도 오프상태로 만든다.
다음으로 입력단(INP)이 저전위에서 고전위로 전이될 때를 생각하면 온상태인 NMOSFET(Q3)를 통과한 입력신호는 풀업트랜지스터(Q1)의 게이트에 인가되면 입력신호의 전압레벨이 낮기 때문에 곧바로 풀업트랜지스터(Q1)를 오프상태로 만들지 못하고 서서히 오프상태로 만들게 되면서 풀다운트랜지스터(Q2)가 온되어 출력단(OUT)은 저전위가 된다. 그러면 이 출력단(OUT)값이 피드백되어 PMOSFET(Q4)를 온시켜 고전압단(VCCH)의 전압이 풀업트랜지스터(Q1)의 게이트에 인가되어 풀업트랜지스터(Q1)를 강하게 오프시키게 된다.
위와 같이 출력단(OUT)의 전압이 고전위에서 저전위로 떨어지기 위해 풀업트랜지스터(Q1)가 완전히 오프되는 시간이 길어져 출력단(OUT)에서 하강시간이 지연된다.
또한 풀업트랜지스터(Q1)가 서서히 오프되면서 풀다운트랜지스터(Q2)와 풀업트랜지스터(Q1)가 중첩되어 누설전류가 많이 발생하게 된다.
위와 같이 작동되는 전압레벨 쉬프터의 상승시간과 하강시간을 표1에 나타내었다.
저전압단(V) 고전압단(V) 상승시간(ns) 하강시간(ns)
값 1.8 3.6 1.09 1.65
표1에서 보는 바와 같이 상승시간과 하강시간이 대칭되고 있지 않음을 알 수 있다.
위에서도 언급된 바와 같이 전압레벨 쉬프터의 입력단(INP)이 저전위에서 고전위로 전이될 때 입력단(INP)의 고전위 신호가 낮은 값이기 때문에 풀업트랜지스터(Q1)의 작동이 서서히 일어나기 때문에 출력값을 피드백시켜 PMOSFET(Q4)에 의해 높은 고전위값으로 풀업트랜지스터(Q1)를 오프시킬 때까지의 작동시간이 길어져 신호의 전이시간이 지연되게 되며 풀업트랜지스터(Q1)의 작동시간의 지연으로 풀다운트랜지스터(Q2)와 동시에 중첩되어 작동되는 구간이 발생하여 많은 전류의 흐름으로 누설전류가 많이 발생된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 풀업트랜지스터와 풀다운트랜지스터의 동시작동으로 발생되는 누설전류를 차단하여 상승시간과 하강시간을 서로대칭되도록 출력단의 신호를 피드백시켜 다시 출력단을 제어함으로서 고속동작이 가능하도록 한 고속버퍼형 반도체집적회로의 전압레벨 쉬프터를 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 고전압단과 접지단 사이에 직렬로 풀업트랜지스터와 풀다운트랜지스터를 연결하고 그 공통 접합단자는 출력단과 연결되고, 풀업트랜지스터를 고전압으로 강하게 차단시키기 위해 출력단 전압을 귀환받아 작동되는 PMOSFET로 이루어진 반도체집적회로의 전압레벨 쉬프터에 있어서, 풀업트랜지스터의 게이트단에서 입력단으로 흐르는 역전류를 방지하기 위해 출력단 전압으로 제어되는 역전방지부와, 입력단이 저레벨에서 고레벨로 상승되기 전에 풀업트랜지스터의 누설전류를 방지하기 위해 풀업트랜지스터를 차단하는 풀업차단부를 더 포함하여 이루어진다.
역전방지부는 입력단과 상기 풀업트랜지스터의 게이트에 열결된 NMOSFET와, NMOSFET의 게이트와 출력단 사이에 매개되어 저전압단에 의해 작동되는 인버터로 이루어진다.
그리고, 풀업차단부는 고전압단과 상기 풀업트랜지스터의 게이트에 상기 제1PMOSFET와 병렬로 연결된 제2PMOSFET와, 출력단과 상기 제2PMOSFET의 게이트 사이에 매개되어 고전압단에 의해 작동되는 인버터로 이루어진다.
상기에서 고전압단에 의해 작동되는 인버터는 인버터의 출력이 고전위일 경우 고전위의 전압값을 고전압단의 전압값으로 출력하는 인버터를 말하는 것이며, 저전압단에 의해 작동되는 인버터는 인버터의 출력이 고전위일 경우 고전위의 전압값을 저전압단의 전압값으로 출력하는 인버터를 말하는 것이다.
또한 입력단에 인가되는 신호의 고전위의 전압값은 저전압단의 전압값과 동일한 값이며 출력단에서 출력되는 신호의 고전위의 전압값은 고전압단의 전압값과 동일한 값이다.
상기와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.
입력단의 전압이 저전위에서 고전위로 전이시 풀다운트랜지스터가 온되어 출력단은 저전위가 되며, 풀업트랜지스터는 전단계에서 오프된 상태이기 때문에 풀업트랜지스터와 풀다운트랜지스터의 작동시점이 다르게 되어 신호의 중첩에 의한 누설전류가 발생되지 않는다.
또한 입력단의 전압이 고전위에서 저전위로 전이시 풀다운트랜지스터가 먼저 오프되고 순간적으로 풀업트랜지스터가 온되어 출력단은 고전위가 된다.
그리고 출력단의 신호는 피드백되어 저전압단에 의해 작동되는 인버터통해 저전위로 변환되어 NMOSFET의 게이트에 인가되어 NMOSFET를 오프시키고, 출력단의 값은 고전압단에 의해 작동되는 인버터를 통과해 제2PMOSFET의 게이트에 인가되어 제2PMOSFET가 온됨으로서 풀업트랜지스터는 오프된 상태가 유지되어 다음의 저전위에서 고전위로의 전이시 누설전류의 발생을 방지하고 NMOSFET의 오프로 풀업트랜지스터의 게이트에 걸려있는 고전위가 입력단으로 누설되는 것을 방지할 수 있도록 작동된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도2는 본 발명에 의한 실시예로서 전압레벨 쉬프터의 회로도이다. 도2에 도시된 바와같이 고전압단(VCCH)과 접지단(SG) 사이에 직렬로 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)를 연결하고 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)의 공통 접합단자는 출력단(OUT)과 연결된다. 그리고 제1PMOSFET(Q4)와 제2PMOSFET(Q5)와 병렬로 고전압단(VCCH)과 풀업트랜지스터(Q1)의 게이트에 연결되고, 제1PMOSFET(Q4)의 게이트는 출력단(OUT)과 연결되며 제2PMOSFET(Q5)의 게이트는 고전압단(VCCH)에 의해 작동되는 인버터(INV2)를 매개하여 출력단(OUT)에 연결된다. 또한 입력단(INP)은 NMOSFET(Q3)를 매개하여 풀업트랜지스터(Q1)의 게이트에 연결됨과 아울러 풀다운트랜지스터(Q2)의 게이트에 연결된다. 그리고 NMOSFET(Q3)의 게이트는 저전압단(VCCL)에 의해 작동되는 인버터(INV1)를 매개하여 출력단(OUT)에 연결된다.
상기 저전압단(VCCL)은 종래기술의 설명부에서 설명한 바와 같이 CPU, SDARM, MCU등의 내부에서 작동되는 고전위값으로서 본 실시예에서는 1.8V로 설정되어있으며 고전압단(VCCH)은 일반적인 외부의 디바이스에서 사용되는 고전위값으로서 본 실시예에서는 3.6V로 설정된 값이다.
위와 같이 구성된 부분에서 역전방지부(10)는 NMOSFET(Q3)와, 저전압단에 의해 작동되는 인버터(INV1)로 이루어지며, 풀업차단부(20)는 제2PMOSFET(Q5)와, 고전압단에 의해 작동되는 인버터(INV2)로 이루어진다.
상기 구성중 저전압단(VCCL)에 의해 작동되는 인버터(INV1)는 입력이 저전위일 경우에는 저전압단(VCCL)에 걸리는 전압값으로 고전위를 출력하게 되며 입력이 고전위일 경우에는 접지전압을 출력하도록 작동되는 것을 일컫는 것이며, 고전압단(VCCH)에 의해 작동되는 인버터(INV2)는 입력이 저전위일 경우에는 고전압단(VCCH)에 걸리는 전압값으로 고전위를 출력하게 되며 입력이 고전위일 경우에는 접지전압을 출력하도록 작동되는 것을 일컫는 것이다.
즉, 저전압단(VCCL)에 의해 작동되는 인버터(INV1)의 입력에 0V가 입력되었을 경우에는 출력값은 1.8V가 출력되며, 고전압단(VCCH)에 의해 작동되는 인버터(INV2)의 입력에 0V가 입력되었을 경우에는 출력값은 3.6V가 출력되게 된다. 그러나 입력이 고전위가 입력될 경우에는 두 인버터(INV1,INV2) 모두 0V를 출력하게 된다.
상기와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.
먼저 입력단(INP)의 신호가 저전위에서 고전위로 전이될 때를 생각하면 풀다운트랜지스터(Q2)는 온되어 출력단(OUT)이 저전위가 되고, 이 출력단(OUT)의 값이 제1PMOSFET(Q4)의 게이트에 인가됨으로서 제1PMOSFET(Q4)가 온되어 고전압단(VCCH)의 전압이 풀업트랜지스터(Q1)의 게이트에 공급되어 풀업트랜지스터(Q1)는 계속해서 오프상태를 유지하게 된다. 왜냐하면 풀업트랜지스터(Q1)는 입력단(INP)이 저전위일 때 이미 오프되어있는 상태이기 때문이다.
그리고 출력단(OUT)의 전압은 고전압단(VCCH)에 의해 동작되는 인버터(INV2)를 통해 제2PMOSFET(Q5)의 게이트에 인가됨으로서 제2PMOSFET(Q5)를 오프시킨다. 또한 출력단(OUT)의 전압은 저전압단(VCCL)에 의해 동작되는 인버터(INV1)를 통해 NMOSFET(Q3)의 게이트에 인가되어 NMOSFET(Q3)를 오프시킴으로서 입력단(INP)의 전위가 고전위라고 하더라도 노드(N)에 걸려있는 고전위보다 전압이 낮기 때문에 입력단으로 전류의 패스가 형성되어 흐르는 것을 NMOSFET(Q3)가 오프됨으로서 방지할 수 있다.
위와 같이 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)가 독립적으로 동작하기 때문에 출력이 고전위에서 저전위로 전이하는 하강시간을 풀다운트랜지스터(Q2)의 크기를 조절하여 조절할 수 있다.
또한 제1PMOSFET(Q4)는 제2PMOSFET(Q5)보다 구동능력이 작도록 설계하여 출력이 저전위일 경우 제1PMOSFET(Q4)는 온 상태이고 제2PMOSFET(Q5)는 오프 상태일 때 노드(N)가 고전위가 된다. 이때 다음 단계로 입력단(INP)의 신호가 저전위가 입력되면 노드(N)와 입력단(INP)에 전류패스가 형성되어 흐르는 누설전류를 최소화시킬 수 있다.
다음으로 입력단(INP)의 신호가 고전위에서 저전위로 전이될 때를 생각하면 풀다운트랜지스터(Q2)는 오프되고 NMOSFET(Q3)를 통과한 신호는 풀업트랜지스터(Q1)를 온시켜 출력단(OUT)의 전위를 고전위로 만든다. 이 출력값은 저전압단(VCCL)에 의해 작동되는 인버터(INV1)를 통해 NMOSFET(Q3)를 오프시키며, 제1PMOSFET(Q4)의 게이트에도 인가되어 제1PMOSFET(Q4)도 오프시킨다. 그리고 고전압단(VCCH)에 의해 작동되는 인버터(INV2)를 통해 제2PMOSFET(Q5)의 게이트에 인가되어 제2PMOSFET(Q5)를 온시켜 노드(N)를 고전위로 설정하여 풀업트랜지스터(Q1)를 오프시킨다.
이때 노드(N)가 고전위로 되면서 입력단(INP)의 신호가 저전위이기 때문에 입력단(INP)으로 흐르려는 전류의 패스를 상기에서 NMOSFET(Q3)를 오프시킴으로서 입력단(INP)으로의 역전류를 방지하게 된다.
상기에서 풀업트랜지스터(Q1)가 오프되면 출력단(OUT)은 출력을 계속적으로 고전위로 유지시키는 회로에 의해 고전위가 유지되며 풀업트랜지스터(Q1)는 오프된 상태로 다음의 전이시 즉, 저전위에서 고전위로의 전이시 오프상태를 유지하여 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)가 동시에 작동되지않게 된다.
이상에서의 같이 작동되는 본 실시예의 전압레벨 쉬프터의 상승시간과 하강시간을 표2에 나타내었다.
저전압단(V) 고전압단(V) 상승시간(ns) 하강시간(ns)
값 1.8 3.6 0.89 0.83
표2에서 보는 바와 같이 상승시간과 하강시간이 표1에서의 값보다 상승시간과 하강시간이 짧아졌으며 서로 대칭되고 있음을 알 수 있다.
도3은 본 실시예에 의한 전압레벨 쉬프터의 입력단의 신호에 따른 출력단(OUT)의 신호파형을 나타낸 그래프로서 도3에 도시된 바와 같이 출력파형이 좌우 대칭을 이루고 있음을 알 수 있다.
상기한 바와 같이 본 발명은 출력단의 신호를 피드백시켜 풀업트랜지스터와 풀다운트랜지스터의 작동간에 시간차가 존재하도록 하여 풀업트랜지스터와 풀다운트랜지스터의 크기를 독립적으로 설계하여 출력 전이 특성을 대칭되게 함으로서 회로의 안정성을 확보하고 고속동작이 가능하도록 할 수 있다는 이점이 있다.
또한 출력단의 신호를 피드백시킴으로서 풀업트랜지스터의 게이트단에서 입력단으로 누설전류발생과 풀업트랜지스터와 풀다운트랜지스터의 동시동작으로 인한 누설전류발생을 방지할 수 있다는 이점이 있다.
도1은 일반적인 반도체집적회로의 전압레벨 쉬프터를 나타낸 회로도이다.
도2는 본 발명에 의한 고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터를 나타낸 회로도이다.
도3은 본 발명에 의한 반도체집적회로의 전압레벨 쉬프터의 작동상태를 나타낸 그래프이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 역전방지부 20 : 풀업차단부
Q1 : 풀업트랜지스터 Q2 : 풀다운트랜지스터
Q3 : NMOSFET Q4,Q5 : 제1,2PMOSFET
INV1,INV2 : 인버터 VCCH : 고전압단
VCCL : 저전압단 INP : 입력단
OUT : 출력단

Claims (6)

  1. 고전압단과 접지단 사이에 직렬로 풀업트랜지스터와 풀다운트랜지스터를 연결하고 그 공통 접합단자는 출력단과 연결되고, 풀업트랜지스터를 고전압으로 강하게 차단시키기 위해 출력단 전압을 귀환받아 작동되는 PMOSFET로 이루어진 반도체집적회로의 전압레벨 쉬프터에 있어서,
    상기 풀업트랜지스터의 게이트단에서 입력단으로 흐르는 역전류를 방지하기 위해 출력단 전압으로 제어되는 역전방지부와,
    입력단이 저레벨에서 고레벨로 상승되기 전에 상기 풀업트랜지스터의 누설전류를 방지하기 위해 상기 풀업트랜지스터를 차단하는 풀업차단부
    를 더 포함하여 이루어진 반도체집적회로의 전압레벨 쉬프터.
  2. 제1항에 있어서, 상기 역전방지부는
    입력단과 상기 풀업트랜지스터의 게이트에 열결된 NMOSFET와,
    상기 NMOSFET의 게이트와 출력단 사이에 매개되어 저전압단에 의해 작동되는 인버터
    로 이루어진 것을 특징으로 하는 반도체집적회로의 전압레벨 쉬프터.
  3. 제2항에 있어서, 상기 저전압단에 의해 작동되는 인버터는
    인버터의 입력이 저전위일 때 출력이 저전압단의 전압값으로 출력되는 인버터
    인 것을 특징으로 하는 반도체집적회로의 전압레벨 쉬프터.
  4. 제1항에 있어서, 상기 풀업차단부는
    고전압단과 상기 풀업트랜지스터의 게이트에 상기 제1PMOSFET와 병렬로 연결된 제2PMOSFET와,
    출력단과 상기 제2PMOSFET의 게이트 사이에 매개되어 고전압단에 의해 작동되는 인버터
    로 이루어진 것을 특징으로 하는 반도체집적회로의 전압레벨 쉬프터.
  5. 제4항에 있어서, 상기 제1PMOSFET는
    상기 제2PMOSFET보다 구동능력이 작은 것
    임을 특징으로 하는 반도체집적회로의 전압레벨 쉬프터.
  6. 제4항에 있어서, 상기 고전압단에 의해 작동되는 인버터는
    인버터의 입력이 저전위일 때 출력이 고전압단의 전압값으로 출력되는 인버터
    인 것을 특징으로 하는 반도체집적회로의 전압레벨 쉬프터.
KR1019970064110A 1997-11-28 1997-11-28 고속대칭 버퍼형 반도체집적회로의 전압레벨 쉬프터 KR100486119B1 (ko)

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KR100476453B1 (ko) * 2002-11-19 2005-03-17 삼성전자주식회사 레벨 쉬프터
KR101232511B1 (ko) * 2005-12-29 2013-02-12 엘지디스플레이 주식회사 레벨 쉬프터 및 이를 이용한 액정표시장치
KR101232477B1 (ko) * 2005-12-29 2013-02-12 엘지디스플레이 주식회사 레벨 쉬프터 및 이를 이용한 액정표시장치
KR100788356B1 (ko) * 2006-10-26 2008-01-02 동부일렉트로닉스 주식회사 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기
KR100829779B1 (ko) * 2007-02-23 2008-05-16 삼성전자주식회사 레벨 쉬프팅 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014574A (ko) * 1991-12-28 1993-07-23 김광호 프리세트회로를 구비하는 데이타 출력버퍼
KR970055536A (ko) * 1995-12-22 1997-07-31 나카누마 쇼오 3v cmos공정에 있어서의 5v 드라이버
JPH09246942A (ja) * 1996-03-08 1997-09-19 Toshiba Corp 半導体出力回路
US5684415A (en) * 1995-12-22 1997-11-04 Symbios Logic Inc. 5 volt driver in a 3 volt CMOS process
KR19990015395A (ko) * 1997-08-06 1999-03-05 구본준 레벨 시프팅 인버터 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014574A (ko) * 1991-12-28 1993-07-23 김광호 프리세트회로를 구비하는 데이타 출력버퍼
KR970055536A (ko) * 1995-12-22 1997-07-31 나카누마 쇼오 3v cmos공정에 있어서의 5v 드라이버
US5684415A (en) * 1995-12-22 1997-11-04 Symbios Logic Inc. 5 volt driver in a 3 volt CMOS process
JPH09246942A (ja) * 1996-03-08 1997-09-19 Toshiba Corp 半導体出力回路
KR970067335A (ko) * 1996-03-08 1997-10-13 니시무로 타이조 반도체 출력 회로
KR19990015395A (ko) * 1997-08-06 1999-03-05 구본준 레벨 시프팅 인버터 회로

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