JPH0936673A - 補償済のバイアス電圧を与える回路 - Google Patents

補償済のバイアス電圧を与える回路

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JPH0936673A
JPH0936673A JP7326060A JP32606095A JPH0936673A JP H0936673 A JPH0936673 A JP H0936673A JP 7326060 A JP7326060 A JP 7326060A JP 32606095 A JP32606095 A JP 32606095A JP H0936673 A JPH0936673 A JP H0936673A
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transistor
voltage
mirror
current
circuit
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JP7326060A
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C Mcclure David
シー． マククルーア デイビッド
Thomas A Teel
エイ． ティール トーマス
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

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Abstract

(57)【要約】 （修正有） 【課題】 電源電圧及び処理パラメータにおける変動に
追従する補償されたバイアス電圧を発生するバイアス回
路を提供する。 【解決手段】 本バイアス回路は、電源電圧に基づいて
分圧した電圧を発生する分圧器２１，２３を使用する。
この分圧された電圧はリニア領域にバイアスされたリニ
ア負荷装置３４へ印加される電流を制御するカレントミ
ラーにおける変調用トランジスタ２８のゲートへ印加さ
れる。負荷装置を横断しての電圧がバイアス電圧を決定
する。従って、電源電圧における変動はバイアス電圧に
おいて反映されており、直列トランジスタのゲート対ソ
ース電圧は電源電圧における変動に関し一定のままであ
る。異なるトランジスタ電流駆動特性を発生する処理パ
ラメータにおける変動はリニアな負荷装置によって発生
されるバイアス電圧の変動において反映されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関する
ものであって、更に詳細には電源及び製造処理の変動を
補償したバイアス電圧を発生させる技術に関するもので
ある。
【０００２】
【従来の技術】当該技術において基本的なことである
が、最近の集積回路から得ることの可能な高性能は、全
ての集積回路用のトランジスタを同一の集積回路チップ
上に製造することから自動的に得られるトランジスタの
マッチングによるものである。このマッチングは、同一
のチップ上の全ての装置が同一のプロセスパラメータで
同時に製造されることから得られるものである。そうで
あるから、そのような集積回路は、電源電圧、処理パラ
メータ（スレッシュホールド電圧、チャンネル長、等）
及び温度における広範な変動にわたりマッチングした態
様で動作する。
【０００３】然しながら、集積回路上の装置が単にマッ
チングされて動作するということだけでは適切な動作を
保証するものではなく、全てのデバイアス即ち装置が互
いにマッチングした態様で動作するということを意味す
るに過ぎない。例えば、集積回路がその「高電流コーナ
ー」条件（即ち、最小チャンネル長、最小スレッシュホ
ールド電圧）で製造される場合には、そのチップ内の全
てのトランジスタは比較的高い利得を有しており、且つ
比較的迅速にスイッチ動作するものであり、従ってその
集積回路は、特に、印加される電源電圧が最大であり温
度が低い場合には、その最高速度で動作する。逆に、集
積回路がその「低電流コーナー」（最大チャンネル長、
最大スレッシュホールド電圧）において製造される場合
には、そのチップ内の全てのトランジスタは比較的低い
利得を有しており且つスイッチング速度が遅く、従って
その集積回路は、特に温度が高く電源電圧が低い場合に
は、最低速度で動作する。従って、処理変動、電源電圧
及び温度等のファクタは、集積回路の速度及び全体的な
機能性に著しく影響を与える。
【０００４】回路設計者は、集積回路を設計する場合に
これらの変動を考慮に入れねばならない。例えば、回路
設計者が、集積化したメモリ回路のクリティカル即ち臨
界的なデータ経路においてある内部クロックパルスが非
常に迅速に発生することを希望する場合がある。然しな
がら、処理、電圧及び温度における上述した変動が、回
路がその最高速度条件において（高電流処理コーナー、
高電圧、低温度）はや過ぎ、クロックが時期尚早的に発
生したり又はクロックパルスの幅が狭過ぎたりする場合
があることを考慮することなしに、クロックパルスの最
も速いタイミングを最も遅い条件に設定する設計者の能
力を制限している。このような内部クロックパルスの例
は、遅延が直接的にアクセス時間に影響を与える集積回
路メモリにおけるセンスアンプ用のクロックパルスであ
り、センスアンプのクロックの発生が速すぎると、不正
確なデータを検知する場合がある。
【０００５】当該技術分野において公知の如く、回路の
スイッチング時間を制御する、典型的な方法は、スイッ
チング経路内に１個又はそれ以上の直列トランジスタを
挿入し、且つバイアス電流で該直列トランジスタを介し
ての電流を制御することである。所望のパラメータに対
して補償された態様でバイアス電圧を制御することは、
補償された態様で回路のスイッチングを制御することを
可能とする。
【０００６】次に、図１を参照して、例えばマイクロプ
ロセサ、メモリ等の従来の集積回路出力段のスイッチン
グを制御するために直列トランジスタを使用する場合に
ついて説明する。
【０００７】図１の回路は、同一の集積回路チップ上に
存在している図示していない機能的回路によってライン
ＤＡＴＡi ，ＤＡＴＡj 上に発生されるデジタル信号に
応答して出力端子ＯＵＴi ，ＯＵＴj 上にデジタル論理
状態を与える。図１に示した如く、出力端子ＯＵＴi ，
ＯＵＴj は、集積回路チップの表面におけるボンドパッ
ドを暗示するものであって、それらはワイヤボンド、ビ
ームリード、等によってパッケージした集積回路の外部
端子へ直接的に接続される。そうであるから、例えば静
電放電保護装置等のある種のその他の回路（不図示）
を、図１の回路と共に実現される。更に、図１の回路は
専用の出力端子ＯＵＴi ，ＯＵＴj を駆動するための状
態を示しているが、出力駆動回路はデータを供給するの
みならず集積回路外部からデータを受取る共通入力／出
力端子を駆動することも可能である。
【０００８】図１の例においては、出力ドライバ２i が
ラインＤＡＴＡi 上に存在する論理状態に対応する論理
状態で出力端子ＯＵＴi を駆動し、一方出力ドライバ２
j がラインＤＡＴＡj 上に存在する論理状態に対応する
論理状態で出力端子ＯＵＴjを駆動する。勿論、集積回
路チップ上には２個を超えた数の出力ドライバ２が存在
することがもくろみられており、例えば、最近のマイク
ロプロセサ及びメモリ装置では、高々、１６個又は３２
個の出力端子を有する場合があり、従って１６個又は３
２個の出力ドライバ２を有する場合がある。出力ドライ
バ２i ，２j は、同様の構成を有しており、従って、出
力ドライバ２i についての以下の説明は同一の集積回路
上のその他の出力ドライバ２の構成及び動作についても
同様に当てはまる。
【０００９】出力ドライバ２i はＣＭＯＳプシュプル型
であって、従ってＰチャンネルプルアップトランジスタ
４とＮチャンネルプルダウントランジスタ８とを有して
いる。トランジスタ４及び８のドレインは共に出力端子
ＯＵＴi へ接続しており、トランジスタ４のソースはＶ
ccへバイアスされており且つトランジスタ８のソースは
接地へバイアスされている。入力データラインＤＡＴＡ
i は、非反転バッファ６を介してＰチャンネルプルアッ
プトランジスタ４のゲートへ接続している。入力データ
ラインＤＡＴＡi は、トランジスタ１０，１２，１４か
ら構成される反転用論理関数部によってＮチャンネルプ
ルダウントランジスタ８へ結合しており、このような論
理関数部は、以下の説明から明らかとなるように、出力
ドライバ２i のスイッチング速度即ちスリューレートを
制御する機能も有している。
【００１０】Ｎチャンネルプルダウントランジスタ８の
ゲートはＰチャンネルトランジスタ１２及びＮチャンネ
ルトランジスタ１４のドレインから駆動され、トランジ
スタ１２及び１４のゲートは入力データラインＤＡＴＡ
i へ接続している。従って、トランジスタ１２，１４は
入力データラインＤＡＴＡi の論理状態の論理的反転を
行なう。トランジスタ１４のソースは接地へバイアスさ
れており、一方トランジスタ１２のソースはＰチャンネ
ルバイアストランジスタ１０のドレインへ接続してお
り、トランジスタ１０のソースはＶccへバイアスされて
いる。Ｐチャンネルバイアストランジスタ１０のゲート
はバイアス回路５によって発生されるバイアス信号（ラ
インＢＩＡＳ上）によって駆動される。この構成におい
ては、トランジスタ１０によって導通される電流が、入
力データラインＤＡＴＡi が低（即ち、トランジスタ８
がターンオン）である場合に、トランジスタ１２の駆動
電流を制御し、従ってトランジスタ８のゲートが入力デ
ータラインＤＡＴＡi の高から低への遷移に応答して高
へプルされる速度を制御する。従って、トランジスタ１
０の電流は、出力端子ＯＵＴi が論理高レベルから論理
低レベルへスイッチされる場合にプルダウントランジス
タ８がターンオンされる速度を制御する。
【００１１】当該技術において公知の如く、負荷へ印加
される電流の時間的変化割合（ｄＶ＝Ｌｄｉ／ｄｔ）の
結果として誘導性ノイズが発生される。従って、スイッ
チング速度が高いと、一般的にノイズが増加する。何故
ならば、電流の時間的変化割合が増加するからである。
回路設計者は、通常、スイッチング速度及びノイズと相
対的に動作点を最適条件に選択する。この最適条件を維
持するために、バイアス回路５は電源電圧、温度、処理
変動における変動を補償するバイアス電圧をラインＢＩ
ＡＳ上に供給する。
【００１２】図１のＣＭＯＳ構成においては、Ｎチャン
ネルプルダウントランジスタ８はＰチャンネルプルアッ
プトランジスタ４よりも一層高速でスイッチし、それ
は、当該技術において公知の如く、チャンネル移動度が
ＰチャンネルトランジスタよりもＮチャンネルトランジ
スタの方が通常一層高いという理由による。そうである
から、図１の例においては、スリューレート制御は、Ｎ
チャンネルプルダウントランジスタ８がターンオンされ
る速度を制御するためにのみ使用され、Ｐチャンネルプ
ルアップトランジスタ４がターンオンされる速度を制御
するためには使用されない。
【００１３】然しながら、バイアス回路５を介してライ
ンＢＩＡＳ上にバイアス電圧を発生させる従来の技術は
制限されたものであった。１つの一般的な技術は、温度
変動に対する補償を行なうためにバイアス回路５を使用
するものである。当該技術において公知の如く、ＭＯＳ
トランジスタのスレッシュホールド電圧は温度とは逆に
変化する。従って、従来の技術では、補償用バイアス電
圧を発生させるためにスレッシュホールド電圧変動に依
存することによって温度変動を補償していた。例えば、
図１の回路においては、Ｐチャンネルトランジスタスレ
ッシュホールド電圧の変動に追従するためにバイアス回
路５がラインＢＩＡＳ上の電圧を調節しており、従って
トランジスタ１０に対する電圧の大きさ｜Ｖgs−Ｖtp｜
は温度に関して一定の状態を維持する。
【００１４】然しながら、スレッシュホールド電圧に基
づいたバイアス回路を使用することは、温度変動及び処
理パラメータ変動の両方を補償するのには適したもので
はないことが判明した。何故ならば、スレッシュホール
ド電圧自身処理パラメータであるからである。従って、
処理パラメータにおける変動は回路が温度に対して補償
する能力に影響を与える場合がある。正に、温度に対し
て補償されている従来のバイアス電圧発生回路は、電源
電圧における変動及び処理変動に対して良好に補償され
ているものではないことが判明した。
【００１５】
【発明が解決しようとする課題】本発明は、電源電圧及
び処理パラメータにおける変動に追従する補償されたバ
イアス電圧を発生することの可能なバイアス回路を提供
することを目的とする。本発明の別の目的とするところ
は、温度変動を考慮する必要がないように電源電圧及び
処理パラメータにおける変動を確実に補償するバイアス
回路を提供することである。
【００１６】
【課題を解決するための手段】本発明は、処理パラメー
タ及び電源電圧における変動に追従する電圧を発生する
バイアス回路において実現することが可能である。その
バイアス電圧は、カレントミラーの入力枝内の電流を設
定する抵抗分圧器に基づいており、カレントミラーの出
力枝は論理ゲートへ印加されるバイアス電圧を発生す
る。本バイアス回路は、飽和状態に維持される変調用ト
ランジスタに基づいており、それはリニアな負荷装置を
横断しての電流を制御する。その結果、バイアス電圧
は、バイアス電圧が電源電圧における上昇（従って、駆
動電流における上昇）を追従するようにトランジスタ駆
動電流（それは電源電圧に基づいている）の関数として
変調される。更に、例えば、処理パラメータ変動から発
生する如く、カレントミラーを介しての電流における変
動がリニアな負荷装置を横断しての電圧において反映さ
れる。電源電圧及び処理パラメータにおける変動に対し
ての確実なる補償が行なわれる。
【００１７】
【発明の実施の形態】図２を参照して、本発明の好適実
施例に基づくバイアス回路２０の構成及び動作について
詳細に説明する。一般的に、バイアス回路２０はカレン
トミラーバイアス回路であって、その場合に、カレント
ミラーの基準枝は分圧器に応答する。以下の説明から明
らかな如く、バイアス回路２０は、電源電圧Ｖccの値に
おける変動と一貫した態様で且つある製造処理パラメー
タに対してマッチングした態様で変化するバイアス電圧
をラインＢＩＡＳ上に供給することを意図している。
【００１８】例えば、バイアス回路２０は、ラインＢＩ
ＡＳ上のこのような電圧を図１の駆動回路２におけるト
ランジスタ１０のゲートへ供給することが可能である。
この場合には、Ｐチャンネルトランジスタ１０のゲート
対ソース電圧がＶccにおける変動に関し実質的に一定の
状態を維持し、従ってその電流が一定の状態を維持する
ものであることが望ましく、換言すると、ラインＢＩＡ
Ｓ上のそのゲートにおける電圧がＶccにおける変動に追
従する。このことは、これらの変動にも拘らず、駆動回
路２の駆動特性が最適化された速度対ノイズ動作点に留
まることを確保し、従って集積回路の最適化動作をその
仕様範囲にわたり確保している。
【００１９】本発明のこの実施例においては、バイアス
回路２０は、Ｖcc電源と接地との間に直列接続されてい
る抵抗２１，２３からなる分圧器を有している。抵抗２
１，２３の間のノードにおけるこの分圧器の出力はＮチ
ャンネルトランジスタ２８のゲートへ接続している。抵
抗２１，２３は、好適には、通常の態様でポリシリコン
抵抗として実現される。図２に示した如く、分圧器の各
枝内に付加的な抵抗２５，２７を設けることが可能であ
り、ヒューズ２４，２６がそれらと並列接続されてい
る。このような態様で、バイアス回路２０が実現される
集積回路はヒューズによってプログラムすることが可能
であり、所望により、トランジスタ２８のゲートへ印加
される電圧の調節を行なうことを可能としている。ま
た、分圧器の出力電圧をより広い範囲で調節することを
可能とするために、複数個の付加的な抵抗２５，２７及
びそれらに付随するヒューズを分圧器内に設けることが
可能である。
【００２０】上述した如く、トランジスタ２８のゲート
は抵抗２１，２３からなる出力を受取る。トランジスタ
２８のソースは接地へバイアスされており、且つトラン
ジスタ２８のドレインはＰチャンネルトランジスタ３０
のドレイン及びゲートへ接続しており、トランジスタ３
０のソースはＶccへ接続している。トランジスタ２８，
３０を組合わせたものはカレントミラーの基準枝であ
り、カレントミラーを介して導通される電流は抵抗２
１，２３からなる分圧器の出力電源によって実質的に制
御される。従って、トランジスタ２８のゲートへ印加さ
れる電圧、従ってカレントミラーの基準枝内をトランジ
スタ２８，３０によって導通される電流は、Ｖcc電源の
電圧における変動に従って変化するが、変化するＶccと
相対的に同一の比を維持する。
【００２１】バイアス回路２０におけるカレントミラー
の出力枝は、Ｐチャンネルミラートランジスタ３２及び
リニア負荷装置３４を有している。カレントミラーの態
様で、Ｐチャンネルトランジスタ３２のソースはＶccへ
接続しており、そのゲートはトランジスタ３０のゲート
及びドレインへ接続している。トランジスタ３２のドレ
インはラインＢＩＡＳにおいてリニア負荷装置３４へ接
続している。負荷装置３４はソースが接地されており且
つゲートがＶccに接続されたＮチャンネルトランジスタ
３４として実現することが可能であり、その場合には、
トランジスタ３２，３４の共通ドレインノードがライン
ＢＩＡＳ上にバイアス電圧出力を駆動する。一方、リニ
ア負荷装置３４は精密な抵抗、又は２端子ダイオードと
して実現することが可能である。
【００２２】いずれの場合にも、リニア負荷装置３４は
例えばチャンネル長等の処理パラメータにおける変動に
対しての補償を与える上で重要である。トランジスタ３
０，３２のチャンネル長における変動は、トランジスタ
３２によって導通される電流において変動を発生し、従
って、負荷装置３４のリニア特性のために、ラインＢＩ
ＡＳ上の電圧に対応した変動を発生させる。従って、バ
イアス回路２０は、集積回路におけるトランジスタによ
る電流の導通に影響を与える処理パラメータにおける変
動を追従する出力電圧をラインＢＩＡＳ上に供給する。
【００２３】前述した如く、トランジスタ３２によって
導通される電流は、トランジスタ３０を介して導通され
る電流とマッチ即ち一致するか又は特定の整数倍である
ように制御される。トランジスタ２８，３０を介して導
通される電流はＶcc電源の分圧された電圧に従って制御
されるので、トランジスタ３２によって導通される電流
（従って、ラインＢＩＡＳ上の電圧）はＶcc電源によっ
て制御される。以下に詳細に説明する如く、リニアな負
荷３４を横断しての電圧降下における変調によって、ラ
インＢＩＡＳ上の電圧もＶcc電源電圧における変調に追
従する。
【００２４】バイアス回路２０におけるトランジスタの
間のある寸法関係が適切なる補償を確保する上で極めて
重要であると考えられる。最初に、トランジスタ２８
は、好適には、使用される製造プロセスに対して最小チ
ャンネル長及びチャンネル幅そのものではないがその近
傍である。最小チャンネル長の近傍を使用することが好
適である。従って、トランジスタ２８によって導通され
る電流は、集積回路における最も高い性能のトランジス
タに対するチャンネル長における変動に従って変化す
る。より長いチャンネル長を使用することは処理変動に
対するトランジスタ２８の感度をより低いものとさせ
る。然しながら、ホットエレクトロン効果及び短チャン
ネル効果を回避するためにチャンネル長は最小のものよ
りも幾分長めである。更に、トランジスタ２８は、好適
には、最小のものではないが比較的小さいチャンネル幅
を有するものであり、それによりチャンネルを介して導
通する電流を最小とし、特にバイアス回路２０はトラン
ジスタ２８，３０（及びミラー枝トランジスタ３２及び
リニア負荷３４）を介して常にＤＣ電流を導通させるも
のであることを考慮するとそのことが言える。最近の製
造プロセスに基づいてのトランジスタ２８の寸法の例
は、チャンネル長が０．８μｍでありチャンネル幅が
４．０μｍであり、その場合のプロセス最小値は０．６
μｍ及び１．０μｍである。
【００２５】トランジスタ２８及びリニアな負荷装置３
４（トランジスタとして実現されている場合）を夫々適
切にバイアスさせるためにはＰチャンネルトランジスタ
３０，３２も適切に寸法構成されねばならない。ライン
ＢＩＡＳ上のバイアス電圧を適切に補償するためには、
トランジスタ２８は、好適には、飽和（二乗法則）領域
内にバイアスさせ、一方トランジスタ３４はリニア（即
ちトライオード）領域内にバイアスさせる。このこと
は、トランジスタ３４が実効的にリニアな抵抗性負荷装
置として作用することを可能とし、一方トランジスタ２
８は飽和状態にとどまる。図２におけるバイアス回路２
０の構成から明らかな如く、このようなバイアス動作は
トランジスタ２８及び３０の相対的な寸法及びトランジ
スタ３２及び３４の相対的な寸法に依存している。
【００２６】トランジスタ２８を飽和状態に維持しなが
らトランジスタ２８のゲートにおける電圧が可及的にＶ
ccに近いものとすることを可能とするためにトランジス
タ３０が実際的に可能な程度に大型のものとすることが
望ましい。何故ならば、Ｖccにおける変動は、抵抗２
１，２３から構成される分圧器によって定義される比に
おいてトランジスタ２８のゲートへ印加されるからであ
り、従って、トランジスタ２８を飽和状態に維持しなが
ら、この比を可及的に１に近いものとすることが望まし
い。トランジスタ３０に対して大きなＷ／Ｌの比はその
ドレイン対ソース電圧を比較的小さなものとすることを
可能とし、従ってトランジスタ２８のドレイン電圧を一
層高いものとさせ、そのことはトランジスタ２８を飽和
状態に維持したままトランジスタ２８のゲートにおける
電圧を一層高いものとすることを可能とする。従って、
バイアス回路２０の追従能力はトランジスタ３０が極め
て大きなものとすることによって改善される。
【００２７】上述した例においては、Ｖcc電源電圧は公
称的に５．０Ｖであり、以下の表は、各々のチャンネル
長が０．８μｍである場合に対しての図２の構成におけ
るトランジスタ２８，３０，３２，３４の好適なチャン
ネル幅（ミクロン）を表わしている。
【００２８】 表トランジスタ チャンネル幅（μｍ） ２８ ４．０ ３０ ３２．０ ３２ ７６．０ ３４ ４．０ バイアス回路２０のこの例は、Ｖcc電源電圧の比較的広
い範囲にわたってラインＢＩＡＳ上の電圧の良好なトラ
ッキング即ち追従性を維持する上で効果的であることが
判明した（シミュレーションによって）。図３は本発明
に基づくバイアス回路２０の動作を示した、０．８ミク
ロン製造プロセスにおける最大及び最小トランジスタチ
ャンネル長に対してシミュレートしたＶccの関数として
のラインＢＩＡＳ上の電圧のプロットを示している。図
３における曲線４４，４６は、夫々、０℃及び１００℃
接合温度においての低電流処理コーナー（即ち最大チャ
ンネル長）に対応しており、図３における曲線４８，５
０は、夫々、０℃及び１００℃の接合温度においての高
電流処理コーナー（即ち、最小チャンネル長）に対応し
ている。図３から明らかな如く、ラインＢＩＡＳ上の電
圧による上昇するＶccのトラッキング即ち追従性は極め
て正確であり、温度及び処理パラメータの広い範囲にわ
たってそのことが言える。
【００２９】次に、図４を参照すると、上述したような
Ｖcc及び処理に対して補償したバイアス回路２０の出力
ドライバ回路への組込みが示されている。出力ドライバ
回路２i の構成は図１に関して上述したものと類似して
おり、従って同様の構成要素には同様の参照番号を付し
てある。然しながら、上述した如き本発明の好適実施例
に基づくバイアス回路２０が従来のバイアス回路５の代
わりに使用されている。従って、トランジスタ１０のゲ
ートへ印加されるラインＢＩＡＳ上の電圧はＶcc電源電
圧における変動（トランジスタ１０のソースにおいて）
追従する。その結果、駆動回路２におけるトランジスタ
１０を介して導通される電流は実質的に一定状態に維持
される。何故ならば、そのゲート対ソース電圧は一定状
態に維持されるからである。
【００３０】次に、図５を参照して、本発明の好適実施
例に基づくバイアス回路２０の別の例について詳細に説
明する。図５におけるバイアス回路２０は上述した如き
本発明の好適実施例に基づいて構成されている。この例
においては、ラインＢＩＡＳが遅延ゲート６０へ印加さ
れ、ラインＩＮにおける信号が高から低への遷移を行な
う場合に対してラインＩＮ上の信号とラインＯＵＴ上の
対応する信号との間の伝播遅延を制御する。この例にお
いては、遅延ゲート６０は実質的にＣＭＯＳインバータ
として構成されておりＰチャンネルプルアップトランジ
スタ５４及びＮチャンネルプルダウントランジスタ５６
はそれらのドレインを共通して駆動ラインＯＵＴへ接続
しており、且つそれらのゲートをラインＩＮへ接続して
いる。トランジスタ５６のソースは通常のとおり接地へ
接続されている。
【００３１】この例においては、Ｐチャンネルトランジ
スタ５２は、それらのソース／ドレイン経路をＶccとト
ランジスタ５４のソースとの間に直列して接続してい
る。トランジスタ５２のゲートは共にラインＢＩＡＳへ
接続している。そうであるから、ラインＩＮが高から低
への遷移を行なうことに応答してラインＯＵＴをプルア
ップするために使用されているトランジスタ５４を介し
てＶccからの電流は、バイアス回路２０からのラインＢ
ＩＡＳ上の電圧の制御下でトランジスタ５２の導通によ
って制限される。従って、遅延ゲート６０を介しての伝
播遅延はラインＢＩＡＳ上の電圧によって制御される。
２つのトランジスタ５２が図５において示されている
が、所望の遅延特性に依存して、単一のトランジスタ５
２又は２個以上のトランジスタ５２を使用することが可
能であることは勿論である。
【００３２】上述した如く、ラインＢＩＡＳ上の電圧は
電源電圧及び処理パラメータにおける変動に追従する。
従って、本発明のこの実施例に基づく遅延ゲート６０に
おけるトランジスタ５２のゲート対ソース電圧はＶccに
おける変動及び処理パラメータにおける変動に関して比
較的一定に維持され、そのことは、遅延ゲート６０を介
して伝播遅延をこのような変動に関し比較的一定に維持
する。その結果、本発明のこの実施例に基づく遅延ゲー
ト６０は、集積回路設計者が電源電圧及び処理パラメー
タにおける変動に関し伝播遅延が比較的一定に維持され
るという知識の下で、ある内部クロックタイミングをよ
り積極的に設計することを可能としている。従って、低
及び高電流処理コーナー及び低及び高電源電圧の間に必
要とされる保護領域はより少ない。
【００３３】次に、図６を参照して、本発明の好適実施
例に基づくバイアス回路２０の別の仕様状態について詳
細に説明する。即ち、この場合は、バイアス回路２０を
パルス発生回路において使用する場合である。図６は、
ラインＩＮにおける論理信号の遷移に応答してラインＰ
ＬＳにおいてパルスを発生させるパルス発生回路を示し
ている。要約すると、ＮＡＮＤ機能６２がその２つの能
力における論理レベルが両方とも高論理レベルにあるこ
とに応答してラインＰＬＳ上に低論理レベルを供給し且
つそうでなければ低論理レベルを供給する。ラインＩＮ
はＮＡＮＤ機能６２の第一入力へ直接接続されており且
つ奇数個の直列した遅延用反転機能部６０，６１（この
場合には、このような５個の機能部であるが、任意の数
の機能部を使用することが可能である）を介してＮＡＮ
Ｄ機能部６２の第二入力へ接続されている。そうである
から、定常状態において、ＮＡＮＤ機能部６２への２つ
の入力は互いに論理的に相補的な状態である（即ち、反
転要素６０，６１が奇数個であるから）。然しながら、
ラインＩＮにおいての信号の遷移に続く遅延期間の間
（このような遅延期間は直列した機能部６０，６１の伝
播遅延によって定義される）、ＮＡＮＤ機能部６２への
２つの入力は同一である。従って、本発明のこの実施例
においては、ラインＩＮにおいての低から高への遷移に
続く期間に対しラインＰＬＳ上に正論理パルスが発生さ
れ、その期間は直列した機能部６０，６１の伝播遅延に
よって決定される。
【００３４】遅延ゲート６０は図５に関して上述した如
くに構成されており、従って、その入力において受取ら
れる高から低への論理遷移の反転において上述した如く
に構成されたバイアス回路２０からのラインＢＩＡＳに
よって制御される比較的一定な伝播遅延を与える。図６
の回路においては、回路の全体的な遅延（従って、ライ
ンＰＬＳにおけるパルス幅）が主に遅延ゲート６０によ
って決定されることが望ましく、従ってラインＰＬＳに
おけるパルス幅は電源電圧及び処理パラメータにおける
変動に対して補償される。従って、本発明のこの実施例
においては、ラインＰＬＳにおけるパルスがラインＩＮ
における低から高への遷移に応答してＮＡＮＤ機能部に
よって発生されるので、遅延ゲート６０は５個の反転機
能部のシリーズにおいて２番目及び４番目として位置さ
れており、従来のインバータ６１が１番目、３番目、５
番目に位置されている。このように、ラインＩＮにおい
ての低から高への遷移は１回又は３回の反転の後に高か
ら低への遷移として遅延ゲート６０の入力へ与えられ
る。
【００３５】従って、図６の回路は遅延ゲート６０によ
って決定される幅のパルスを発生させることが可能であ
り、それは電源電圧及び処理パラメータにおける変動に
関し比較的一定に維持される。従って、回路設計者は、
最高速度電圧及び処理条件においてパルス幅が過剰に小
さなものとなることがないことの信頼性をもって、集積
回路に対する最悪状態の電圧及び処理条件に対し積極的
に設計を行なったパルスを発生させるために図６の回路
を使用することが可能である。
【００３６】次に、図７を参照して、本発明の別の実施
例に基づくバイアス回路２０′について詳細に説明す
る。回路２０′における構成要素であって回路２０にお
ける構成要素と類似したものには同一の参照番号を付し
てある。
【００３７】バイアス回路２０′は上述したバイアス回
路２０と同様に構成されている。然しながら、この実施
例においては、ゲート電圧がＶcc電源電圧の特定した一
部であるようにリニアな負荷トランジスタ３４のゲート
が分圧器３８によって設定される。トランジスタ３４は
実質的にリニアな負荷として動作するが、実際には、電
圧制御型抵抗であって、そのオン抵抗はゲート対ソース
電圧の関数である。Ｖccの一部のみをトランジスタ３４
のゲートへ図７に示した如く印加することによってトラ
ンジスタ３４の不所望の抵抗の減少がＶccが正の遷移を
する場合に減少させることが可能である。
【００３８】本発明の別の実施例に基づくバイアス回路
２０′も、所望によりスリューレート制御機能をディス
エーブル即ち動作不能状態とさせる回路を有している。
バイアス機能がディスエーブルされると、駆動回路２の
トランジスタ１０が完全にターンオンされこの例の場合
には、ラインＢＩＡＳ上の低論理レベルが与えられる。
図７に示した如く、ＮＯＲ機能部４０は、例えば、ライ
ンＤＩＳ及びＳＴＲＥＳＳ上の入力を受取る。ラインＤ
ＩＳは集積回路の他の箇所で発生され、且つバイアス回
路２０′がディスエーブルされるべき場合に高論理レベ
ルを与え、ラインＤＩＳは特定の動作に対して存在する
べく動的に発生させることが可能であり、一方ラインＤ
ＩＳは製造プロセスにおいてヒューズを開放させること
によってバイアス回路２０′を強制的にディスエーブル
状態とさせるようなヒューズ回路によって駆動すること
が可能である。ラインＳＴＲＥＳＳは例えば集積回路内
のあるノードへ過剰に高い電圧が供給されること等の特
別のテストモード期間中に高論理レベルを与える。従っ
て、ラインＳＴＲＥＳＳは、例えば、当該技術において
公知の如く、過剰電圧条件に応答する特別テストモード
制御回路によって発生される。
【００３９】従って、ＮＯＲゲート４０の出力はその入
力端におけるラインＤＩＳ及びＳＴＲＥＳＳのいずれも
がアサートつまり活性化されていないことに応答してラ
インＥＮ上に高論理レベル信号を与えてバイアス回路２
０′をイネーブル即ち動作可能状態とさせ、ＮＯＲゲー
ト４０は、逆に、ラインＤＩＳ及びＳＴＲＥＳＳ上にお
いていずれかのディスエーブル条件が表示されているこ
とに応答してラインＥＮ上に低論理レベルを与える。ラ
インＥＮはパスゲート４２のＮチャンネル側に直接的に
接続しており、且つインバータ４１を介してパスゲート
４２のＰチャンネル側へ接続しており、従ってパスゲー
ト４２は、ラインＥＮが高である場合に導通状態であ
り、且つラインＥＮが低（即ち、インバータ４１の出力
におけるラインＤＥＮが高）である場合に開放状態であ
る。ラインＤＥＮはＮチャンネルトランジスタ４４及び
４６のゲートへ接続している。トランジスタ４４のドレ
インはトランジスタ２８のゲートへ接続しており、トラ
ンジスタ４４，４６のソースは接地へ接続している。
【００４０】動作について説明すると、ラインＤＩＳ及
びＳＴＲＥＳＳの両方が低であることによってラインＥ
Ｎが高であると、パスゲート４２は導通状態であり且つ
トランジスタ４４及び４６はターンオフする。この条件
においてのバイアス回路２０′の動作は上述したバイア
ス回路２０のものと同一であり、従って上述した如く動
作を最適化条件及びその近傍に維持するような態様で駆
動回路２におけるトランジスタ１０を制御するようにＶ
CC電源電圧における変化に対しラインＢＩＡＳが追従す
る。ラインＤＩＳ及びＳＴＲＥＳＳのいずれかが高レベ
ルにアサート即ち活性化されることに起因してラインＥ
Ｎが低であり且つラインＤＥＮが高であると、パスゲー
ト４２がターンオフする。ラインＤＥＮが高であること
によってトランジスタ４４がターンオンされ、そのこと
はそのゲートを接地へプルすることによってトランジス
タ２８をターンオフし、このことはトランジスタ３０，
３２のいずれかから電流が導通されることを禁止する。
ラインＤＥＮが高であることによってトランジスタ４６
がターンオンされ、ラインＢＩＡＳを接地へプルする。
図１を参照すると、ラインＢＩＡＳが接地であることに
よってＰチャンネルトランジスタ１０が完全にターンオ
ンされその場合に、駆動回路２のスリューレートは制御
されない。従って、この変形例に基づくバイアス回路２
０′は、駆動回路２に対してスリューレート制御機能を
ディスエーブルさせることを可能とする。
【００４１】上述した実施例のいずれかに基づき、本発
明は、集積回路内において種々のタイミングパルスを最
適化させることを可能とする重要な利点を提供してい
る。上述した如く、この最適化は集積回路における出力
ドライバのスリューレート又はスイッチング速度の制御
に対して適用することが可能であり、且つ遅延ゲート及
びパルス発生回路を最適化させるために適用することが
可能である。この最適化は、本発明に基づいて、電源電
圧における変動及びチャンネル長等の重要な処理パラメ
ータにおける変動に関し維持される。
【００４２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来の出力ドライバを示した概略図。
【図２】 本発明の好適実施例に基づくバイアス回路を
示した概略図。
【図３】 図２の回路によって発生される種々の処理条
件及び温度に対してのバイアス電圧対Ｖcc電源電圧のプ
ロットを示したグラフ図。
【図４】 図２のバイアス回路を組込んだ出力ドライバ
を示した概略図。
【図５】 本発明の別の実施例に基づく図４のドライバ
において使用したバイアス回路の概略図。
【図６】 本発明の好適実施例に基づいて発生されたバ
イアス電圧を使用する遅延装置の概略図。
【図７】 本発明の好適実施例に基づいて発生されたバ
イアス電圧を使用するパルス発生回路を示した概略図。
【符号の説明】
２ｉ 出力ドライバ回路 ２０ バイアス回路 ２０′ バイアス回路 ６０ 遅延ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ 19/0175 19/00 １０１Ｆ (72)発明者 デイビッド シー． マククルーア アメリカ合衆国， テキサス 75007， カーロルトン， エリザベス ドライブ 3701 (72)発明者 トーマス エイ． ティール アメリカ合衆国， テキサス 78749， オースチン， ロバート バーンズ ドラ イブ 3803

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 集積回路において補償済のバイアス電圧
    を発生する回路において、 分圧した電圧を発生するために電源電圧と基準電圧との
    間に結合されている抵抗分圧器が設けられており、 基準枝と出力枝とを具備するカレントミラーが設けられ
    ており、前記基準枝を介しての電流は前記分圧された電
    圧によって制御され、且つ前記出力枝が、前記基準枝を
    介しての電流に対応するミラー電流を導通させるミラー
    トランジスタと、前記ミラー電流を導通させ且つ、ミラ
    ー電流に応答して、バイス出力ノードにおいてバイアス
    電圧を発生させる負荷とを有する、ことを特徴とする回
    路。
  2. 【請求項２】 請求項１において、前記カレントミラー
    の基準枝が、ドレインをミラーノードへ接続しておりソ
    ースを前記電源電圧へ接続しており且つゲートをドレイ
    ンへ接続している基準トランジスタと、前記ミラーノー
    ドと基準電圧との間に接続した導通経路を具備すると共
    に前記分圧した電圧を受取る制御端子を具備する変調用
    トランジスタとを有することを特徴とする回路。
  3. 【請求項３】 請求項２において、前記ミラートランジ
    スタが、前記電源電圧とバイアス出力ノードとの間に接
    続したソース／ドレイン経路を有すると共に、前記ミラ
    ーノードへ接続した制御端子を有することを特徴とする
    回路。
  4. 【請求項４】 請求項３において、前記負荷が、前記バ
    イアス出力ノードと基準電圧との間に接続した導通経路
    を具備すると共にリニア領域にバイアスさせるための電
    圧を受取る制御端子を具備する負荷トランジスタを有す
    ることを特徴とする回路。
  5. 【請求項５】 請求項４において、前記基準トランジス
    タ及びミラートランジスタがＰチャンネル電界効果トラ
    ンジスタであり、且つ前記変調用トランジスタ及び負荷
    トランジスタがＮチャンネル電界効果トランジスタであ
    ることを特徴とする回路。
  6. 【請求項６】 請求項５において、前記基準トランジス
    タの寸法を、前記変調用トランジスタが飽和領域にバイ
    アスされるように選択されていることを特徴とする回
    路。
  7. 【請求項７】 請求項６において、前記ミラートランジ
    スタの寸法が、前記負荷トランジスタがリニア領域にバ
    イアスされるように選択されていることを特徴とする回
    路。
  8. 【請求項８】 請求項４において、前記負荷トランジス
    タの制御端子において受取られる電圧が前記電源電圧の
    一部であることを特徴とする回路。
  9. 【請求項９】 請求項１において、前記負荷が抵抗であ
    ることを特徴とする回路。
  10. 【請求項１０】 請求項１において、前記負荷がダイオ
    ードであることを特徴とする回路。
  11. 【請求項１１】 請求項１において、前記バイアス回路
    が、更に、ディスエーブル信号に応答して前記分圧器を
    前記カレントミラーから切断させるために前記分圧器と
    前記カレントミラーとの間に結合されているパスゲート
    を有することを特徴とする回路。
  12. 【請求項１２】 データノードにおいて受取られたデー
    タ信号に応答して出力ノードを論理関数へ駆動させる出
    力ドライバ回路において、 前記出力ノードと第一電源電圧との間に接続されている
    導通路を具備すると共に制御端子を具備する第一駆動ト
    ランジスタが設けられており、 入力が前記データノードへ結合されると共に出力が前記
    第一駆動トランジスタの制御端子へ結合されているスリ
    ューレート制御関数部が設けられており、前記スリュー
    レート制御関数部は、導通経路及び制御電力を具備する
    電流制限用トランジスタと、前記第一駆動トランジスタ
    の制御端子と第一電圧との間において前記電流制限用ト
    ランジスタの導通経路と直列接続されている導通経路を
    具備すると共に前記データモードへ結合されている制御
    端子を具備しており前記第一電圧が前記第一駆動トラン
    ジスタの制御端子へ印加されると前記第一電圧が前記第
    一駆動トランジスタをターンオンさせる第一トランジス
    タと、一端側において前記第一駆動トランジスタの制御
    端子へ接続されており且つ他端側において第二電圧へ接
    続されている導通経路を具備すると共に前記データノー
    ドへ結合されている制御端子を具備する第二トランジス
    タと、前記第一電圧における変動に追従する前記電流制
    限用トランジスタの制御端子へバイアス電圧を印加させ
    るバイアス回路とを有しており、 前記バイアス回路が、分圧された電圧を発生させるため
    に前記第一電圧と基準電圧との間に結合されている抵抗
    分圧器と、基準枝及び出力枝を具備しており前記基準枝
    を介しての電流が前記分圧された電圧によって制御され
    るカレントミラーとを有しており、 前記出力枝が、前記基準枝を介しての電流に対応するミ
    ラー電流を導通させるミラートランジスタと、前記ミラ
    ー電流を導通させると共に前記ミラー電流に応答してバ
    イアス出力ノードにおいてバイアス電圧を発生させる負
    荷とを有する、ことを特徴とする回路。
  13. 【請求項１３】 請求項１２において、前記第二電圧及
    び前記第一電源電圧が同一の電圧であることを特徴とす
    る回路。
  14. 【請求項１４】 請求項１２において、更に、前記出力
    ノードと第二電源電圧との間に接続されている導通経路
    を具備すると共に前記データノードへ結合されている制
    御端子を具備する第二駆動トランジスタが設けられてい
    ることを特徴とする回路。
  15. 【請求項１５】 請求項１２において、前記カレントミ
    ラーの基準枝が、ミラーノードと第一電圧との間に接続
    されているソース／ドレイン経路を具備すると共にドレ
    インへ接続されているゲートを具備する基準トランジス
    タと、前記ミラーノードと第二電圧との間に接続されて
    いる導通経路を具備すると共に前記分圧された電圧を受
    取る制御端子を具備する変調用トランジスタとを有して
    おり、前記ミラートランジスタは前記第一電圧とバイア
    ス出力ノードとの間に接続されているソース／ドレイン
    経路を具備すると共に前記ミラーノードへ接続されてい
    る制御端子を具備しており、前記負荷は、前記バイアス
    出力ノードと第二電圧との間に接続されている導通経路
    を具備すると共に前記負荷トランジスタをターンオンさ
    せるための電圧へバイアスされている制御端子を具備す
    る負荷トランジスタを有している、ことを特徴とする回
    路。
  16. 【請求項１６】 請求項１２において、前記バイアス回
    路が、更に、前記ディスエーブル信号を受取ることに応
    答して前記電流制限用トランジスタをオフ状態へバイア
    スさせるために前記ディスエーブル信号を受取る制御電
    極を具備するディスエーブルトランジスタを有している
    ことを特徴とする回路。
  17. 【請求項１７】 バイアス電圧が電源電圧における変動
    と共に変動する場合において電源電圧に基づいてバイア
    ス電圧を発生する方法において、 電源電圧を分圧器へ印加して分圧された電圧を発生し、 前記分圧した電圧を変調用トランジスタの制御端子へ印
    加してカレントミラーの基準枝における基準電流を制御
    し、尚変調用トランジスタは飽和領域にバイアスされて
    おり、 前記基準電流をミラー動作させて前記カレントミラーの
    出力枝にミラー電流を発生させ、 前記ミラー電流を前記カレントミラーの出力枝内の負荷
    へ印加して前記バイアス電圧を発生させる、ことを特徴
    とする方法。
  18. 【請求項１８】 請求項１７において、前記変調用トラ
    ンジスタが前記カレントミラーの基準枝において導通経
    路を具備すると共に前記分圧器へ結合した制御端子を具
    備する電界効果トランジスタであって、前記変調用トラ
    ンジスタを飽和領域にバイアスさせることを特徴とする
    方法。
  19. 【請求項１９】 請求項１８において、前記カレントミ
    ラーの出力枝がミラートランジスタを有しており、且つ
    前記負荷が負荷トランジスタを有しており、前記ミラー
    トランジスタ及び負荷トランジスタの各々は、互いに直
    列接続した導通経路を具備しており、前記ミラートラン
    ジスタは、前記ミラートランジスタによって導通される
    電流が前記変調用トランジスタによって導通される電流
    をミラーするように前記カレントミラーの基準枝へ結合
    されている制御端子を具備しており、且つ前記負荷トラ
    ンジスタをリニア領域にバイアスさせることを特徴とす
    る方法。
  20. 【請求項２０】 遅延装置において、 導通経路及び制御電極を具備するプルアップトランジス
    タが設けられており、 電源電圧と基準電圧との間において前記プルアップトラ
    ンジスタの導通経路と直列接続されている導通経路を具
    備すると共に前記プルアップトランジスタの制御電極を
    入力ノードへ結合させている制御電極を具備するプルダ
    ウントランジスタが設けられており、前記プルアップト
    ランジスタ及びプルダウントランジスタはそれらは夫々
    の導通経路の間から出力ノードを駆動し、 前記プルアップトランジスタ及びプルダウントランジシ
    スタの導通経路と直列接続されている導通経路を具備す
    ると共に制御電極を具備する第一直列トランジスタが設
    けられており、 前記第一直列トランジスタの制御電極へ結合されている
    出力を具備するバイアス回路が設けられており、 前記バイアス回路は、分圧された電圧を発生するために
    前記電源電圧と基準電圧との間に結合されている抵抗分
    圧器と、基準枝と出力枝とを具備しており前記基準枝を
    介しての電流が分圧された電圧によって制御されるカレ
    ントミラーとを有しており、 前記出力枝が、前記基準枝を介しての電流に対応するミ
    ラー電流を導通させるためのミラートランジスタと、前
    記ミラー電流を導通させ且つ前記ミラー電流に応答して
    前記第一直列トランジスタの制御端子へ結合されるバイ
    アス電圧を発生させる負荷とを有する、ことを特徴とす
    る遅延装置。
  21. 【請求項２１】 請求項２０において、前記プルアップ
    トランジスタ及びプルダウントランジスタ及び第一直列
    トランジスタの導通経路と直列接続されている導通経路
    を具備すると共に前記バイアス回路の出力へ結合されて
    いる制御電極を具備する第一直列トランジスタが設けら
    れていることを特徴とする遅延装置。
  22. 【請求項２２】 請求項２０において、前記入力信号を
    受取るべく接続されている第一入力端を具備すると共に
    本遅延装置の出力を受取るべく結合されている第二入力
    端を具備しており前記入力信号の遷移に応答して出力端
    において開始し且つ本遅延装置によって決定される期間
    を具備するパルスを発生させるための論理関数部が設け
    られていることを特徴とする遅延装置。
JP7326060A 1994-12-16 1995-12-14 補償済のバイアス電圧を与える回路 Pending JPH0936673A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005275701A (ja) * 2004-03-24 2005-10-06 Denso Corp 定電流回路
JP2006197568A (ja) * 2004-12-13 2006-07-27 Semiconductor Energy Lab Co Ltd 半導体装置及びそれを用いた電子機器
JP2008529358A (ja) * 2005-01-20 2008-07-31 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ
US8054111B2 (en) 2004-12-13 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
JP2012119883A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体装置
CN115328252A (zh) * 2022-08-29 2022-11-11 复旦大学 运放电路及ldo电路

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0720078B1 (en) * 1994-12-30 1999-04-28 Co.Ri.M.Me. Threshold voltage extracting method and circuit using the same
JP2917877B2 (ja) * 1995-10-11 1999-07-12 日本電気株式会社 基準電流発生回路
JPH1028111A (ja) * 1996-07-10 1998-01-27 Oki Electric Ind Co Ltd ビット位相同期方法およびビット位相同期回路
JP3963990B2 (ja) * 1997-01-07 2007-08-22 株式会社ルネサステクノロジ 内部電源電圧発生回路
US5952833A (en) 1997-03-07 1999-09-14 Micron Technology, Inc. Programmable voltage divider and method for testing the impedance of a programmable element
US5883844A (en) * 1997-05-23 1999-03-16 Stmicroelectronics, Inc. Method of stress testing integrated circuit having memory and integrated circuit having stress tester for memory thereof
US5982639A (en) * 1997-11-04 1999-11-09 Power Integrations, Inc. Two switch off-line switching converter
US6226190B1 (en) 1998-02-27 2001-05-01 Power Integrations, Inc. Off-line converter with digital control
US6876181B1 (en) * 1998-02-27 2005-04-05 Power Integrations, Inc. Off-line converter with digital control
US6107851A (en) 1998-05-18 2000-08-22 Power Integrations, Inc. Offline converter with integrated softstart and frequency jitter
US6258672B1 (en) * 1999-02-18 2001-07-10 Taiwan Semiconductor Manufacturing Company Method of fabricating an ESD protection device
US6177817B1 (en) 1999-04-01 2001-01-23 International Business Machines Corporation Compensated-current mirror off-chip driver
US6169445B1 (en) * 1999-05-17 2001-01-02 Maxim Integrated Products, Inc. Current mode transmitter
US6300752B1 (en) * 1999-05-24 2001-10-09 Level One Communications, Inc. Common mode bias voltage generator
US6175221B1 (en) * 1999-08-31 2001-01-16 Micron Technology, Inc. Frequency sensing NMOS voltage regulator
US6448823B1 (en) * 1999-11-30 2002-09-10 Xilinx, Inc. Tunable circuit for detection of negative voltages
US7474131B1 (en) * 2000-01-21 2009-01-06 Infineon Technologies Ag Drive circuit
US6525514B1 (en) 2000-08-08 2003-02-25 Power Integrations, Inc. Method and apparatus for reducing audio noise in a switching regulator
US20040183769A1 (en) * 2000-09-08 2004-09-23 Earl Schreyer Graphics digitizer
US6566938B2 (en) * 2001-07-27 2003-05-20 Fujitsu Limited System for a constant current source
US7061304B2 (en) * 2004-01-28 2006-06-13 International Business Machines Corporation Fuse latch with compensated programmable resistive trip point
US7621463B2 (en) * 2005-01-12 2009-11-24 Flodesign, Inc. Fluid nozzle system using self-propelling toroidal vortices for long-range jet impact
US7362084B2 (en) * 2005-03-14 2008-04-22 Silicon Storage Technology, Inc. Fast voltage regulators for charge pumps
US7551021B2 (en) * 2005-06-22 2009-06-23 Qualcomm Incorporated Low-leakage current sources and active circuits
KR100790492B1 (ko) * 2005-07-01 2008-01-02 삼성전자주식회사 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법
US7233504B2 (en) 2005-08-26 2007-06-19 Power Integration, Inc. Method and apparatus for digital control of a switching regulator
US20080106917A1 (en) * 2006-11-02 2008-05-08 James Holt Variable edge modulation in a switching regulator
US7457091B2 (en) * 2006-12-07 2008-11-25 International Business Machines Corporation Pulldown driver with gate protection for legacy interfaces
US8018694B1 (en) 2007-02-16 2011-09-13 Fairchild Semiconductor Corporation Over-current protection for a power converter
US7719243B1 (en) 2007-11-21 2010-05-18 Fairchild Semiconductor Corporation Soft-start system and method for power converter
US7872883B1 (en) 2008-01-29 2011-01-18 Fairchild Semiconductor Corporation Synchronous buck power converter with free-running oscillator
US7723972B1 (en) 2008-03-19 2010-05-25 Fairchild Semiconductor Corporation Reducing soft start delay and providing soft recovery in power system controllers
US7915950B2 (en) * 2008-06-20 2011-03-29 Conexant Systems, Inc. Method and algorithm of high precision on-chip global biasing using integrated resistor calibration circuits
US9367711B1 (en) * 2008-09-04 2016-06-14 Intelleflex Corporation Battery assisted RFID tag with square-law receiver and optional part time active behavior
CN102024410B (zh) 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
TWI580189B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 位準位移電路及半導體積體電路
US9813064B2 (en) * 2013-12-17 2017-11-07 Intel Corporation Apparatus for high voltage tolerant driver
US9467098B2 (en) 2014-06-25 2016-10-11 Qualcomm Incorporated Slew rate control boost circuits and methods
US10951208B2 (en) 2017-08-04 2021-03-16 RACYICS GmbH Slew-limited output driver circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS514019Y1 (ja) * 1970-11-21 1976-02-04
JPS5652420A (en) * 1979-10-03 1981-05-11 Toshiba Corp Constant-current circuit
JPS58187015A (ja) * 1982-04-26 1983-11-01 Nippon Telegr & Teleph Corp <Ntt> スイツチト・キヤパシタ回路
US4864162A (en) * 1988-05-10 1989-09-05 Grumman Aerospace Corporation Voltage variable FET resistor with chosen resistance-voltage relationship
US4877978A (en) * 1988-09-19 1989-10-31 Cypress Semiconductor Output buffer tri-state noise reduction circuit
JPH0690653B2 (ja) * 1988-12-21 1994-11-14 日本電気株式会社 トランジスタ回路
US5028824A (en) * 1989-05-05 1991-07-02 Harris Corporation Programmable delay circuit
US5047707A (en) * 1990-11-19 1991-09-10 Motorola, Inc. Voltage regulator and method for submicron CMOS circuits
JP3288727B2 (ja) * 1991-05-24 2002-06-04 株式会社東芝 出力回路
US5168178A (en) * 1991-08-30 1992-12-01 Intel Corporation High speed NOR'ing inverting, MUX'ing and latching circuit with temperature compensated output noise control
US5448181A (en) * 1992-11-06 1995-09-05 Xilinx, Inc. Output buffer circuit having reduced switching noise
US5396110A (en) * 1993-09-03 1995-03-07 Texas Instruments Incorporated Pulse generator circuit and method
KR0127220B1 (ko) * 1994-10-13 1998-04-02 문정환 메모리소자의 출력버퍼회로

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005275701A (ja) * 2004-03-24 2005-10-06 Denso Corp 定電流回路
JP2006197568A (ja) * 2004-12-13 2006-07-27 Semiconductor Energy Lab Co Ltd 半導体装置及びそれを用いた電子機器
US8054111B2 (en) 2004-12-13 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
US8179170B2 (en) 2004-12-13 2012-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
JP2008529358A (ja) * 2005-01-20 2008-07-31 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ
JP2012119883A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体装置
CN115328252A (zh) * 2022-08-29 2022-11-11 复旦大学 运放电路及ldo电路
CN115328252B (zh) * 2022-08-29 2023-11-03 复旦大学 运放电路及ldo电路

Also Published As

Publication number Publication date
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US5654663A (en) 1997-08-05
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DE69529557T2 (de) 2003-12-11

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