JP2012119883A - 半導体装置 - Google Patents

Abstract

【課題】ドライブ能力およびスルーレートを調節可能な出力ドライバを備え、従来よりも微細化することができる半導体装置を提供する。
【解決手段】半導体装置は、コア回路から転送されるデジタルデータを出力するために複数のサブドライバを含む出力ドライバＯＤと、サブドライバを選択するセレクタとを備える。各サブドライバは、デジタルデータに従って出力データを立ち上げまたは立ち下げるために、第１の電源ＰＳ１と出力配線ＷＯＵＴとの間に接続された出力トランジスタＴＰ３０と、出力トランジスタＴＰ３０のゲートと第２の電源ＶＳＳとの間に直列に接続されたスイッチングトランジスタＴＮ３３およびスルーレート調整トランジスタＴＮ３４とを備える。各スルーレート調整トランジスタＴＮ３４は、出力データの立ち上がりまたは立ち下がりのスルーレートを決定するために調整されたゲート電位をセレクタによって選択的に与えられる。
【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。

半導体メモリ等の半導体装置は、デジタルデータをチップの外部へ出力する出力ドライバを備えている。出力ドライバは、ストローブ信号ＤＱＳを基準クロックとしてデータＤＱを出力する。このとき、出力信号のプルアップとプルダウンとのドライブ能力（電流駆動能力）が相違する場合、ストローブ信号ＤＱＳおよびデータＤＱの立ち上がりまたは立ち下がりのタイミングがずれ、これにより、データの有効時間が減少する。このようなデータの有効時間の減少は、ＤＤＲ（Double Data Rate）を適用したＤＲＡＭのように高速動作をする半導体装置において特に顕著な問題となる。出力データの有効時間の減少を抑制するために、出力ドライバでは、出力信号のプルアップとプルダウンとのドライブ能力を等しくすることが重要となる。

また、出力データ波形の立ち上がりまたは立ち下がりの傾き（スルーレート）も、データの有効時間に影響する。例えば、スルーレートが小さいと、出力データの立ち上がりまたは立ち下がりの傾きが緩やかになるため、出力データの有効時間は減少する。スルーレートが大きいと、出力データの立ち上がりまたは立ち下がりの傾きが急峻になるため、出力データの有効時間はほとんど減少しない。一方、出路ｙ区データの急激な立ち上がりまたは立ち下がりは、データバスの急激な充放電を意味するので、出力の同時スイッチング(ＳＳＯ（Simultaneous Switching Output)）によって電源ノイズ、リンギングまたは出力信号の反射の原因となるおそれがある。従って、スルーレートは、出力データの有効時間を確保しつつ、電源ノイズまたは出力信号の反射を抑制することが求められる。このために、出力ドライバは、スルーレートを調整する機能を備えることが望ましい。

従来、ドライブ能力およびスルーレートを調節できる出力ドライバを構成しようとすると、サブドライバを選択する信号を受けるトランジスタＴｒ１、出力データを受けるトランジスタＴｒ２、および、スルーレートを調整する信号を受けるトランジスタＴｒ３を直列に接続する必要があった。トランジスタＴｒ３がスルーレートを調整するためには、他のトランジスタＴｒ１、Ｔｒ２の電流駆動能力が、トランジスタＴｒ３の電流駆動能力に対して十分に大きくなくてはならない。このため、トランジスタＴｒ１、Ｔｒ２のサイズは、Ｔｒ３のサイズと同等かそれ以上である必要があった。近年、電源電圧の低電圧化が進んでいるため、トランジスタの電流駆動能力が必然的に低下している。従って、できるだけトランジスタの電流駆動能力を維持するために、トランジスタＴｒ１〜Ｔｒ３のサイズは、益々大きくすることが要求される。しかし、トランジスタＴｒ１〜Ｔｒ３のサイズが増大すると、半導体装置を微細化することが困難になる。

特開２００８−１４７７３５号公報

ドライブ能力およびスルーレートを調節可能な出力ドライバを備え、従来よりも微細化することができる半導体装置を提供する。

本実施形態による半導体装置は、集積回路からなるコア回路と、コア回路から転送されるデジタルデータを出力データとして出力するために複数のサブドライバを含む出力ドライバと、複数のサブドライバのうち駆動させるサブドライバを選択するセレクタとを備える。各サブドライバは、デジタルデータに従って出力データを立ち上げまたは立ち下げるために、第１の電源と出力配線との間に接続された出力トランジスタと、出力トランジスタのゲートと第２の電源との間に直列に接続されたスイッチングトランジスタおよびスルーレート調整トランジスタとを備える。スイッチングトランジスタは、デジタルデータに従って出力トランジスタをオンまたはオフする。各スルーレート調整トランジスタは、出力データの立ち上がりまたは立ち下がりのスルーレートを決定するために調整されたゲート電位をセレクタによって選択的に与えられる。

第１の実施形態に従った半導体装置の構成を示すブロック図。 第１の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図。 第１の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図。 スルーレート調整信号ＶＵＰの電圧値を設定するスルーレート制御部ＵＰＳＲＣ、ＤＮＳＲＣの構成を示す回路図。 第２の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図。 第３の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図。 第４の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図。 第５の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図。 第６の実施形態によるプルアップサブドライバ、プルアップセレクタのより詳細な構成を示す回路図。 第６の実施形態によるプルダウンサブドライバ、プルダウンセレクタのより詳細な構成を示す回路図。 第７の実施形態によるプルアップサブドライバ、プルアップセレクタのより詳細な構成を示す回路図。 第７の実施形態によるプルダウンサブドライバ、プルダウンセレクタのより詳細な構成を示す回路図。 第７の実施形態のプルアップサブドライバの動作を示すタイミング図。 第７の実施形態のプルダウンサブドライバの動作を示すタイミング図。 第８の実施形態によるプルアップサブドライバ、プルアップセレクタのより詳細な構成を示す回路図。 第８の実施形態によるプルダウンサブドライバ、プルダウンセレクタのより詳細な構成を示す回路図。 第９の実施形態によるプルアップサブドライバ、プルアップセレクタのより詳細な構成を示す回路図。 第９の実施形態によるプルダウンサブドライバ、プルダウンセレクタのより詳細な構成を示す回路図。 第１０の実施形態によるプルアップサブドライバ、プルアップセレクタのより詳細な構成を示す回路図。 第１０の実施形態によるプルダウンサブドライバ、プルダウンセレクタのより詳細な構成を示す回路図。 第１０の実施形態のプルアップサブドライバの動作を示すタイミング図。 第１０の実施形態のプルダウンサブドライバの動作を示すタイミング図。 第１０の実施形態の変形例によるプルアップサブドライバの動作を示すタイミング図。 第１０の実施形態の変形例によるプルダウンサブドライバの動作を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従った半導体装置の構成を示すブロック図である。本実施形態による半導体装置は、コア回路ＣＣと、周辺回路ＰＣとを備えている。コア回路ＣＣは、特に限定はしないが、例えば、メモリセルおよびそれを駆動する回路（例えば、ロウデコーダ、カラムデコーダ、センスアンプ等）を含む。

周辺回路ＰＣは、外部から命令を受けてコア回路ＣＣを制御し、あるいは、外部から入力されたデータをコア回路ＣＣへ格納するように構成されている。さらに、周辺回路ＰＣは、コア回路ＣＣからのデータを外部へ出力するように構成されている。

周辺回路ＰＣは、出力データを増幅して半導体装置の外部へ出力する出力ドライバＯＤを含む。

図２は、第１の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図である。本実施形態では、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣが複数の出力ドライバＯＤに共有されている。セレクタＳＬＣＴは、プルアップセレクタＵＰＳＬＣＴとプルダウンセレクタＤＮＳＬＣＴとを含む。スルーレート制御部ＳＲＣは、プルアップスルーレート制御回路ＵＰＳＲＣとプルダウンスルーレート制御回路ＤＮＳＲＣとを含む。

出力ドライバＯＤ（ＯＤ０〜ＯＤｘ）は、出力パッドＰＡＤ（ＰＡＤ０〜ＰＡＤｘ）に対応して設けられている。各出力ドライバＯＤは、複数のプルアップサブドライバＵＰＳＤ＜０＞、ＵＰＳＤ＜１＞、．．．ＵＰＳＤ＜ｎ＞（以下、まとめてＵＰＳＤ＜ｎ：０＞または単にＵＰＳＤとも言う）および複数のプルダウンサブドライバＤＮＳＤ＜０＞、ＤＮＳＤ＜１＞、．．．ＤＮＳＤ＜ｎ＞（以下、まとめてＤＮＳＤ＜ｎ：０＞または単にＤＮＳＤとも言う）を備えている（図３参照）。

スルーレート制御部ＳＲＣは、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞によって制御されたスルーレート調整信号ＶＵＰ、ＶＤＮを出力する。

セレクタＳＬＣＴは、イネーブル信号ＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞に基づいて、選択的にプルアップサブドライバＵＰＳＤ＜ｎ：０＞、プルダウンサブドライバＤＮＳＤ＜ｎ：０＞へスルーレート調整信号ＶＵＰ、ＶＤＮを印加する。選択されたプルアップサブドライバＵＰＳＤ＜ｉ＞、プルダウンサブドラバＤＮＳＤ＜ｉ＞（ｉは０〜ｎの整数）に対しては、スルーレート調整信号ＶＵＰ、ＶＤＮと等しいレベル電位を信号ＶＵＰ＜ｉ＞、ＶＤＮ＜ｉ＞として与える。非選択のプルアップサブドライバＵＰＳＤ＜ｉ＞、プルダウンサブドラバＤＮＳＤ＜ｉ＞に対しては、サブドライバが不活性となるレベルの電位を信号ＶＵＰ＜ｉ＞、ＶＤＮ＜ｉ＞として与える。尚、＜ｎ：０＞は、ｎ〜０と同意義である。ｎは整数である。

コア回路ＣＣからＤＱバッファＤＱＢを介して転送されるデジタルデータから信号ＤＯＰ＜ｋ＞、ｂＤＯＮ＜ｋ＞（ｋは０〜xの整数）が生成される。選択されたプルアップサブドライバＵＰＳＤは、信号ＤＯＰ＜ｋ＞が“Ｌ”から“Ｈ”に立ち上がるときに、スルーレート調整信号ＶＵＰによって決定されるスルーレートで出力データＤＯＵＴ＜ｋ＞を立ち上げる。選択されたプルダウンサブドライバＤＮＳＤは、信号ｂＤＯＮ＜ｋ＞が“Ｈ”から“Ｌ”に立ち下がるときに、スルーレート調整信号ＶＤＮによって決定されるスルーレート（傾き）で出力データＤＯＵＴ＜ｋ＞を立ち下げる。

ここで、信号ＤＯＰ＜ｋ＞は、論理ハイの時にプルアップドライバを駆動する信号である。信号ｂＤＯＮ＜ｋ＞は、論理ロウの時にプルダウンドライバを駆動する信号である。論理ハイのデータを出力する場合には、信号ＤＯＰは論理ハイ、信号ｂＤＯＮも論理ハイとなり、プルアップドライバのみが駆動する。論理ロウのデータを出力する場合には、信号ＤＯＰは論理ロウ、信号ｂＤＯＮも論理ロウとなり、プルアップドライバのみが駆動する。データを出力しない場合には、信号ＤＯＰは論理ロウ、信号ｂＤＯＮは論理ハイとなり、プルアップドライバ、プルダウンドライバはどちらも駆動しない。

また、非選択のプルアップサブドライバＵＰＳＤ、プルダウンサブドライバＤＮＳＤは、それぞれ不活性となる信号ＶＵＰ＜ｉ＞、ＶＤＮ＜ｉ＞を与えられ、駆動しない。

このように、出力ドライバＯＤは、複数のプルアップサブドライバＵＰＳＤおよび複数のプルダウンサブドライバＤＮＳＤを選択的に駆動させることによって適切なスルーレートで出力データＤＯＵＴを立ち上げまたは立ち下げることができる。

本実施形態では、スルーレート調整信号ＶＵＰ＜ｎ：０＞は、複数の出力ドライバＯＤ０〜ＯＤｘ（ｘは整数）に対して共通である。スルーレート調整信号ＶＤＮ＜ｎ：０＞も、複数の出力ドライバＯＤに対して共通である。従って、各出力ドライバＯＤ０〜ＯＤｘにおいて選択されるサブドライバＵＰＳＤおよびプルダウンサブドライバＤＮＳＤは同一なので、各出力ドライバＯＤ０〜ＯＤｘはほぼ等しいスルーレートで出力データＤＯＵＴを立ち上げまたは立ち下げることができる。

図３は、第１の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図である。出力ドライバＯＤは、上述のようにデータを出力するパッドに対応して設けられており、その対応するパッドからデータを出力するときに駆動される。出力ドライバＯＤは、コア回路ＣＣから転送されるデジタルデータを或る出力電圧で出力するために該出力電圧を決定する複数のプルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞および複数のプルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞（ｎは整数）を含む。

プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞は、それぞれイネーブル信号ＥＮＵＰ＜０＞〜ＥＮＵＰ＜ｎ＞によって選択され、選択された単数または複数のプルアップサブドライバは、出力データを立ち上げる（プルアップする）ために駆動される。プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞は、それぞれイネーブル信号ＥＮＤＮ＜０＞〜ＥＮＤＮ＜ｎ＞によって選択され、選択された単数または複数のプルダウンサブドライバは、出力データを立ち下げる（プルダウンする）ために駆動される。

出力ドライバＯＤは、コア回路ＣＣからのデジタルデータを出力電圧レベルに変換して出力パッドＰＡＤから出力データＤＯＵＴとして出力する。このとき、プルアップサブドライバ（論理ハイ出力サブドライバ）ＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞は論理ロウを論理ハイに立ち上げるときに出力データＤＯＵＴをプルアップするために用いられる。プルダウンサブドライバ（論理ロウ出力サブドライバ）ＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞は論理ハイを論理ロウに立ち下げるときに出力データＤＯＵＴをプルダウンするために用いられる。

[プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞およびプルアップセレクタＵＰＳＬＣＴの構成]
プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞は、Ｐ型トランジスタＴＰ３０〜ＴＰ３２と、Ｎ型トランジスタＴＮ３３、ＴＮ３４とを含む。出力トランジスタとしてのトランジスタＴＰ３０は、プルアップサブドライバの第１の電源ＰＳ１と出力配線ＷＯＵＴとの間に接続されている。電源ＰＳ１は、高レベル電圧ＶＤＤＱを供給する電源である。出力配線ＷＯＵＴは、出力パッドＰＡＤに接続されている。出力データは、出力配線ＷＯＵＴおよび出力パッドＰＡＤを介して半導体装置のチップの外部へ出力される。

トランジスタＴＰ３０は、論理ハイを出力するために高レベル電源ＰＳ１を出力配線ＷＯＵＴに接続するように動作する。トランジスタＴＰ３０のサイズは、各プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞によって異なる。プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞のトランジスタＴＰ３０のサイズは、Ｗｐ、２×Ｗｐ、２^２×Ｗｐ・・・２^ｎ×Ｗｐと二進数的に相違させている。即ち、プルアップサブドライバＵＰＳＤ＜ｉ＞（ｉ＝０〜ｎ）のトランジスタＴＰ３０は、２^ｉ×Ｗｐのサイズを有する。これにより、ＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞から選択されるプルアップサブドライバ（以下、単にＵＰＳＤとも言う）の組み合わせによって、出力ドライバＯＤは、出力データＤＯＵＴをプルアップするドライブ能力を調整することができる。

トランジスタＴＰ３０のゲートノードＰＧは、Ｐ型トランジスタＴＰ３１を介して電源ＰＳ１に接続され、かつ、Ｐ型トランジスタＴＰ３２を介して電源ＰＳ１に接続されている。つまり、トランジスタＴＰ３１、ＴＰ３２は、電源ＰＳ１とゲートノードＰＧとの間に並列に接続されている。トランジスタＴＰ３１のゲートは、イネーブル信号ＥＮＵＰ＜ｉ＞を受ける。トランジスタＴＰ３２のゲートは、トランジスタＴＮ３３のゲートと共通に信号ＤＯＰを受ける。

信号ＤＯＰ、ｂＤＯＮが論理ハイである場合、プルアップサブドライバＵＰＳＤが出力データＤＯＵＴを立ち上げなければならない。しかし、信号ＤＯＰが論理ハイであってもプルアップサブドライバＵＰＳＤ＜ｉ＞が非選択である場合（イネーブル信号ＥＮＵＰ＜ｉ＞が論理ロウ（非活性状態）である場合）には、非選択のプルアップサブドライバＵＰＳＤ＜ｉ＞は動作しない。従って、非選択のプルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＰ３１は、対応するトランジスタＴＰ３０を確実にオフ状態にするためにゲートノードＰＧに電源電圧ＶＤＤＱを与える。即ち、トランジスタＴＰ３１は、イネーブル信号ＥＮＵＰ＜ｉ＞に基づいて非選択のプルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＰ３０をオフ状態にするように機能する非選択用トランジスタである。

信号ＤＯＰ、ｂＤＯＮが論理ロウである場合（プルダウンサブドライバＤＮＳＤ＜ｉ＞が出力データＤＯＵＴを立ち下げる場合）、プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞は全て非活性状態にしなければならない。従って、全プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞のトランジスタＴＰ３２は、トランジスタＴＰ３０を確実にオフ状態にするためにゲートノードＰＧに電源電圧ＶＤＤＱを与える。即ち、トランジスタＴＰ３２は、信号ＤＯＰに基づいてトランジスタＴＰ３０をオフ状態にするためにトランジスタＴＰ３０のゲートノードＰＧと電源ＰＳ１との間に介在するスイッチングトランジスタとして機能する。

一方、トランジスタＴＰ３０のゲートノードＰＧは、Ｎ型トランジスタＴＮ３３およびＴＮ３４を介してプルアップサブドライバの第２の電源ＰＳ２（ＶＳＳ）に接続されている。つまり、トランジスタＴＮ３３およびＴＮ３４は、ゲートノードＰＧと電源ＰＳ２との間に直列に接続されている。プルアップサブドライバの第２の電源ＰＳ２は、プルアップサブドライバの第１の電源ＰＳ１よりも低電圧を供給する低レベル電圧ＶＳＳを供給する電源である。トランジスタＴＮ３３は、信号ＤＯＰが論理ハイである場合に、トランジスタＴＰ３０を確実にオン状態にするためにゲートノードＰＧに電源電圧ＶＳＳを与える。即ち、トランジスタＴＮ３３は、信号ＤＯＰに基づいてトランジスタＴＰ３０をオン状態にするためにトランジスタＴＰ３０のゲートノードＰＧと電源ＰＳ２との間に介在するスイッチングトランジスタとして機能する。このように、トランジスタＴＮ３３およびＴＰ３２は、信号ＤＯＰに応じて出力トランジスタＴＰ３０をオン／オフ制御するために相補に動作するスイッチングトランジスタである。

スルーレート調整トランジスタとしてのトランジスタＴＮ３４は、トランジスタＴＮ３３と低レベル電圧源ＰＳ２との間に接続されており、プルアップセレクタＵＰＳＬＣＴによって制御される。このとき、プルアップセレクタＵＰＳＬＣＴは、イネーブル信号ＥＮＵＰ＜ｉ＞によって選択された単数または複数のプルアップサブドライバＵＰＳＤのトランジスタＴＮ３４のみを導通状態に駆動し、それ以外の非選択のプルアップサブドライバのトランジスタＴＮ３４を非導通状態に維持する。選択されたプルアップサブドライバＵＰＳＤのトランジスタＴＮ３４のゲートに印加される電圧ＶＵＰは、トランジスタＴＮ３４の導通状態（オン抵抗）を調節し、ゲートノードＰＧの電圧降下の速度を調節する。これにより、トランジスタＴＰ３０がオン状態になる速度が調節されるので、出力電圧ＤＯＵＴの立ち上がりのスルーレート（傾き）が決定される。このように、トランジスタＴＮ３４は、イネーブル信号ＥＮＵＰ＜ｉ＞によって選択されたときにのみ導通状態となる選択トランジスタとしての機能と、出力電圧ＤＯＵＴの立ち上がりのスルーレートを調整する機能とを兼ね備える。

プルアップセレクタＵＰＳＬＣＴは、プルアップサブドライバＵＰＳＤ＜ｉ＞を選択的に駆動させるために、プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞と同数のトランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞を備えている。トランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞は、プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞のそれぞれに対応して設けられており、イネーブル信号ＥＮＵＰ＜０＞〜ＥＮＵＰ＜ｎ＞と、その反転信号ｂＥＮＵＰ＜０＞〜ｂＥＮＵＰ＜ｎ＞に基づいて、スルーレート調整信号ＶＵＰをプルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞へ選択的に転送する。トランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞は、例えば、Ｐ型トランジスタおよびＮ型トランジスタを並列に接続したＣＭＯＳ（Complementary Metal Oxide Silicon）でよい。このとき、トランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞のＮ型トランジスタおよびＰ型トランジスタの各ゲートは、互いに相補のイネーブル信号ＥＮＵＰ＜ｉ＞、ｂＥＮＵＰ＜ｉ＞を受ける。スルーレート調整信号ＶＵＰは、トランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞を介してトランジスタＴＮ３４のゲートへ伝達され、出力データＤＯＵＴの立ち上がりのスルーレートを調節するために用いられる。

プルアップセレクタＵＰＳＬＣＴは、トランジスタＴＮ３４のゲートと電源ＰＳ２との間に接続されたＮ型トランジスタＴＮ０＜０＞〜ＴＮ０＜ｎ＞をさらに備えている。トランジスタＴＮ０＜０＞〜ＴＮ０＜ｎ＞は、それぞれトランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞に対応して設けられており、非選択のプルアップサブドライバＵＰＳＤのトランジスタＴＮ３４を確実に非導通状態にするように、低レベル電圧ＶＳＳをトランジスタＴＮ３４のゲートに印加する。

選択されるプルアップサブドライバＵＰＳＤの組み合わせによって、出力データを立ち上げるドライブ能力（電流駆動能力）が変わる。いずれのプルアップサブドライバＵＰＳＤ＜ｉ＞を選択するかは（いずれのイネーブル信号ＥＮＵＰ＜ｉ＞を活性化させるか）は、例えば半導体装置の出荷前のテストによって出力ドライバのドライブ能力が適切な値になるように決定される。

[プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞およびプルダウンセレクタＤＮＳＬＣＴの構成]
プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞は、出力データを立ち下げるために、プルアップサブドライバＵＰＳＤ＜０＞〜ＵＰＳＤ＜ｎ＞とは逆導電型の素子で構成され、電源の電圧レベルも逆になる。以下、プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞の構成を詳細に説明する。

プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞は、Ｎ型トランジスタＴＮ３０〜ＴＮ３２と、Ｐ型トランジスタＴＰ３３、ＴＰ３４とを含む。出力トランジスタとしてのトランジスタＴＮ３０は、プルダウンサブドライバの第１の電源ＰＳ１１と出力配線ＷＯＵＴとの間に接続されている。プルダウンサブドライバの第１の電源ＰＳ１１は、低レベル電圧ＶＳＳを供給する電源である。よって、電源ＰＳ１１は、プルアップ側における電源ＰＳ２と同一電源ＶＳＳでよい。

トランジスタＴＮ３０は、信号ｂＤＯＮの論理ロウを出力するために低レベル電源ＰＳ１１を出力配線ＷＯＵＴに接続するように動作する。尚、ロウレベルのデータ出力する場合には、信号ｂＤＯＮは、信号ＤＯＰと同一の論理である。トランジスタＴＮ３０のサイズは、各プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞によって異なる。プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞のトランジスタＴＮ３０のサイズは、Ｗｎ、２×Ｗｎ、２^２×Ｗｎ・・・２^ｎ×Ｗｎと二進数的に相違させている。即ち、プルダウンサブドライバＤＮＳＤ＜ｉ＞（ｉ＝０〜ｎ）のトランジスタＴＮ３０は、２^ｉ×Ｗｎのサイズを有する。これにより、ＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞から選択されるプルダウンサブドライバ（以下、単にＤＮＳＤとも言う）の組み合わせによって、出力ドライバＯＤは、出力データＤＯＵＴをプルダウンするドライブ能力を調整することができる。

トランジスタＴＮ３０のゲートノードＮＧは、Ｎ型トランジスタＴＮ３１を介して電源ＰＳ１１に接続され、かつ、Ｎ型トランジスタＴＮ３２を介して電源ＰＳ１１に接続されている。つまり、トランジスタＴＮ３１、ＴＮ３２は、電源ＰＳ１１とゲートノードＮＧとの間に並列に接続されている。トランジスタＴＮ３１のゲートは、イネーブル信号ｂＥＮＤＮ＜ｉ＞を受ける。ここで、信号ｂＥＮＤＮ＜ｉ＞はＥＮＤＮ＜ｉ＞の反転信号である。トランジスタＴＮ３２のゲートは、トランジスタＴＰ３３のゲートと共通に信号ｂＤＯＮを受ける。

信号ｂＤＯＮが論理ロウである場合、プルダウンサブドライバＤＮＳＤが出力データＤＯＵＴを立ち下げなければならない。しかし、信号ｂＤＯＮが論理ロウであってもプルダウンサブドライバＤＮＳＤ＜ｉ＞が非選択である場合（イネーブル信号ｂＥＮＤＮ＜ｉ＞が論理ハイ（非活性状態）である場合）には、非選択のプルダウンサブドライバＤＮＳＤ＜ｉ＞は動作しない。従って、非選択のプルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＮ３１は、対応するトランジスタＴＮ３０を確実にオフ状態にするためにゲートノードＮＧに電源電圧ＶＳＳを与える。即ち、トランジスタＴＮ３１は、イネーブル信号ｂＥＮＤＮ＜ｉ＞に基づいて非選択のプルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＮ３０をオフ状態にするように機能する非選択用トランジスタである。

信号ｂＤＯＮが論理ハイである場合（プルアップサブドライバＵＰＳＤ＜ｉ＞が出力データＤＯＵＴを立ち上げる場合）、プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞は全て非活性状態にしなければならない。従って、全プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞のトランジスタＴＮ３２は、トランジスタＴＮ３０を確実にオフ状態にするためにゲートノードＮＧに電源電圧ＶＳＳを与える。即ち、トランジスタＴＮ３２は、信号ｂＤＯＮに基づいてトランジスタＴＮ３０をオフ状態にするためにトランジスタＴＮ３０のゲートノードＮＧと電源ＰＳ１１との間に介在するスイッチングトランジスタとして機能する。

一方、トランジスタＴＮ３０のゲートノードＮＧは、Ｐ型トランジスタＴＰ３３およびＴＰ３４を介してプルダウンサブドライバの第２の電源ＰＳ１２（ＶＤＤＱ）に接続されている。つまり、トランジスタＴＰ３３およびＴＰ３４は、ゲートノードＮＧと電源ＰＳ１２との間に直列に接続されている。プルダウンサブドライバの第２の電源ＰＳ１２は、プルダウンサブドライバの第１の電源ＰＳ１１よりも高電圧を供給する高レベル電圧ＶＤＤＱを供給する電源である。従って、電源ＰＳ１２は、プルアップ側の第１の電源ＰＳ１と同一電源ＶＤＤＱでよい。

トランジスタＴＰ３３は、信号ｂＤＯＮが論理ロウである場合に、トランジスタＴＮ３０を確実にオン状態にするためにゲートノードＮＧに電圧ＶＤＤＱを与える。即ち、トランジスタＴＰ３３は、信号ｂＤＯＮに基づいてトランジスタＴＮ３０をオン状態にするためにトランジスタＴＮ３０のゲートノードＮＧと電源ＰＳ１２との間に介在するスイッチングトランジスタとして機能する。このように、トランジスタＴＰ３３およびＴＮ３２は、信号ｂＤＯＮに応じて出力トランジスタＴＮ３０をオン／オフ制御するために相補に動作するスイッチングトランジスタである。

スルーレート調整トランジスタとしてのトランジスタＴＰ３４は、トランジスタＴＰ３３と高レベル電圧源ＰＳ１２との間に接続されており、プルダウンセレクタＤＮＳＬＣＴによって制御される。このとき、プルダウンセレクタＤＮＳＬＣＴは、イネーブル信号ＥＮＤＮ＜ｉ＞によって選択された単数または複数のプルダウンサブドライバＤＮＳＤのトランジスタＴＰ３４のみを導通状態に駆動し、それ以外の非選択のプルダウンサブドライバのトランジスタＴＰ３４を非導通状態に維持する。選択されたプルダウンサブドライバＤＮＳＤのトランジスタＴＰ３４のゲートに印加される電圧ＶＤＮは、トランジスタＴＰ３４の導通状態（オン抵抗）を調節し、ゲートノードＮＧの電圧降下の速度を調節する。これにより、トランジスタＴＮ３０がオン状態になる速度が調節されるので、出力電圧ＤＯＵＴの立ち下がりのスルーレート（傾き）が決定される。このように、トランジスタＴＰ３４は、イネーブル信号ＥＮＤＮ＜ｉ＞によって選択されたときにのみ導通状態となる選択トランジスタとしての機能と、出力電圧ＤＯＵＴの立ち下がりのスルーレートを調整する機能とを兼ね備える。

プルダウンセレクタＤＮＳＬＣＴは、プルダウンサブドライバＤＮＳＤ＜ｉ＞を選択的に駆動させるために、プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞と同数のトランスファゲートＴＧＮ＜０＞〜ＴＧＮ＜ｎ＞を備えている。トランスファゲートＴＧＮ＜０＞〜ＴＧＮ＜ｎ＞は、プルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞のそれぞれに対応して設けられており、イネーブル信号ＥＮＤＮ＜０＞〜ＥＮＤＮ＜ｎ＞と、その反転信号ｂＥＮＤＮ＜０＞〜ｂＥＮＤＮ＜ｎ＞に基づいて、スルーレート調整信号ＶＤＮをプルダウンサブドライバＤＮＳＤ＜０＞〜ＤＮＳＤ＜ｎ＞へ選択的に転送する。トランスファゲートＴＧＮ＜０＞〜ＴＧＮ＜ｎ＞の構成は、基本的にトランスファゲートＴＧＰ＜０＞〜ＴＧＰ＜ｎ＞の構成と同様でよい。トランスファゲートＴＧＮ＜０＞〜ＴＧＮ＜ｎ＞のＮ型トランジスタおよびＰ型トランジスタの各ゲートは、互いに相補のイネーブル信号ＥＮＤＮ＜ｉ＞、ｂＥＮＤＮ＜ｉ＞を受ける。スルーレート調整信号ＶＤＮは、トランスファゲートＴＧＮ＜０＞〜ＴＧＮ＜ｎ＞を介してトランジスタＴＰ３４のゲートへ伝達され、出力データＤＯＵＴの立ち下がりのスルーレートを調節するために用いられる。

プルダウンセレクタＤＮＳＬＣＴは、トランジスタＴＰ３４のゲートと電源ＰＳ１２との間に接続されたＰ型トランジスタＴＰ０＜０＞〜ＴＰ０＜ｎ＞をさらに備えている。トランジスタＴＰ０＜０＞〜ＴＰ０＜ｎ＞は、それぞれトランスファゲートＴＧＮ＜０＞〜ＴＧＮ＜ｎ＞に対応して設けられており、非選択のプルダウンサブドライバＤＮＳＤのトランジスタＴＰ３４を確実に非導通状態にするように、高レベル電圧ＶＤＤＱをトランジスタＴＰ３４のゲートに印加する。

選択されるプルダウンサブドライバＤＮＳＤの組み合わせによって、出力データを立ち下げるドライブ能力（電流駆動能力）が変わる。従って、いずれのプルダウンサブドライバＤＮＳＤ＜ｉ＞を選択するかは（いずれのイネーブル信号ＥＮＤＮ＜ｉ＞を活性化させるか）は、例えば半導体装置の出荷前のテストによって出力ドライバのドライブ能力が適切な値になるように決定される。

図４は、スルーレート調整信号ＶＵＰの電圧値を設定するスルーレート制御部ＵＰＳＲＣ、ＤＮＳＲＣの構成例を示す回路図である。スルーレート制御部ＵＰＳＲＣ、ＤＮＳＲＣは、高レベル電圧ＶＤＤＱと低レベル電圧ＶＳＳとの間に直列に接続された抵抗と、隣接する抵抗間に接続されたスイッチＳＷと、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞に従ってスイッチＳＷを制御するデコーダとを備えている。このような構成により、スルーレート制御部ＵＰＳＲＣ、ＤＮＳＲＣは、高レベル電圧ＶＤＤＱと低レベル電圧ＶＳＳとの間で抵抗分割されたいずれかの電圧をスルーレート調整信号ＶＵＰまたはＶＤＮとして出力する。即ち、スルーレート調整信号ＶＵＰ、ＶＤＮはアナログ信号であり、スルーレート調整トランジスタＴＮ３４、ＴＰ３４は、アナログ制御を受ける。

選択されるプルアップサブドライバＵＰＳＤまたはプルダウンサブドライバＤＮＳＤのスルーレートの調整が動作モードとして設定されている場合、動作モードごとに、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞が変更される。これにより、オン状態になるスイッチＳＷが変更され、スルーレート調整信号ＶＵＰまたはＶＤＮが動作モードごとに変更され得る。

尚、スルーレート制御部ＵＰＳＲＣ、ＤＮＳＲＣは、図４に示される構成に限定されず、スルーレート調整信号ＶＵＰおよびＶＤＮを出力するものであればよい。また、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞は、２ビットの信号に限定されず、スルーレート調整信号ＶＵＰ、ＶＤＮの調整可能レベルも4段階とは限定されない。

[プルアップ動作]
出力データＤＯＵＴのプルアップ動作では、所定のイネーブル信号ＥＮＵＰ＜ｉ＞が論理ハイに活性化される。このとき、イネーブル信号ＥＮＵＰ＜ｉ＞に対応するトランスファゲートＴＧＰ＜ｉ＞は導通状態となり、トランスファゲートＴＧＰ＜ｉ＞に対応するトランジスタＴＮ０＜ｉ＞は、オフ状態となる。これにより、スルーレート調整信号ＶＵＰがプルアップサブドライバＵＰＳＤ＜ｉ＞に転送され、プルアップサブドライバＵＰＳＤ＜ｉ＞が選択的に駆動される。選択されたプルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＮ３４がスルーレート調整信号ＶＵＰに応じた導通状態となる。一方、非選択のイネーブル信号に対応するトランスファゲートＴＧＰおよびトランジスタＴＮ０は、それぞれオフ状態およびオン状態を維持する。従って、非選択のプルアップサブドライバのトランジスタＴＮ３４は非導通状態を維持する。

また、イネーブル信号ＥＮＵＰ＜ｉ＞が論理ハイになることによって、選択されたプルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＰ３１がオフ状態となる。一方、非選択のプルアップサブドライバのトランジスタＴＰ３１はオン状態を維持する。

そして、信号ＤＯＰが“Ｌ”から“Ｈ”に立ち上がると、トランジスタＴＰ３２がオフ状態になり、トランジスタＴＮ３３がオン状態になる。即ち、選択されたプルアップサブドライバＵＰＳＤ＜ｉ＞では、トランジスタＴＰ３１、ＴＰ３２がオフ状態になり、トランジスタＴＮ３３，ＴＮ３４がオン状態になる。これにより、ゲートノードＰＧは、信号ＶＵＰに基づいたスルーレートでＶＳＳへ放電される。その結果、トランジスタＴＰ３０がオン状態になり、高レベル電圧ＶＤＤＱが出力データＤＯＵＴを論理ハイに立ち上げる。

このとき、例えば、ＥＮＵＰ＜０＞、ＥＮＵＰ＜２＞が活性化された場合、選択的に駆動されるプルアップサブドライバＵＰＳＤ０、ＵＰＳＤ２のトランジスタＴＰ３０のチャネル幅の合計は、５Ｗｐ（５Ｗｐ＝Ｗｐ＋２^２Ｗｐ）である。選択的に駆動されるプルアップサブドライバＵＰＳＤ＜ｉ＞のチャネル幅の総和に依って、出力データＤＯＵＴを立ち上げるドライブ能力が決定される。

尚、非選択のプルアップサブドライバでは、トランジスタＴＮ３４がオフ状態であり、トランジスタＴＰ３１がオン状態である。従って、非選択のプルアップサブドライバのゲートノードＰＧには、信号ＤＯＰに関わらず、高レベル電圧ＶＤＤＱが印加され、トランジスタＴＰ３０はオフ状態を維持している。

また、出力動作を行わない場合には、信号ＤＯＰを“Ｌ”に固定し、データｂＤＯＮを“Ｈ”に固定する。これにより、ゲートノードＰＧおよびＮＧは、それぞれ高レベル電圧ＶＤＤＱおよび低レベル電圧ＶＳＳに固定され、トランジスタＴＰ３０およびＴＮ３０は非導通状態を維持する。

[プルダウン動作]
出力データＤＯＵＴのプルダウン動作では、所定のイネーブル信号ＥＮＤＮ＜ｉ＞が論理ハイに活性化される。このとき、イネーブル信号ＥＮＤＮ＜ｉ＞に対応するトランスファゲートＴＧＮ＜ｉ＞は導通状態となり、トランスファゲートＴＧＮ＜ｉ＞に対応するトランジスタＴＰ０＜ｉ＞は、オフ状態となる。これにより、スルーレート調整信号ＶＤＮをプルダウンサブドライバＤＮＳＤ＜ｉ＞に転送し、プルダウンサブドライバＤＮＳＤ＜ｉ＞が選択的に駆動される。選択されたプルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＰ３４がスルーレート調整信号ＶＤＮに応じた導通状態となる。一方、非選択のイネーブル信号に対応するトランスファゲートＴＧＮおよびトランジスタＴＰ０は、それぞれオフ状態およびオン状態を維持する。従って、非選択のプルダウンサブドライバのトランジスタＴＰ３４は非導通状態を維持する。

また、イネーブル信号ＥＮＤＮ＜ｉ＞が論理ハイになることによって、選択されたプルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＮ３１がオフ状態となる。一方、非選択のプルダウンサブドライバのトランジスタＴＮ３１はオン状態を維持する。

そして、信号ｂＤＯＮが“Ｈ”から“Ｌ”に立ち下がると、トランジスタＴＮ３２がオフ状態になり、トランジスタＴＰ３３がオン状態になる。即ち、選択されたプルダウンサブドライバＤＮＳＤ＜ｉ＞では、トランジスタＴＮ３１、ＴＮ３２がオフ状態になり、トランジスタＴＰ３３，ＴＰ３４がオン状態になる。これにより、ゲートノードＮＧは、信号ＶＤＮに基づいたスルーレートでＶＤＤＱによって充電される。その結果、トランジスタＴＮ３０がオン状態になり、低レベル電圧ＶＳＳが出力データＤＯＵＴを論理ロウに立ち下げる。

このとき、例えば、ＥＮＤＮ＜１＞、ＥＮＤＮ＜３＞が活性化された場合、選択的に駆動されるプルダウンサブドライバＤＮＳＤ１、ＤＮＳＤ３のトランジスタＴＮ３０のチャネル幅の合計は、１０Ｗｎ（１０Ｗｎ＝２^１Ｗｎ＋２^３Ｗｎ）である。選択的に駆動されるプルダウンサブドライバＤＮＳＤ＜ｉ＞のチャネル幅の総和に依って、出力データＤＯＵＴを立ち下げるドライブ能力が決定される。

尚、非選択のプルダウンサブドライバでは、トランジスタＴＰ３４がオフ状態であり、トランジスタＴＮ３１がオン状態である。従って、非選択のプルダウンサブドライバのゲートノードＮＧには、信号ｂＤＯＮに関わらず、低レベル電圧ＶＳＳが印加され、トランジスタＴＮ３０はオフ状態を維持している。

本実施形態による半導体装置では、セレクタＵＰＳＬＣＴ、ＤＮＳＬＣＴがスルーレート調整信号ＶＵＰ、ＶＤＮをサブドライバＵＰＳＤ＜ｉ＞、ＤＮＳＤ＜ｉ＞へ選択的に転送する。これにより、各サブドライバＵＰＳＤ＜ｉ＞、ＤＮＳＤ＜ｉ＞において、スルーレート調整信号ＶＵＰ、ＶＤＮを受けるトランジスタＴＮ３４、ＴＰ３４は、出力信号のスルーレートを調整する機能と、セレクタＵＰＳＬＣＴ、ＤＮＳＬＣＴに選択されたときにのみ導通状態となるスイッチング機能とを併せ持つことができる。

従来では、上述のようにサブドライバを選択する信号を受けるトランジスタＴｒ１、出力データを受けるトランジスタＴｒ２、および、スルーレートを調整する信号を受けるトランジスタＴｒ３を直列に接続する必要があった。

これに対し、本実施形態による半導体装置は、サブドライバの選択信号を受けるトランジスタと出力信号のスルーレートを調整するトランジスタとを個別に有する必要がない。即ち、上記トランジスタＴｒ１およびＴｒ３を１つのトランジスタＴＮ３４（またはＴＰ３４）にマージすることができる。これにより、半導体装置は、ドライブ能力およびスルーレートを調節することができ、尚且つ、従来よりも微細化することが可能になる。

もし、サブドライバを選択する信号を受けるトランジスタ（Ｔｒ１）と出力データを受けるトランジスタ（Ｔｒ２）とをマージしようとすると、セレクタＳＬＣＴは、デジタル信号ＤＯＰ、ｂＤＯＮを用いてサブドライバを選択しなければならない。この場合、デジタル信号ＤＯＰ（またはｂＤＯＮ）を伝送するデータ線はサブドライバＵＰＳＤ（またはＤＮＳＤ）ごとに設けられる必要がある。そして、サブドライバＵＰＳＤ（またはＤＮＳＤ）の選択は、デジタル信号ＤＯＰ（またはｂＤＯＮ）とイネーブル信号ＥＮＵＰ（またはＥＮＤＮ）との論理によって信号ＤＯＰ（またはｂＤＯＮ）を選択的にサブドライバＵＰＳＤ（またはＤＮＳＤ）へ与えることによって行われる。この場合、信号ＤＯＰ（またはｂＤＯＮ）の信号線がサブドライバＵＰＳＤ（またはＤＮＳＤ）ごとに設ける必要がある。デジタル信号ＤＯＰ（またはｂＤＯＮ）は、半導体装置の出力動作周波数に従って高速に充放電されため、信号線がサブドライバＵＰＳＤ（またはＤＮＳＤ）ごとに設けられていると、信号ＤＯＰ（またはｂＤＯＮ）のタイミングのずれの原因となる。それぞれのサブドライバＵＰＳＤ（またはＤＮＳＤ）において信号ＤＯＰ（またはｂＤＯＮ）のタイミングがずれると、出力データＤＯＵＴのスルーレートが歪む（スキューが生じる）おそれがある。これは、出力波形品質に悪影響を及ぼす。

これに対し、本実施形態では、それぞれスルーレート調整信号ＶＵＰ、ＶＤＮを用いてサブドライバＵＰＳＤ、ＤＮＳＤを選択している。スルーレート調整信号ＶＵＰ、ＶＤＮは、プルアップ／プルダウンのタイミングを決定するデジタル信号とは異なり、出力信号ＤＯＵＴのスルーレート自体を調節する信号である。即ち、スルーレート調整信号ＶＵＰ、ＶＤＮの電圧は、ドライブ能力およびスルーレートが決定された後、一定に維持される。スルーレート調整信号ＶＵＰ、ＶＤＮの電圧は、動作モードによって変化する場合があるものの、高速動作させる必要はなく、出力データに従って遷移する信号ＤＯＰ、ｂＤＯＮに比べて安定した信号である。従って、スルーレート調整信号ＶＵＰ、ＶＤＮを転送する信号線は、サブドライバＵＰＳＤ（またはＤＮＳＤ）ごとに設けられていても問題とならない。一方、本実施形態において、信号ＤＯＰ（またはｂＤＯＮ）の配線は、サブドライバＵＰＳＤ（またはＤＮＳＤ）において共有化されている。即ち、デジタルデータＤＯＰのデータ線は複数のサブドライバＵＰＳＤにおいて１本に共有化されており、信号ｂＤＯＮの信号線は、複数のサブドライバＤＮＳＤにおいて１本に共有化されている。従って、信号ＤＯＰ（またはｂＤＯＮ）のタイミングのずれが小さく、出力データＤＯＵＴのスルーレートは歪まない（スキューが小さい）。その結果、本実施形態による半導体装置の波形品質は良好に維持される。

本実施形態では、図２に示すように、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣが複数の出力ドライバＯＤに対して共有されている。これにより、本実施形態は、セレクタＳＬＣＴおよびスルーレート制御ＳＲＣを備えることによる面積のオーバーヘッドが小さい。

（第２の実施形態）
図５は、第２の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図である。第２の実施形態は、出力ドライバＯＤだけでなく、セレクタＳＬＣＴも、出力パッドＰＡＤに対応して設けられている点で第１の実施形態と異なる。即ち、セレクタＳＬＣＴは、各出力ドライバＯＤに対応して設けられている。一方、第２の実施形態において、スルーレート制御部ＳＲＣは、複数のセレクタＳＬＣＴに対して共有されている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

第２の実施形態ではセレクタＳＬＣＴの個数が第１の実施形態のそれよりも多くなる。しかし、セレクタＳＬＣＴは、各出力ドライバＯＤに対応しているため、セレクタＬＣＴから対応する出力ドライバＯＤまでの配線Ｗ１０の長さが短縮される。即ち、スルーレート調整信号ＶＵＰ０＜ｎ：０＞〜ＶＵＰｘ＜ｎ：０＞（以下、まとめてＶＵＰ＜ｎ：０＞とも言う）、ＶＤＮ０＜ｎ：０＞〜ＶＤＮｘ＜ｎ：０＞（以下、まとめてＶＤＮ＜ｎ：０＞とも言う）の各信号配線Ｗ１０が短くて済む。また、各配線Ｗ１０の長さを等しくすることができる。

スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞は、アナログ信号である。このため、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞の配線距離が長いと、他の配線や素子からの容量カップリングの影響を受けやすくなる。また、複数のセレクタＬＣＴから複数の出力ドライバＯＤまでの配線距離がばらつくと、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞の配線容量がばらつく。スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞が不安定になると、出力データのスルーレートが不安定になる。これに対処するためには、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞の各配線の途中にキャパシタ（図示せず）を設けて信号を安定化させなければならない。また、シールド配線も必要となる。従って、この分だけ装置が大きくなってしまう。

これに対し、第２の実施形態では、複数のセレクタＬＣＴから複数の出力ドライバＯＤまでの配線距離が等しくかつ短い。従って、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞は、他の配線や素子からの容量カップリングの影響を受け難く、且つ、ばらつきも小さくなる。その結果、出力データのスルーレートを安定させることができる。

また、図２に示す構成では、２（ｎ＋１）本のスルーレート調整信号の配線Ｗ１０を、セレクタＳＬＣＴから複数の出力ドライバＯＤまで引き回す必要がある。従って、出力ドライバＯＤの個数が多いと、配線Ｗ１０の引き回す距離が比較的大きくなるため、安定化容量やシールド配線などの配慮が必要となり、半導体装置のサイズが大きくなる可能性がある。しかし、第２の実施形態では、配線Ｗ１０は引き回す必要が無い。第２の実施形態では、スルーレート制御部ＳＲＣからセレクタＳＬＴＣまでの信号配線Ｗ２０を引き回す必要があるが、信号配線Ｗ２０は高々２本である。従って、スルーレート制御部ＳＲＣに対応する出力ドライバＯＤの個数が多ければ、第２の実施形態は、半導体装置の微細化の観点で有利である。

尚、イネーブル信号ＥＮＵＰ、ＥＮＤＮの配線Ｗ３０は、サブドライバＵＰＳＤ、ＤＮＳＤと同数だけ引き回される。しかし、イネーブル信号ＥＮＵＰ、ＥＮＤＮは、デジタル信号であるので、容量カップリング等のノイズに対して強い。このため、配線容量を大きくするためにキャパシタを設ける必要が無く、半導体装置の微細化に左程影響を与えない。さらに、イネーブル信号ＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞は複数のセレクタＳＬＣＴに共通に用いられている。しかし、イネーブル信号ＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞は各セレクタＳＬＣＴに対して個別であってもよい。これにより、出力ドライバＯＤは、出力パッドＰＡＤことに独立にドライブ能力を制御し、パッド間のオフセットを補正することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図６は、第３の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図である。第３の実施形態は、出力ドライバＯＤおよびセレクタＳＬＣＴだけでなく、スルーレート制御部ＳＲＣも、出力パッドＰＡＤに対応して設けられている点で第２の実施形態と異なる。即ち、スルーレート制御部ＳＲＣは、各セレクタＳＬＣＴに対応して設けられている。第３の実施形態のその他の構成は、第２の実施形態の対応する構成と同様でよい。

第３の実施形態では、スルーレート制御部ＳＲＣおよびセレクタＳＬＣＴがともに出力ドライバＯＤの近傍に配置され得る。これにより、セレクタＳＬＣＴから出力ドライバＯＤまでの配線Ｗ１０の長さが短縮される。さらに、スルーレート制御部ＳＲＣからセレクタＳＬＣＴまでの配線Ｗ２０の長さも短縮される。即ち、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞を転送する信号配線Ｗ１０が短くて済む。スルーレート調整信号ＶＵＰ０〜ＶＵＰｘ（以下、単にＶＵＰとも言う）、ＶＤＮ０〜ＶＤＮｘ（以下、単にＶＤＮとも言う）を伝達する信号配線Ｗ２０も短くて済む。また、各配線Ｗ１０の長さを等しくすることができ、各配線Ｗ２０の長さも等しくすることができる。

これにより、スルーレート制御部ＳＲＣから出力ドライバＯＤまでのスルーレート調整信号が、他の配線や素子からの容量カップリングの影響を受け難く、且つ、ばらつきも小さくなる。その結果、出力データのスルーレートをさらに安定させることができ、各出力パッドにおいて均一なスルーレートを有する出力データが出力される。さらに、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。

スルーレート制御部ＳＲＣおよびセレクタＳＬＣＴがともに出力ドライバＯＤに対応して設けられているので、各スルーレート制御部ＳＲＣは対応するＯＤ付近の局所的なばらつき（例えば、プロセスばらつき、電圧ばらつき、温度ばらつき）を反映してスルーレート調整信号ＶＵＰ、ＶＤＮを出力する。このため、各出力パッドで比較的均一なスルーレートの出力を得ることができる。

また、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞をスルーレート制御部ＳＲＣごとに独立に設定するように変更すれば、パッド間のオフセットを補正することができる。

尚、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞は、イネーブル信号ＥＮＵＰ、ＥＮＤＮと同様にデジタル信号である。従って、スルーレート制御信号ＵＰＳＲ＜１：０＞、ＤＮＳＲ＜１：０＞の配線についても、安定化容量を設ける必要が無く、半導体装置の微細化に左程影響を与えない。

（第４の実施形態）
図７は、第４の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図である。第４の実施形態では、セレクタＳＬＣＴが、隣接する複数の出力ドライバＯＤに対して共有されている点で第２の実施形態と異なる。尚、出力ドライバＯＤは、出力パッドＰＡＤに対応して設けられている。第４の実施形態のその他の構成は、第２の実施形態の対応する構成と同様でよい。

一般に、複数の出力パッドＰＡＤが隣接して配置されることが頻繁にある。この場合、複数の出力ドライバＯＤも、互いに隣接して配置される。従って、互いに隣接して配置された複数の出力ドライバＯＤに対してセレクタＳＬＣＴを共通にしても、配線Ｗ１０は左程長くならず、かつ、ばらつきも少ない。むしろ、セレクタＳＬＣＴの個数を削減することによって半導体装置を微細化することができる。

従って、第４の実施形態は、セレクタＳＬＣＴを隣接する複数の出力ドライバＯＤに対して共有させることによって、半導体装置をさらに微細化することができ、尚且つ、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞のばらつきも小さく維持することができる。第４の実施形態は、さらに第２の実施形態の効果も得ることができる。

（第５の実施形態）
図８は、第５の実施形態による半導体装置における出力ドライバＯＤ、セレクタＳＬＣＴおよびスルーレート制御部ＳＲＣの関係を示すブロック図である。第５の実施形態は、セレクタＳＬＣＴが、隣接する複数の出力ドライバＯＤに対して共有されている点で第３の実施形態と異なる。尚、出力ドライバＯＤは、出力パッドＰＡＤに対応して設けられている。第５の実施形態のその他の構成は、第３の実施形態の対応する構成と同様でよい。第５の実施形態は、第３の実施形態と第４の実施形態との組合せである。

第５の実施形態も、第４の実施形態と同様に、セレクタＳＬＣＴを隣接する複数の出力ドライバＯＤに対して共有させることによって、半導体装置をさらに微細化することができ、尚且つ、スルーレート調整信号ＶＵＰ＜ｎ：０＞、ＶＤＮ＜ｎ：０＞のばらつきも小さく維持することができる。第５の実施形態は、さらに第３の実施形態の効果も得ることができる。

第４および第５の実施形態では、セレクタＳＬＣＴに対応する出力ドライバＯＤの個数は限定しない。

さらに、１つの半導体装置に対して、図２、図５から図８に示す構成を部分的に適用してもよい。

以下の第６から第１０の実施形態は、出力ドライバＯＤおよびセレクタの実施形態である。第６から第１０の実施形態は、上記第２から第５の実施形態に適用可能である。

（第６の実施形態）
図９Ａおよび図９Ｂは、第６の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図である。図９Ａはプルアップ側の構成を示し、図９Ｂはプルダウン側の構成を示している。便宜的にプルアップ側の構成およびプルダウン側の構成は別図面に示されているが、図９Ａおよび図９Ｂにおける出力データＤＯＵＴの信号線、電源ＶＤＤＱ、ＶＳＳは、それぞれ共通である。これにより、図９Ａおよび図９Ｂに示す構成は一体で出力データを立ち上げまたは立ち下げることができる。

第６の実施形態による出力ドライバＯＤは、スルーレート調整トランジスタ（ＴＮ３４、ＴＰ３４）が複数に分割されている点で第１の実施形態（図３）の出力ドライバＯＤと異なる。第６の実施形態の出力ドライバＯＤのその他の構成は、第１の実施形態の出力ドライバＯＤにおける対応する構成と同様でよい。

第６の実施形態では、プルアップ側のスルーレート調整トランジスタはＴＮ３４ａおよびＴＮ３４ｂに２分割され、プルダウン側のスルーレート調整トランジスタもＴＰ３４ａおよびＴＰ３４ｂに２分割されている。

図９Ａに示すプルアップ側のトランジスタＴＮ３４ａおよびＴＮ３４ｂは、ゲート電極が分割されていればよく、微細化のためにソースおよびドレインは共通でよい。トランジスタＴＮ３４ａおよびＴＮ３４ｂは、トランジスタＴＰ３０のスルーレートを調節するためにそれぞれ個別にオン／オフ制御される。トランジスタＴＰ３０のスルーレートを大きくするためには、トランジスタＴＮ３４ａおよびＴＮ３４ｂの両方をオンにして、ゲートノードＰＧの電圧を速く変化させる。逆に、トランジスタＴＰ３０のスルーレートを小さくするためには、トランジスタＴＮ３４ａ、ＴＮ３４ｂの一方をオンにして、ゲートノードＰＧの電圧を遅く変化させる。トランジスタＴＮ３４ａおよびＴＮ３４ｂのサイズ（ゲート幅）は等しくてもよく、あるいは、相違していてもよい。例えば、トランジスタＴＮ３４ａのゲート幅をＷＧとすると、トランジスタＴＮ３４ｂのゲート幅は、２＊ＷＧと相違させてよい。これにより、トランジスタＴＰ３０のスルーレートは、トランジスタＴＮ３４ａおよびＴＮ３４ｂのオン／オフ制御だけで３段階（ＷＧ、２＊ＷＧ、３＊ＷＧ）に調節可能になる。このように、トランジスタＴＮ３４ａおよびＴＮ３４ｂはロジック制御され、図３に示すトランジスタＴＮ３４のようなアナログ制御を受けない。従って、第６の実施形態では、図４に示すスルーレート制御部は不要である。

図９Ｂに示すプルダウン側のトランジスタＴＰ３４ａおよびＴＰ３４ｂは、トランジスタＴＮ３４ａおよびＴＮ３４ｂと導電型が異なるだけで、基本的にトランジスタＴＮ３４ａおよびＴＮ３４ｂと同様の構成を有する。従って、トランジスタＴＰ３４ａおよびＴＰ３４ｂは、ゲート電極が分割されていればよく、ソースおよびドレインは共通でよい。トランジスタＴＰ３４ａおよびＴＰ３４ｂは、トランジスタＴＮ３０のスルーレートを調節するためにそれぞれ個別にオン／オフ制御される。トランジスタＴＰ３４ａおよびＴＰ３４ｂのサイズは等しくてもよく、あるいは、相違していてもよい。トランジスタＴＰ３４ａおよびＴＰ３４ｂのサイズを相違させた場合、トランジスタＴＮ３０のスルーレートは、３段階に調節可能になる。このように、トランジスタＴＰ３４ａおよびＴＰ３４ｂもロジック制御される。従って、第６の実施形態は、アナログ信号ＶＵＰ、ＶＤＮを省略することができる。

図９Ａに示すように、トランジスタＴＮ３４ａおよびＴＮ３４ｂをそれぞれ個別にロジック制御するために、プルアップセレクタ回路ＵＰＳＬＣＴは、ロジック回路で構成されている。プルアップセレクタ回路ＵＰＳＬＣＴは、イネーブル信号ＥＮＵＰ＜ｉ＞およびイネーブル信号ＥＮａ１、ＥＮｂ１を入力し、これらの信号の演算結果に応じて、プルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＮ３４ａおよび／またはＴＮ３４ｂを選択的に駆動させる。イネーブル信号ＥＮＵＰ＜ｉ＞は駆動させるプルアップサブドライバＵＰＳＤ＜ｉ＞を選択し、イネーブル信号ＥＮａ１、ＥＮｂ１は、駆動させるスルーレート調整トランジスタＴＮ３４ａおよび／またはＴＮ３４ｂを選択する。例えば、イネーブル信号ＥＮＵＰ＜ｉ＞およびイネーブル信号ＥＮａ１が論理ハイの場合、ＡＮＤゲートＧａ１によってプルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＮ３４ａが駆動される。イネーブル信号ＥＮＵＰ＜ｉ＞およびイネーブル信号ＥＮｂ１が論理ハイの場合、ＡＮＤゲートＧｂ１によってプルアップサブドライバＵＰＳＤ＜ｉ＞のトランジスタＴＮ３４ｂが駆動される。

図９Ｂに示すトランジスタＴＰ３４ａおよびＴＰ３４ｂは、プルダウンセレクタ回路ＤＮＳＬＣＴによってロジック制御される。プルダウンセレクタ回路ＤＮＳＬＣＴは、ＮＡＮＤゲートＧａ２で構成されている点で図９Ａのプルアップセレクタ回路ＵＰＳＬＣＴと異なる。プルダウンセレクタ回路ＤＮＳＬＣＴは、イネーブル信号ＥＮＤＮ＜ｉ＞およびイネーブル信号ＥＮａ２、ＥＮｂ２を入力し、これらの信号の演算結果に応じて、プルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＰ３４ａおよび／またはＴＰ３４ｂを選択的に駆動させる。イネーブル信号ＥＮＤＮ＜ｉ＞は駆動させるプルダウンサブドライバＤＮＳＤ＜ｉ＞を選択し、イネーブル信号ＥＮａ２、ＥＮｂ２は駆動させるスルーレート調整トランジスタＴＰ３４ａおよび／またはＴＰ３４ｂを選択する。例えば、イネーブル信号ＥＮＤＮ＜ｉ＞およびイネーブル信号ＥＮａ２が論理ハイの場合、ＮＡＮＤゲートＧａ２によってプルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＰ３４ａが駆動される。イネーブル信号ＥＮＤＮ＜ｉ＞およびイネーブル信号ＥＮｂ２が論理ハイの場合、ＮＡＮＤゲートＧｂ２によってプルダウンサブドライバＤＮＳＤ＜ｉ＞のトランジスタＴＰ３４ｂが駆動される。

第６の実施形態の出力ドライバＯＤは、スルーレート調整トランジスタが分割され、そのゲート電位にデジタル信号が与えられること以外において第１の実施形態のそれと相違しない。従って、第６の実施形態は、第１の実施形態と同様の効果を得ることができる。尚、スルーレート調整トランジスタは、分割されているものの、ゲート電極が分割されているだけで、ソースおよびドレインは共通である。従って、第６の実施形態におけるスルーレート調整トランジスタの全体の大きさは、第１の実施形態のそれとさほど変わらず、従来と比較して微細化に適している点でも第１の実施形態と同様である。

（第７の実施形態）
図１０Ａおよび図１０Ｂは、第７の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図である。図１０Ａはプルアップ側の構成を示し、図１０Ｂはプルダウン側の構成を示している。便宜的にプルアップ側の構成およびプルダウン側の構成は別図面に示されているが、図１０Ａおよび図１０Ｂにおける出力データＤＯＵＴの信号線、電源ＶＤＤＱ、ＶＳＳは、それぞれ共通である。これにより、図１０Ａおよび図１０Ｂに示す構成は一体で出力データを立ち上げまたは立ち下げることができる。

第７の実施形態では、プルアップサブドライバＵＰＳＤ＜ｉ＞がそれぞれ複数（ＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞）に分割され、プルダウンサブドライバＤＮＳＤ＜ｉ＞もそれぞれ複数（ＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞）に分割されている。プルアップサブドライバＵＰＳＤａ＜ｉ＞とＵＰＳＤｂ＜ｉ＞は、グループを成しており、互いに並列に接続されている。プルダウンサブドライバＤＮＳＤａ＜ｉ＞とＤＮＳＤｂ＜ｉ＞も、グループを成しており、互いに並列に接続されている。

以下、プルアップサブドライバＵＰＳＤａ＜０＞、ＵＰＳＤｂ＜０＞のグループおよびプルダウンサブドライバＤＮＳＤａ＜０＞、ＤＮＳＤｂ＜０＞のグループを一例として挙げる。

プルアップサブドライバＵＰＳＤａ＜０＞、ＵＰＳＤｂ＜０＞のグループでは、図１０Ａに示すように、トランジスタＴＰ３０ａとＴＰ３０ｂとは互いに並列に接続されている。ただし、トランジスタＴＰ３０ａのゲートノードＰＧａとトランジスタＴＰ３０ｂのゲートノードＰＧｂとは分離されている。トランジスタＴＰ３１ａ、ＴＰ３１ｂは、それぞれ電源ＰＳ１とゲートノードＰＧａ、ＰＧｂの間に接続され、それらのゲートは共通にイネーブル信号ＥＮＵＰ＜０＞を受けている。ゲートノードＰＧａ、ＰＧｂは、トランジスタＴＰ３２ａ、ＴＮ３３ａおよびＴＮ３４ａから成る直列回路と、トランジスタＴＰ３２ｂ、ＴＮ３３ｂおよびＴＮ３４ｂから成る直列回路に接続されている。トランジスタＴＰ３２ａ、ＴＮ３３ａ、ＴＰ３２ｂ、ＴＮ３３ｂの各ゲートは、共通に信号ＤＯＰを受ける。トランジスタＴＮ３４ａおよびＴＮ３４ｂの各ゲートは、共通にスルーレート調整信号ＶＵＰ＜０＞を受ける。

セレクタＵＰＳＬＣＴは、プルアップサブドライバＵＰＳＤａ＜０＞またはＵＰＳＤｂ＜０＞の一方を選択するのではなく、プルアップサブドライバＵＰＳＤａ＜０＞およびＵＰＳＤｂ＜０＞を１つのグループＵＰＳＤ＜０＞として選択し、同時に駆動する。

トランジスタＴＰ３０ａのゲート幅Ｗｐａは、トランジスタＴＰ３０ｂのゲート幅Ｗｐｂと相違してよい。この場合、ゲートノードＰＧａの容量ＣＰＧａはゲートノードＰＧｂの容量ＣＰＧｂと相違する。また、トランジスタＴＮ３４ａのゲート幅ＷＮ３４ａは、トランジスタＴＮ３４ｂのゲート幅ＷＮ３４ｂと相違してよい。これにより、トランジスタＴＮ３４ａの電流駆動能力はトランジスタＴＮ３４ｂの電流駆動能力と相違する。ゲートノードＰＧａとＰＧｂとの容量の相違、および、トランジスタＴＮ３４ａとＴＮ３４ｂとの電流駆動能力の相違は、トランジスタＴＰ３０ａおよびＴＰ３０ｂのゲートノードＰＧａ、ＰＧｂの放電速度を相違させる。ＣＰＧａ／ＣＰＧｂがＷＮ３４ａ／ＷＮ３４ｂと等しいと、ゲートノードＰＧａ、ＰＧｂの放電速度が等しくなってしまうので、これらの放電速度を相違させるための条件は、ＣＰＧａ／ＣＰＧｂがＷＮ３４ａ／ＷＮ３４ｂと相違することである。トランジスタＴＰ３０ａおよびＴＰ３０ｂが寄与する出力のスルーレートを相違させることによって、第７の実施形態は、出力データＤＯＵＴの電圧の急激な上昇を抑制し、その結果、リンギングまたは出力信号の反射を防止することができる。

他のプルアップサブドライバグループ（ＵＰＳＤａ＜１＞、ＵＰＳＤｂ＜１＞）〜（ＵＰＳＤａ＜ｎ＞、ＵＰＳＤｂ＜ｎ＞）の構成は、上記プルアップサブドライバグループ（ＵＰＳＤａ＜０＞、ＵＰＳＤｂ＜０＞）の説明から容易に類推できるので、その説明を省略する。

プルダウンサブドライバ（ＤＮＳＤａ＜０＞、ＤＮＳＤｂ＜０＞）のグループでは、図１０Ｂに示すように、トランジスタＴＮ３０ａとＴＮ３０ｂとは互いに並列に接続されている。ただし、トランジスタＴＮ３０ａのゲートノードＮＧａとトランジスタＴＮ３０ｂのゲートノードＮＧｂとは分離されている。トランジスタＴＮ３１ｂ、ＴＮ３１ｂはそれぞれ電源ＰＳ１１とゲートノードＮＧａ、ＮＧｂの間に接続され、それらのゲートは共通にイネーブル信号ｂＥＮＤＮ＜０＞を受けている。ゲートノードＮＧａ、ＮＧｂは、トランジスタＴＮ３２ａ、ＴＰ３３ａおよびＴＰ３４ａから成る直列回路と、トランジスタＴＮ３２ｂ、ＴＰ３３ｂおよびＴＰ３４ｂから成る直列回路に接続されている。トランジスタＴＮ３２ａ、ＴＰ３３ａ、ＴＮ３２ｂ、ＴＰ３３ｂの各ゲートは、共通に信号ｂＤＯＮを受ける。トランジスタＴＰ３４ａおよびＴＰ３４ｂの各ゲートは、共通にスルーレート調整信号ＶＤＮ＜０＞を受ける。

プルダウンセレクタＤＮＳＬＣＴは、プルダウンサブドライバＤＮＳＤａ＜０＞またはＤＮＳＤｂ＜０＞の一方を選択するのではなく、プルダウンサブドライバＤＮＳＤａ＜０＞およびＤＮＳＤｂ＜０＞を１つのグループＤＮＳＤ＜０＞として選択し、同時に駆動する。

トランジスタＴＮ３０ａのゲート幅Ｗｎａは、トランジスタＴＮ３０ｂのゲート幅Ｗｎｂと相違してよい。この場合、ゲートノードＮＧａの容量ＣＮＧａはゲートノードＮＧｂの容量ＣＮＧｂと相違する。また、トランジスタＴＰ３４ａのゲート幅ＷＰ３４ａは、トランジスタＴＰ３４ｂのゲート幅ＷＰ３４ｂと相違してよい。これにより、トランジスタＴＰ３４ａの電流駆動能力はトランジスタＴＰ３４ｂの電流駆動能力と相違する。ゲートノードＮＧａとＮＧｂとの容量の相違、および、トランジスタＴＰ３４ａとＴＰ３４ｂとの電流駆動能力の相違は、トランジスタＴＮ３０ａおよびＴＮ３０ｂのゲートノードＮＧａ、ＮＧｂの充電速度を相違させる。ＣＮＧａ／ＣＮＧｂがＷＰ３４ａ／ＷＰ３４ｂと等しいと、ゲートノードＮＧａ、ＮＧｂの充電速度が等しくなってしまうので、これらの充電速度を相違させるための条件は、ＣＮＧａ／ＣＮＧｂがＷＰ３４ａ／ＷＰ３４ｂと相違することである。トランジスタＴＮ３０ａおよびＴＮ３０ｂが寄与する出力のスルーレートを相違させることによって、第７の実施形態は、出力データＤＯＵＴの電圧の急激な上昇を抑制し、その結果、リンギングまたは出力信号の反射を防止することができる。

他のプルダウンサブドライバグループ（ＤＮＳＤａ＜１＞、ＤＮＳＤｂ＜１＞）〜（ＤＮＳＤａ＜ｎ＞、ＤＮＳＤｂ＜ｎ＞）の構成は、上記プルダウンサブドライバグループ（ＤＮＳＤａ＜０＞、ＤＮＳＤｂ＜０＞）の説明から容易に類推できるので、その説明を省略する。

図１１Ａおよび図１１Ｂは、第７の実施形態の出力ドライバＯＤの動作を示すタイミング図である。例えば、プルアップサブドライバＵＰＳＤａ＜０＞、ＵＰＳＤｂ＜０＞では、図１１Ａに示すように、信号ＤＯＰが立ち上がると（図１１Ａ（Ａ））、ゲートノードＰＧａおよびＰＧｂの電圧が、それぞれトランジスタＴＮ３４ａおよびＴＮ３４ｂの導通状態に応じて低下する（図１１Ａ（Ｂ））。このとき、信号ＶＵＰ＜ｉ＞は、トランジスタＴＮ３４ａおよびＴＮ３４ｂの各ゲートに共通に入力されるので、トランジスタＴＮ３４ａおよびＴＮ３４ｂのサイズの相違およびゲートノードＰＧａおよびＰＧｂの容量の相違によって、ゲートノードＰＧａの電圧降下の傾きおよびゲートノードＰＧｂの電圧降下の傾きが異なる。これにより、トランジスタＴＰ３０a、ＴＰ３０ｂが一斉にオン状態となって、急激に大きな電流が流れることに伴うリンギングまたは出力信号の反射を防止することができる。

例えば、図１１Ｂに示すように、信号ｂＤＯＮが立ち下がると（図１１Ｂ（Ａ））、ゲートノードＮＧａおよびＮＧｂの電圧が、それぞれトランジスタＴＰ３４ａおよびＴＰ３４ｂの導通状態に応じて上昇する（図１１Ｂ（Ｂ））。このとき、信号ＶＤＮ＜ｉ＞は、トランジスタＴＰ３４ａおよびＴＰ３４ｂの各ゲートに共通に入力されるので、トランジスタＴＰ３４ａおよびＴＰ３４ｂのサイズの相違およびゲートノードＮＧａおよびＮＧｂの容量の相違によって、ゲートノードＮＧａの電圧降下の傾きおよびゲートノードＮＧｂの電圧降下の傾きが異なる。これにより、トランジスタＴＮ３０a、ＴＮ３０ｂが一斉にオン状態となって、急激に大きな電流が流れることに伴うリンギングまたは出力信号の反射を防止することができる。

このように、第７の実施形態では、サブドライバＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞（ＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞）において、同じレベルの信号ＶＵＰ＜ｉ＞（ＶＤＮ＜ｉ＞）で、信号ＤＯＰ（ｂＤＯＮ）のタイミングをずらすことなく、サブドライバＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞（ＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞）がそれぞれ寄与する出力のスルーレートを相違させることができる。その結果、データ出力に伴う急激な電流変化を抑制し、リンギングまたは出力信号の反射を防止することができる。

尚、第７の実施形態では、プルアップサブドライバＵＰＳＤ＜ｉ＞がそれぞれ２つに分割され、プルダウンサブドライバＤＮＳＤ＜ｉ＞もそれぞれ２つに分割されているが、それらは３つ以上に分割されていてもよい。

サブドライバＵＰＳＤ＜ｉ＞、ＤＮＳＤ＜ｉ＞が分割されているが、並列に接続されたトランジスタやゲートが共通化されたトランジスタが多いため、レイアウト面積は、他の実施形態と比べてさほど増大しない。

（第８の実施形態）
図１２Ａおよび図１２Ｂは、第８の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図である。第８の実施形態では、スイッチングトランジスタ（ＴＮ３３ａ、ＴＮ３３ｂ）とスルーレート調整トランジスタ（ＴＮ３４ａ、ＴＮ３４ｂ）との接続関係が第７の実施形態のそれと逆になっている。また、スイッチングトランジスタ（ＴＰ３３ａ、ＴＰ３３ｂ）とスルーレート調整トランジスタ（ＴＰ３４ａ、ＴＰ３４ｂ）との接続関係が第７の実施形態のそれと逆になっている。第８の実施形態のその他の構成は、第７の実施形態の対応する構成と同様でよい。また、第８の実施形態の動作は、第７の実施形態の動作と同様である。従って、第８の実施形態は、第７の実施形態と同様の効果を得ることができる。

（第９の実施形態）
図１３Ａおよび図１３Ｂは、第９の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図である。第９の実施形態では、プルアップサブドライバ（ＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞）のグループにおいて、スイッチングトランジスタ（ＴＮ３３ａ、ＴＮ３３ｂ）が１つに共通化されている。また、プルダウンサブドライバ（ＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞）のグループにおいて、スイッチングトランジスタ（ＴＰ３３ａ、ＴＰ３３ｂ）が１つに共通化されている。この場合、図１３ＡのトランジスタＴＰ３０ａ、ＴＰ３０ｂのゲートノードＰＧａ、ＰＧｂの放電速度を相違させるために、ゲートノードＰＧａの容量とゲートノードＰＧｂの容量とを相違させる必要がある。即ち、トランジスタＴＰ３０ａのゲート幅はトランジスタＴＰ３０ｂのゲート幅と相違する。または、トランジスタＴＮ３４ａとトランジスタＴＮ３４ｂのゲート幅を相違させ、電流駆動能力を相違させる。また、図１３ＢのトランジスタＴＮ３０ａ、ＴＮ３０ｂのゲートノードＮＧａ、ＮＧｂの充電速度を相違させるために、ゲートノードＮＧａの容量とゲートノードＮＧｂの容量とを相違させる必要がある。即ち、トランジスタＴＮ３０ａのゲート幅はトランジスタＴＮ３０ｂのゲート幅と相違する。または、トランジスタＴＰ３４ａとトランジスタＴＰ３４ｂのゲート幅を相違させ、電流駆動能力を相違させる。

第９の実施形態のその他の構成は、第８の実施形態の対応する構成と同様でよい。トランジスタＴＰ３０ａ、ＴＰ３０ｂまたはトランジスタＴＮ３０ａ、ＴＮ３０ｂのオンタイミングが相違するので、第９の実施形態は、第８の実施形態と同様の効果を得ることができる。さらに、第９の実施形態では、プルアップサブドライバ（ＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞）またはプルダウンサブドライバ（ＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞）の各グループにおいて、スイッチトランジスタＴＮ３３またはＴＰ３３が共通化されるので、出力ドライバＯＤのレイアウト面積が第７および第８の実施形態のそれに比べて小さくなる。

（第１０の実施形態）
図１４Ａおよび図１４Ｂは、第１０の実施形態による出力ドライバＯＤ、プルアップセレクタＵＰＳＬＣＴおよびプルダウンセレクタＤＮＳＬＣＴのより詳細な構成を示す回路図である。第１０の実施形態では、遅延回路ＤＬＹがプルアップサブドライバグループ（ＵＰＳＤａ＜０＞、ＵＰＳＤｂ＜０＞）のうち一方のサブドライバＵＰＳＤｂ＜０＞のスイッチングトランジスタＴＮ３３ｂのゲートに接続されている。また、遅延回路ＤＬＹがプルダウンサブドライバグループ（ＤＮＳＤａ＜０＞、ＤＮＳＤｂ＜０＞）のうち一方のサブドライバＤＮＳＤｂ＜０＞のスイッチングトランジスタＴＮ３３ｂのゲートに接続されている。第１０の実施形態のその他の構成は、第７の実施形態の対応する構成と同様でよい。

図１５Ａおよび図１５Ｂは、第１０の実施形態の出力ドライバＯＤの動作を示すタイミング図である。プルアップサブドライバグループ（ＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞）では、スイッチングトランジスタＴＮ３３ｂのゲートに入力される信号ＤＯＰｄが、スイッチングトランジスタＴＮ３３ａのゲートに入力される信号ＤＯＰに比べてｔｄだけ遅延する（図１５Ａ（Ａ））。従って、ゲートノードＰＧｂの電圧は、ゲートノードＰＧａの電圧に遅延して低下する（図１５Ａ（Ｂ））。その結果、出力トランジスタＴＰ３０ａの動作タイミングとＴＰ３０ｂのオンタイミングとがずれて、データ出力に伴う急激な電流変化を抑制することができる（図１５Ａ（Ｃ））。

プルダウンサブドライバグループ（ＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞）では、スイッチングトランジスタＴＰ３３ｂのゲートに入力される信号ｂＤＯＮｄが、スイッチングトランジスタＴＰ３３ａのゲートに入力される信号ｂＤＯＮに比べてｔｄだけ遅延する（図１５Ｂ（Ａ））。従って、ゲートノードＮＧｂの電圧は、ゲートノードＮＧａの電圧に遅延して低下する（図１５Ｂ（Ｂ））。その結果、出力トランジスタＴＮ３０ａの動作タイミングとＴＮ３０ｂのオンタイミングとがずれて、データ出力に伴う急激な電流変化を抑制することができる（図１５Ｂ（Ｃ））。

第１０の実施形態では、図１４ＡのトランジスタＴＮ３４ａのゲート幅ＷＮ３４ａとトランジスタＴＮ３４ｂのゲート幅ＷＮ３４ｂとの比（ＷＮ３４ａ／ＷＮ３４ｂ）、すなわちトランジスタＴＮ３４ａとトランジスタＴＮ３４ｂの電流駆動能力は、ゲートノードＰＧａの容量ＣＰＧａとゲートノードＰＧｂの容量ＣＰＧｂとの比（ＣＰＧａ／ＣＰＧｂ）と等しい。さらに、図１４ＢのトランジスタＴＰ３４ａのゲート幅ＷＰ３４ａとトランジスタＴＰ３４ｂのゲート幅ＷＰ３４ｂとの比（ＷＰ３４ａ／ＷＰ３４ｂ）、すなわちトランジスタＴＰ３４ａとトランジスタＴＰ３４ｂの電流駆動能力は、ゲートノードＮＧａの容量ＣＮＧａとゲートノードＮＧｂの容量ＣＮＧｂとの比（ＣＮＧａ／ＣＮＧｂ）と等しい。これにより、図１５Ａおよび図１５Ｂに示すように、ゲートノードＰＧａおよびＰＧｂの電圧降下の傾きは等しく、ゲートノードＮＧａおよびＮＧｂの電圧上昇の傾きも等しくなる。

このように、第１０の実施形態では、出力トランジスタＴＰ３０ａのゲートノードＰＧａとＴＰ３０ｂのゲートノードＰＧｂの放電速度を等しくしているが、トランジスタＴＰ３０ａおよびＴＰ３０ｂのオンタイミングをずらしている。並びに、出力トランジスタＴＮ３０ａのゲートノードＮＧａとＴＮ３０ｂのゲートノードＮＧｂの充電速度を等しくしているが、トランジスタＴＮ３０ａおよびＴＮ３０ｂのオンタイミングをずらすことによって、データ出力に伴う急激な電流変化を抑制し、リンギングまたは出力信号の反射を防止することができる。従って、第１０の実施形態は、第７の実施形態と同様の効果を得ることができる。

（第１１の実施形態）
本変形例では、上記の比ＷＮ３４ａ／ＷＮ３４ｂと比ＣＰＧａ／ＣＰＧｂとを相違させ、かつ、比ＷＰ３４ａ／ＷＰ３４ｂと比ＣＮＧａ／ＣＮＧｂとを相違させている。本変形例のその他の構成は、第１０の実施形態の構成と同様でよい。従って、本変形例の回路構成は、図１４Ａおよび図１４Ｂに示す構成と同じである。

図１６Ａおよび図１６Ｂは、第１１の実施形態による出力ドライバＯＤの動作を示すタイミング図である。プルアップサブドライバＵＰＳＤａ＜ｉ＞、ＵＰＳＤｂ＜ｉ＞では、スイッチングトランジスタＴＮ３３ｂのゲートに入力される信号ＤＯＰｄが、スイッチングトランジスタＴＮ３３ａのゲートに入力される信号ＤＯＰに比べてｔｄだけ遅延する（図１６Ａ（Ａ））。従って、ゲートノードＰＧｂの電圧は、ゲートノードＰＧａの電圧に遅延して低下する（図１６Ａ（Ｂ））。ここで、比ＷＮ３４ａ／ＷＮ３４ｂは、比ＣＰＧａ／ＣＰＧｂと相違するため、ゲートノードＰＧｂの電圧降下の傾きは、ゲートノードＰＧａの電圧降下の傾きと異なる。即ち、トランジスタＴＰ３０ａが寄与する出力のスルーレートとトランジスタＴＰ３０ｂが寄与する出力のスルーレートが相違する。従って、トランジスタＴＰ３０ａのオンタイミングとＴＰ３０ｂのオンタイミングとがずれ、なおかつ、それらが寄与する出力のスルーレートも相違するので、データ出力に伴う急激な電流変化を抑制することができる（図１６Ａ（Ｃ））。

プルダウンサブドライバＤＮＳＤａ＜ｉ＞、ＤＮＳＤｂ＜ｉ＞では、スイッチングトランジスタＴＰ３３ｂのゲートに入力される信号ｂＤＯＮｄが、スイッチングトランジスタＴＰ３３ａのゲートに入力される信号ｂＤＯＮに比べてｔｄだけ遅延する（図１６Ｂ（Ａ））。従って、ゲートノードＮＧｂの電圧は、ゲートノードＮＧａの電圧に遅延して低下する（図１６Ｂ（Ｂ））。ここで、比ＷＰ３４ａ／ＷＰ３４ｂは、比ＣＮＧａ／ＣＮＧｂと相違するため、ゲートノードＮＧｂの電圧降下の傾きは、ゲートノードＮＧａの電圧降下の傾きと異なる。即ち、トランジスタＴＮ３０ａのスルーレートとトランジスタＴＮ３０ｂが寄与する出力のスルーレートが相違する。従って、トランジスタＴＮ３０ａのオンタイミングとＴＮ３０ｂのオンタイミングとがずれ、なおかつ、それらが寄与する出力のスルーレートも相違するので、出力データＤＯＵＴの電圧の急激な低下を抑制することができる（図１６Ｂ（Ｃ））。

本変形例の遅延回路ＤＬＹは、第７から第９の実施形態に適用することもできる。

ＯＤ…出力ドライバ、ＵＰＳＤ…プルアップサブドライバ、ＤＮＳＤ…プルダウンサブドライバ、ＵＰＳＬＣＴ…プルアップセレクタ、ＤＮＳＬＣＴ…プルダウンセレクタ、ＵＰＳＲＣ、ＤＮＳＲＣ…スルーレート制御部、ＴＰ３０、ＴＮ３０…出力トランジスタ、ＴＰ３２、ＴＮ３２、ＴＰ３３、ＴＮ３３…スイッチングトランジスタ、ＴＮ３４、ＴＰ３４…スルーレート調整トランジスタ

Claims (10)

1. 集積回路からなるコア回路と、
   前記コア回路から転送されるデジタルデータを出力データとして出力するために複数のサブドライバを含む出力ドライバと、
   複数の前記サブドライバのうち駆動させるサブドライバを選択するセレクタとを備え、
   各前記サブドライバは、
   前記デジタルデータに従って前記出力データを立ち上げまたは立ち下げるために、第１の電源と出力配線との間に接続された出力トランジスタと、
   前記出力トランジスタのゲートと第２の電源との間に直列に接続されたスイッチングトランジスタおよびスルーレート調整トランジスタとを備え、
   前記スイッチングトランジスタは、前記デジタルデータに従って前記出力トランジスタをオンまたはオフし、
   各前記スルーレート調整トランジスタは、前記出力データの立ち上がりまたは立ち下がりのスルーレートを決定するために前記セレクタによって選択的に駆動されることを特徴とする半導体装置。
2. 前記セレクタは、複数の前記サブドライバのうち駆動させる選択サブドライバを決定するイネーブル信号に基づいて、前記スルーレートを決定するスルーレート調整信号を前記選択サブドライバの前記スルーレート調整トランジスタへ転送するトランスファゲートを備えていることを特徴とする請求項１に記載の半導体装置。
3. 複数の前記サブドライバは、前記デジタルデータの論理ハイを出力するために第１の電源と出力配線との間に接続された第１の出力トランジスタを含む複数のプルアップサブドライバと、前記デジタルデータの論理ロウを出力するために前記第１の電源よりも低電位の第２の電源と出力配線との間に接続された第２の出力トランジスタを含む複数のプルダウンサブドライバと、を含み、
   複数の前記プルアップサブドライバのスイッチングトランジスタのゲートは共通に前記デジタルデータに応じた信号を受け取り、
   複数の前記プルダウンサブドライバのスイッチングトランジスタのゲートも共通に前記デジタルデータに応じた信号を受け取ることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記スルーレート調整トランジスタの導電状態を制御するために前記スルーレート調整信号の電圧を設定するスルーレート制御部をさらに備えたことを特徴とする請求項２または請求項３に記載の半導体装置。
5. 前記出力ドライバは、データを当該半導体装置の外部へ出力する出力パッドに対応して設けられており、
   前記セレクタは、複数の前記出力ドライバに対して共有されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
6. 前記出力ドライバおよび前記セレクタは、データを当該半導体装置の外部へ出力する出力パッドに対応して設けられていることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
7. 前記出力ドライバは、データを当該半導体装置の外部へ出力する出力パッドに対応して設けられており、
   前記セレクタは、隣接する複数の前記出力ドライバに対して共有されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
8. 前記スルーレート調整トランジスタは、それぞれ互いに並列に接続された複数のトランジスタからなり、
   前記セレクタは、前記スルーレート調整トランジスタを構成する複数のトランジスタのうち少なくとも１つのトランジスタを選択的に駆動するロジック回路であることを特徴とする請求項１から請求項７のいずれかに記載の半導体装置。
9. 各前記プルアップサブドライバは、それぞれ複数に分割されており、プルアップサブドライバグループを成しており、
   各前記プルアップサブドライバグループに含まれる複数の前記第１の出力トランジスタは、互いに並列に接続され、かつ、該複数の第１の出力トランジスタのゲートはそれぞれ分離されており、
   前記プルアップサブドライバグループに含まれる複数の前記スイッチングトランジスタの各ゲートは共通に接続されており、
   前記プルアップサブドライバグループに含まれる複数の前記スルーレート調整トランジスタの各ゲートは共通に接続されており、
   前記プルアップサブドライバグループに含まれる複数の前記第１の出力トランジスタのゲート容量の比は、同じプルアップサブドライバグループに含まれる複数の前記スルーレート調整トランジスタのゲート幅の比と異なり、
   各前記プルダウンサブドライバは、それぞれ複数に分割されており、プルダウンサブドライバグループを成しており、
   前記プルダウンサブドライバグループに含まれる複数の前記第２の出力トランジスタは、互いに並列に接続され、かつ、該複数の第２の出力トランジスタのゲートは分離されており、
   前記プルダウンサブドライバグループに含まれる複数の前記スイッチングトランジスタの各ゲートは共通に接続されており、
   前記プルダウンサブドライバグループに含まれる複数の前記スルーレート調整トランジスタの各ゲートは共通に接続されており、
   前記プルダウンサブドライバグループに含まれる複数の前記第２の出力トランジスタのゲート容量の比は、同じプルダウンサブドライバグループに含まれる複数の前記スルーレート調整トランジスタのゲート幅の比と異なり、
   前記セレクタは、複数の前記プルアップサブドライバグループのうち駆動させるプルアップサブドライバグループを選択し、かつ、複数の前記プルダウンサブドライバグループのうち駆動させるプルダウンサブドライバグループを選択することを特徴とする請求項３に記載の半導体装置。
10. 各前記プルアップサブドライバは、それぞれ複数に分割されており、プルアップサブドライバグループを成しており、
    前記プルアップサブドライバグループに含まれる複数の前記第１の出力トランジスタは、互いに並列に接続され、かつ、該複数の出力トランジスタのゲートは分離されており、
    前記プルアップサブドライバグループに含まれる複数の前記スイッチングトランジスタの各ゲートは共通に接続されており、
    前記スルーレート調整トランジスタは前記プルアップサブドライバグループにおいて共通化されており、
    前記プルアップサブドライバグループに含まれる複数の前記第１の出力トランジスタのゲート容量は、互いに異なり、
    各前記プルダウンサブドライバは、それぞれ複数に分割されており、プルダウンサブドライバグループを成しており、
    前記プルダウンサブドライバグループに含まれる複数の前記出力トランジスタは、互いに並列に接続され、かつ、該複数の第２の出力トランジスタのゲートは分離されており、
    前記プルダウンサブドライバグループに含まれる複数の前記スイッチングトランジスタの各ゲートは共通に接続されており、
    前記スルーレート調整トランジスタは、前記プルダウンサブドライバグループにおいて共通化されており、
    前記プルダウンサブドライバグループに含まれる複数の前記第２の出力トランジスタのゲート容量は、互いに異なり、
    前記セレクタは、複数の前記プルアップサブドライバグループのうち駆動させるプルアップサブドライバグループを選択し、かつ、複数の前記プルダウンサブドライバグループのうち駆動させるプルダウンサブドライバグループを選択することを特徴とする請求項３に記載の半導体装置。

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