JP2011124689A

JP2011124689A - バッファ回路

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Publication number: JP2011124689A
Application number: JP2009279293A
Authority: JP
Inventors: Masaru Koyanagi; 勝小柳; Yasuhiro Suematsu; 靖弘末松; Fumiyoshi Matsuoka; 史宜松岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-12-09
Filing date: 2009-12-09
Publication date: 2011-06-23
Also published as: US8242812B2; US20110133792A1

Abstract

【課題】出力の反射を抑制しつつスルーレートを高い自由度を持って調整可能なバッファ回路を提供する。
【解決手段】
複数の出力トランジスタＰＯＡ１〜ＰＯＥ１は、電源端子（電源電圧ＶＣＣＱ）と出力端子ＤｏｕｔＰ１との間に電流経路を並列接続され導通することにより出力端子ＤｏｕｔＰ１の電圧を変化させる。ゲート制御用トランジスタＴＡ１〜ＴＥ１は、接地端子Ｄｇｎｄと出力トランジスタＰＯＡ１〜ＰＯＥ１のゲートとの間、又は２つの出力トランジスタのゲートの間に電流経路を形成するように接続され、出力トランジスタにゲート電圧を与える。ゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートは、ゲート制御用トランジスタＴＡ１〜ＴＥ１のソースの電圧が変化したときにゲート−ソース間の電位差が閾値電圧以上となって導通するよう、所定の電圧を与えられている。
【選択図】図１

Description

本発明は、半導体集積回路において入出力パッドと各種回路との間に配置されるバッファ回路に関する。

半導体集積回路においては、入出力パッドと各種回路との間にバッファ回路が配置されている。ＮＡＮＤセル型フラッシュメモリなどにおいて、消費電力削減のために出力を終端しないインタフェース仕様が採用される場合、出力パッドにおける出力の反射（リンギング）を抑制する必要がある。出力の反射を抑制するためには、出力波形のスルーレートを低くしなければならないが、スルーレートを低くすることは、出力の高速化の障害となる。

一方、このようなバッファ回路は、半導体集積回路の仕様その他に応じてスルーレートを変更可能にすることが要求され、そのような要求に応えたバッファ回路も提案されている（例えば、特許文献１参照）。このようにスルーレートを調整する場合、それに応じて出力の反射（リンギング）が増加するという問題がある。このような状況の下、出力波形のスルーレートを高い自由度を持って調整可能なバッファ回路の要求が高まっている。

特開２００１−５０６８２１公報

本発明は、出力の反射を抑制しつつスルーレートを高い自由度を持って調整可能なバッファ回路を提供することを目的とする。

本発明の一の態様に係るバッファ回路は、所定の固定電圧を供給する第１固定電圧端子と出力端子との間に電流経路を並列接続され導通することにより前記出力端子の電圧を変化させる複数の出力トランジスタと、所定の固定電圧を供給する第２固定電圧端子と前記出力トランジスタのゲートとの間又は前記出力トランジスタの２つのゲートの間に電流経路を形成するように接続されると共に前記出力トランジスタのゲートにゲート電圧を与え前記出力トランジスタの導通を制御する複数のゲート制御用トランジスタと
を備え、前記ゲート制御用トランジスタのゲートは、前記ゲート制御用トランジスタのソースが第１の電位から第２の電位に変化したときにゲート−ソース間の電位差が閾値電圧以上となって導通するよう、所定の電圧を与えられていることを特徴とする。

本発明の第１の実施の形態に係るバッファ回路の等価回路図である。本発明の第１の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１の実施の形態の変形例１に係るバッファ回路の等価回路図である。本発明の第１の実施の形態の変形例２に係るバッファ回路の等価回路図である。本発明の第２の実施の形態に係るバッファ回路の等価回路図である。本発明の第２の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第２の実施の形態の変形例１に係るバッファ回路の等価回路図である。本発明の第２の実施の形態の変形例２に係るバッファ回路の等価回路図である。本発明の第３の実施の形態に係るバッファ回路の動作を示す波形図である。図９に示すバッファ回路のゲート制御用トランジスタＴＡ１〜ＴＥ１、及びＴＡ２〜ＴＥ２のゲートの電圧を供給するための回路の等価回路図である。本発明の第４の実施の形態に係るバッファ回路の等価回路図である。本発明の第１の実施の形態に係るバッファ回路の実際の動作を示す波形図である。本発明の第４の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第５の実施の形態に係るバッファ回路の等価回路図である。本発明の第６の実施の形態に係るバッファ回路の等価回路図である。本発明の第７の実施の形態に係るバッファ回路の等価回路図である。本発明の第８の実施の形態に係るバッファ回路の等価回路図である。本発明の第１の実施の形態の変形例１に係るバッファ回路の動作を示す波形図である。本発明の第８の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第９の実施の形態に係るバッファ回路の等価回路図である。本発明の第９の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第９の実施の形態の変形例に係るバッファ回路の等価回路図である。本発明の第１０の実施の形態に係るバッファ回路の等価回路図である。本発明の第１０の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１１の実施の形態に係るバッファ回路の等価回路図である。本発明の第１１の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１１の実施の形態の変形例に係るバッファ回路の等価回路図である。本発明の第１２の実施の形態に係るバッファ回路の等価回路図である。入力端で発生する信号の反射について説明する概念図である。終端抵抗の効果について説明する概念図である。本発明の第１３の実施の形態に係るバッファ回路の等価回路図である。本発明の第１３の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１４の実施の形態に係るバッファ回路の等価回路図である。本発明の第１４の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１５の実施の形態に係るバッファ回路の等価回路図である。本発明の第１５の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１６の実施の形態に係るバッファ回路の等価回路図である。本発明の第１６の実施の形態に係るバッファ回路の動作を示す波形図である。本発明の第１７の実施の形態に係るバッファ回路の等価回路図である。本発明の第１８の実施の形態に係るバッファ回路の等価回路図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[第１の実施の形態]
最初に、図１を参照して、本発明の第１の実施の形態に係るバッファ回路（ＰＭＯＳ出力バッファ回路）を説明する。

[回路構成]
このバッファ回路は、複数（図１では５個）の出力トランジスタＰＯＡ１、ＰＯＢ１、ＰＯＣ１、ＰＯＤ１、ＰＯＥ１と、複数（図１では５個）のプリチャージ用トランジスタＴＰ１と、複数（図１では５個）のゲート制御用トランジスタＴＡ１、ＴＢ１、ＴＣ１、ＴＤ１、ＴＥ１、及びトリガ用トランジスタＴＥｎ１を備えている。５個という個数はあくまでも一例であり、これ以外の数の出力トランジスタ、ゲート制御用トランジスタを設けてもよいことは言うまでもない。
出力トランジスタＰＯＡ１〜ＰＯＥ１は、エンハンスメント型のＰＭＯＳトランジスタであり、固定電圧である電源電圧ＶＣＣＱを供給する電源端子（第１固定電圧端子）と出力端子ＤｏｕｔＰ１との間に並列に接続されている。出力トランジスタＰＯＡ１〜ＰＯＥ１のゲートはノードＡ１〜Ｅ１と接続されている。

ノードＡ１〜Ｅ１と電源端子（ＶＣＣＱ）との間には、５個のプリチャージ用トランジスタＴＰ１が接続されている。プリチャージ用トランジスタＴＰ１はエンハンスメント型ＰＭＯＳトランジスタである。プリチャージ用トランジスタＴＰ１のゲートの電圧ＰＡ１〜ＰＥ１は、バッファ回路の動作前において、例えば接地電圧ＶＳＳ（０Ｖ）に設定される。これによりプリチャージ用トランジスタＴＰ１は導通状態とされ、ノードＡ１〜Ｅ１は電源電圧ＶＣＣＱまで充電される。バッファ回路の動作開始後は、プリチャージ用トランジスタＴＰ１は非導通状態に維持される。

ゲート制御用トランジスタＴＡ１〜ＴＥ１、及びトリガ用トランジスタＴＥｎ１はエンハンスメント型のＮＭＯＳトランジスタであり、互いに直列に接続されている。ゲート制御用トランジスタＴＡ１は、ノードＡ１とトリガ用トランジスタＴＥｎ１のドレインとの間に接続されている。トリガ用トランジスタＴＥｎ１のソースは接地端子Ｄｇｎｄ（第２固定電圧端子）に接続されている。その他のゲート制御用トランジスタＴＢ１〜ＴＥ１は、いずれもノードＡ１〜Ｅ１との間（すなわち出力トランジスタＰＯＡ１〜ＰＯＥ１の２つのゲートの間）に電流経路を形成するように接続されている。そして、ゲート制御用トランジスタＴＡ１〜ＴＥ１は、いずれもそのソースの電圧が所定の電圧に落ちた場合に導通するよう、そのゲートに電圧ＶＡ１〜ＶＥ１を定常的に与えられている。この電圧ＶＡ１〜ＶＥ１の値を適切に設定することにより、バッファ回路の出力信号のスルーレートを調整することができる。

なお、トリガ用トランジスタＴＥｎ１のゲートは、バッファ回路の動作開始時において、トリガ信号Ｅｎ１を与えられ、これにより、図１のバッファ回路の動作を開始させる。なお、電圧ＶＡ１〜ＶＥ１は、全て異なる値の電圧とすることもできるが、ここでは説明の簡単化のため、全て同一の電圧であるものとして説明する。また、トランジスタＴＡ１〜ＴＥ１の閾値電圧も、全て異なる値とすることもできるが、ここでは、全て同じ閾値電圧Ｖｔｈ１を有しているものとして説明する。また、トリガ用トランジスタＴＥｎ１は、ゲート制御用トランジスタＴＡ１にその役割を兼用させることにより、省略することも可能である。

[動作]
次に、第１の実施の形態のバッファ回路の動作を、図２の波形図を参照して説明する。最初に、プリチャージ用トランジスタＴＰ１のゲートの電圧ＰＡ１〜ＰＥ１を、接地電圧ＶＳＳから電源電圧ＶＣＣＱまで上昇し、これにより、プリチャージ用トランジスタＴＰ１は非導通状態（ＯＦＦ）に切り替わり、プリチャージは終了する。このとき、ノードＡ１〜Ｅ１は電源電圧ＶＣＣＱに充電されている。これにより、図１のバッファ回路の動作が開始可能な状態になる。

続いて、トリガ用トランジスタＴＥｎ１のゲートの電圧Ｅｎ１が接地電圧ＶＳＳから電源電圧ＶＣＣＱまで上昇し、トリガ用トランジスタＴＥｎ１が導通状態（ＯＮ）に切り替わり、ゲート制御用トランジスタＴＡ１のソースの電圧が（ＶＡ１−Ｖｔｈ１）よりも小さくなると、ゲート制御用トランジスタＴＡ１が導通し、ノードＡ１の電位は接地電圧ＶＳＳに向けて降下を開始する。

ノードＡ１の電圧が（ＶＢ１−Ｖｔｈ１）よりも小さくなると、今度はゲート制御用トランジスタＴＢ１が導通し、ノードＢ１の電位は接地電圧ＶＳＳに向けて降下を開始する。以下、同様の原理により、トランジスタＴＣ１〜ＴＥ１が順々に導通し、ノードＣ１〜Ｅ１の電圧も段階的に接地電圧ＶＳＳへの下降を開始する。このようなノードＡ１〜Ｅ１の電圧の変化により、最初はまず出力トランジスタＰＯＡ１のみが導通し、以後、トランジスタＰＯＢ１〜ＰＯＥ１が順々に導通し、最後には全ての出力トランジスタＰＯＡ１〜ＰＯＥ１が導通する。これにより、出力端子ＤｏｕｔＰ１の電圧が電圧ＶＣＣＱまで上昇する。トランジスタＰＯＢ１〜ＰＯＥ１が導通する時刻の間隔が短くなるほど、この出力端子ＤｏｕｔＰ１の電圧変化曲線の傾きが大きくなる（変化が急峻になり、スルーレートが大きくなる）。スルーレートは、電圧ＶＡ１〜ＶＥ１の大きさを調整することにより、調整が可能である。また、このバッファ回路では、出力トランジスタＰＯＡ１〜ＰＯＥ１が時間差をつけて駆動されるので、仮に上記のような方法でスルーレートを調整したとしても、出力の反射の影響は少ない。

また、製造段階において出力トランジスタＰＯＡ１〜ＰＯＥ１のサイズを異ならせることにより、スルーレートの調整を行うことも可能である。

[第１の実施の形態の変形例１]
次に、本発明の第１の実施の形態の変形例１に係るバッファ回路（ＰＭＯＳ出力バッファ回路）を、図３を参照して説明する。なお、図１と同一の構成要素については、図３において図１と同一の符号を付し、その詳細な説明は省略する。

この変形例１では、ゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートの電圧ＶＡ１〜ＶＥ１を、定電流Ｉｄｎ１を供給する定電流回路ＣＣにより制御させている点において第１の実施の形態と異なっている。この構成によれば、ノードＡ１〜Ｅ１の電圧はこの定電流Ｉｄｎ１により制御される傾きを有するように低下させることができ、ノードＡ１〜Ｅ１を流れる電流の傾き（ｄｉ／ｄｔ）を所望の値に抑制することができる。

[第１の実施の形態の変形例２]
次に、本発明の第１の実施の形態の変形例２に係るバッファ回路（ＰＭＯＳ出力バッファ回路）を、図４を参照して説明する。なお、図１と同一の構成要素については、図４において図１と同一の符号を付し、その詳細な説明は省略する。

この変形例２では、定電流回路ＣＣとゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートとの間に転送ゲート１０１とスイッチング回路１０２を備えている点で第１の実施の形態と異なっている。転送ゲート１０１は、定電流回路ＣＣからの電流をゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートに供給するか否かをスイッチングするための回路である。また、スイッチング回路１０２は、電源端子（電源電圧ＶＣＣ２）とゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートとの間に接続されたＰＭＯＳトランジスタＴＢＡ１ｕ〜ＴＢＥ１ｕと、ゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートと接地端子との間に接続されるＮＭＯＳトランジスタＴＢＡ１ｄ〜ＴＢＥ１ｄとを有する。これら転送ゲート１０１とスイッチング回路１０２が導通制御されることにより、ゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートは、選択的に、電流Ｉｄｎ１が供給される状態、電源電圧ＶＣＣ２が供給される状態、接地電圧ＶＳＳが供給される状態のいずれかを有することができる。これにより、バッファ回路の出力信号のスルーレートをより柔軟に変更することができる。

[第２の実施の形態]
次に、本発明の第２の実施の形態に係るバッファ回路（ＮＭＯＳ出力バッファ回路）を、図５を参照して説明する。なお、図１と同一の構成要素については、図５において図１と同一の符号を付し、その詳細な説明は省略する。

この第２の実施の形態は、第１の実施の形態のＰＭＯＳトランジスタを全てＮＭＯＳトランジスタに、ＮＭＯＳトランジスタを全てＰＭＯＳトランジスタに置き換えたものである。

すなわち、このバッファ回路は、複数（図５では５個）の出力トランジスタＮＯＡ２、ＮＯＢ２、ＮＯＣ２、ＮＯＤ２、ＮＯＥ２と、複数（図１では５個）のプリチャージ用トランジスタＴＮ１と、複数（図１では５個）のゲート制御用トランジスタＴＡ２、ＴＢ２、ＴＣ２、ＴＤ２、ＴＥ２と、トリガ用トランジスタＴＥｎ２とを備えている。

５つの出力トランジスタＮＯＡ２〜ＮＯＥ２は、エンハンスメント型のＮＭＯＳトランジスタであり、接地端子（接地電圧ＶＳＳ）と出力端子ＤｏｕｔＮ２との間に並列に接続されている。出力トランジスタＮＯＡ２〜ＮＯＥ２のゲートはノードＡ２〜Ｅ２と接続されている。

ノードＡ２〜Ｅ２と接地端子との間には、それぞれプリチャージ用トランジスタＴＮ１が接続されている。プリチャージ用トランジスタＴＮ１はエンハンスメント型ＮＭＯＳトランジスタである。プリチャージ用トランジスタＴＮ１のゲートの電圧ＮＡ２〜ＮＥ２は、図５に示すＮＭＯＳ出力バッファ回路の動作前において、例えば電源電圧ＶＣＣ２に設定される。これによりプリチャージ用トランジスタＴＮ１は導通状態とされ、ノードＡ２〜Ｅ２は接地電圧ＶＳＳまで放電される。ＰＭＯＳ出力バッファ回路の動作開始後は、プリチャージ用トランジスタＴＮ１はすべて非導通状態に維持される。

ゲート制御用トランジスタＴＡ２〜ＴＥ２、及びトリガ用トランジスタＴＥｎ２はエンハンスメント型のＰＭＯＳトランジスタであり、互いに直列に接続されている。ゲート制御用トランジスタＴＡ２は、ノードＡ２とトリガ用トランジスタＴＥｎ２のドレインとの間に接続されている。トリガ用トランジスタＴＥｎ２のソースは電源端子Ｄｖｃｃ２に接続されている。その他のゲート制御用トランジスタＴＢ２〜ＴＥ２は、いずれもノードＡ２〜Ｅ２のうちの２つのノードの間（ノードＡ２とＢ２の間、ノードＢ２とＣ２の間、ノードＣ２とＤ２の間、ノードＤ２とＥ２の間）に電流経路を形成するように接続されている。そして、ゲート制御用トランジスタＴＡ２〜ＴＥ２は、いずれもそのソースの電圧が所定の電圧まで上昇した場合に導通するよう、そのゲートに電圧ＶＡ２〜ＶＥ２を定常的に与えられている。この電圧ＶＡ２〜ＶＥ２の値を適切に設定することにより、バッファ回路の出力端子ＤｏｕｔＮ２からの出力信号のスルーレートを調整することができる。なお、トリガ用トランジスタＴＥｎ２のゲートは、バッファ回路の動作開始時において、トリガ信号Ｅｎ２を与えられる。また、トリガ用トランジスタＴＥｎ２は、ゲート制御用トランジスタＴＡ２にその役割を兼用させることにより、省略することも可能である。

[動作]
次に、第２の実施の形態のバッファ回路の動作を、図６の波形図を参照して説明する。ここでは、ゲート制御用トランジスタＴＡ２〜ＴＥ２の閾値電圧は全てＶｔｈ２であり、また、電圧ＶＡ２〜ＶＥ２は全て等しい値であると仮定して説明を行う。
最初に、プリチャージ用トランジスタＴＮ１のゲートの電圧ＮＡ２〜ＮＥ２を、電源電圧ＶＣＣ２から接地電圧ＶＳＳへ下降させる。これにより、プリチャージ用トランジスタＴＮ１は非導通状態（ＯＦＦ）に切り替わり、プリチャージは終了する。これにより、図５のバッファ回路の動作が開始可能な状態になる。このとき、ノードＡ２〜Ｅ２は接地電圧ＶＳＳを有している。

続いて、トリガ用トランジスタＴＥｎ２のゲートの信号Ｅｎ２の電圧レベルが電源電圧ＶＣＣ２から接地電圧ＶＳＳまで下降し、これによりトリガ用トランジスタＴＥｎ２が導通状態（ＯＮ）に切り替わる。これにより、ゲート制御用トランジスタＴＡ２のソースの電圧が（ＶＡ２＋Ｖｔｈ２）よりも大きくなると、ゲート制御用トランジスタＴＡ２が導通し、ノードＡ２の電位は電源電圧ＶＣＣ２に向けて上昇を開始する。

ノードＡ２の電圧が（ＶＢ２＋Ｖｔｈ１）よりも大きくなると、今度はゲート制御用トランジスタＶＢ２が導通し、ノードＢ２の電位は電源電圧ＶＣＣ２に向けて上昇を開始する。以下、同様の原理により、トランジスタＴＣ２〜ＴＥ２が順々に導通し、ノードＣ２〜Ｅ２の電圧も段階的に電源電圧ＶＣＣ２への上昇を開始する。このようなノードＡ２〜Ｅ２の電圧の変化により、最初はまず出力トランジスタＮＯＡ２のみが導通し、以後、トランジスタＮＯＢ２〜ＮＯＥ２が順々に導通し、最後には全ての出力トランジスタＮＯＡ２〜ＮＯＥ２が導通する。これにより、出力端子ＤｏｕｔＮ２の電圧が電圧ＶＣＣＱから接地電圧ＶＳＳまで下降する。トランジスタＮＯＡ２〜ＮＯＥ２が導通する時刻の間隔が短くなるほど、この出力端子ＤｏｕｔＮ２の電圧変化曲線の傾きが大きくなる（変化が急峻になり、スルーレートが大きくなる）。スルーレートは、電圧ＶＡ２〜ＶＥ２の大きさを個別に調整することにより、調整が可能である。また、このバッファ回路では、出力トランジスタＮＯＡ２〜ＮＯＥ２が時間差をつけて駆動されるので、仮に上記のような方法でスルーレートを調整したとしても、出力の反射の影響は少ない。また、製造段階において出力トランジスタＮＯＡ２〜ＮＯＥ２のサイズを異ならせることにより、スルーレートの調整を行うことも可能である。

[第２の実施の形態の変形例１]
次に、本発明の第２の実施の形態の変形例１に係るバッファ回路を、図７を参照して説明する。なお、図５と同一の構成要素については、図７において図５と同一の符号を付し、その詳細な説明は省略する。
この変形例１では、第１の実施の形態の変形例１と同様に、ゲート制御用トランジスタＴＡ２〜ＴＥ２のゲートの電圧ＶＡ２〜ＶＥ２を、定電流回路ＣＣにより制御させている点において第２の実施の形態と異なっている。

[第２の実施の形態の変形例２]
次に、本発明の第２の実施の形態の変形例２に係るバッファ回路を、図８を参照して説明する。なお、図５と同一の構成要素については、図８において図５と同一の符号を付し、その詳細な説明は省略する。

この変形例２では、第１の実施の形態の変形例２と同様に、定電流回路ＣＣとゲート制御用トランジスタＴＡ２〜ＴＥ２との間に転送ゲート２０１とスイッチング素子２０２を備えている点で第２の実施の形態と異なっている。

[第３の実施の形態]
次に、本発明の第３の実施の形態に係るバッファ回路を、図９を参照して説明する。なお、図１〜図８と同一の構成要素については、同一の符号を付し、その詳細な説明は省略する。

この第３の実施の形態は、図９に示すように、第１の実施の形態のＰＭＯＳ出力バッファ回路（図１）と第２の実施の形態のＮＭＯＳ出力バッファ回路（図５）とを組み合わせてＣＭＯＳ出力バッファ回路として構成したものである。トランジスタＰＯＡ１とＮＯＡ２とが１段目のバッファ回路Ｂｕｆｆｅｒ［１］を構成している。同様に、トランジスタＰＯＢ１とＮＯＢ２とが２段目のバッファ回路Ｂｕｆｆｅｒ［２］を構成し、トランジスタＰＯＣ１とＮＯＣ２とが３段目のバッファ回路Ｂｕｆｆｅｒ［３］を構成し、トランジスタＰＯＤ１とＮＯＤ２とが４段目のバッファ回路Ｂｕｆｆｅｒ［４］を構成し、トランジスタＰＯＥ１とＮＯＥ２とが５段目のバッファ回路Ｂｕｆｆｅｒ［５］を構成している。これら複数段のバッファ回路［１］〜［５］は、設計上の要請等に従って、例えばバッファ回路Ｂｕｆｆｅｒ［１］［２］のみを駆動する低駆動状態（ＵｎｄｅｒＤｒｉｖｅ）、バッファ回路Ｂｕｆｆｅｒ［１］〜［３］を駆動する通常駆動状態（Ｎｏｒｍａｌ）、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を駆動する第１高駆動状態（ＯｖｅｒＤｒｉｖｅ１）、及び全てのバッファ回路Ｂｕｆｆｅｒ［１］〜［５］を駆動する第２高駆動状態（ＯｖｅｒＤｒｉｖｅ２）との間で切り替えることができる。

図１０は、図９に示すバッファ回路のゲート制御用トランジスタＴＡ１〜ＴＥ１、及びＴＡ２〜ＴＥ２のゲートの電圧を供給するための回路の等価回路図である。定電流回路ＣＣ１、ＣＣ２とゲート制御用トランジスタＴＡ１〜ＴＥ１、及びＴＡ２〜ＴＥ２のゲートとの間には、転送ゲート３０１及びスイッチング回路３０２が配置されている。転送ゲート３０１及びスイッチング回路３０２は、第１の実施の形態の転送ゲート１０１及びスイッチング回路１０２と同一の構成を有するものであるので、詳細な説明は省略する。

また、トランジスタＴＡ１のゲートとトランジスタＴＡ２のゲートとの間、トランジスタＴＢ１のゲートとトランジスタＴＢ２のゲートとの間、トランジスタＴＣ１のゲートとトランジスタＴＣ２のゲートとの間、トランジスタＴＤ１のゲートとトランジスタＴＤ２のゲートとの間、トランジスタＴＥ１のゲートとトランジスタＴＥ２のゲートとの間には、それぞれイコライズトランジスタ３０３が電流経路を形成している。このイコライズトランジスタ３０３は、バッファ回路動作前においてゲート信号ＶＥＱＬＡ〜ＶＥＱＬＥが例えば電源電圧ＶＣＣ２に立ち上がることにより導通し、トランジスタＴＡ１〜ＴＥ１のゲートとトランジスタＴＡ２〜ＴＥ２の電位を近付ける機能を有する。これにより、定電流回路ＣＣ１，ＣＣ２の充電動作を補助することができる。

この図９のバッファ回路において、例えば５段目のバッファ回路Ｂｕｆｆｅｒ［５］の動作を停止する場合、スイッチング回路３０２を用いて電圧ＶＥ２を電源電圧ＶＣＣ２に、電圧ＶＥ１を接地電圧ＶＳＳまで充放電する。その後、バッファ回路Ｂｕｆｆｅｒ［５］を動作状態に切り替える場合には、電圧ＶＥ１、ＶＥ２を電源電圧ＶＣＣ２とＶＳＳの中間の電圧まで充電するが、その際、定電流回路ＣＣ１、ＣＣ２のみに依拠したのでは、充放電に時間を要する。そこで、本実施の形態では、このイコライズトランジスタ３０３を導通させて、両ゲートの電位を近付ける。これにより、電源電圧ＶＣＣ２、接地電圧ＶＳＳから充放電を開始するのに比べ、迅速に所望の電圧に到達させることができる。

[第４の実施の形態]
次に、本発明の第４の実施の形態に係るバッファ回路を、図１１を参照して説明する。なお、図１と同一の構成要素については、図１１において図１と同一の符号を付し、その詳細な説明は省略する。

この第４の実施の形態は、第１の実施の形態（図１）の構成に加え、放電補助回路４０１を備えている点で第１の実施の形態と異なっている。この放電補助回路４０１は、ノードＡ１〜Ｅ１の電圧が所定の電圧まで低下した場合にそのノードの放電動作を開始し、ノードＡ１〜Ｅ１の電圧を接地電圧ＶＳＳまで放電するのを補助する機能を有する。この放電補助回路４０１は、ノードＡ１〜Ｅ１のいずれかに入力端子を接続されたインバータＩＡ１〜ＩＥ１を有する。また、ノードＡ１〜Ｅ１のいずれかにドレインを接続されたエンハンスメント型のＮＭＯＳトランジスタＴＡａ１ｕ〜ＴＥａ１ｕを有する。ＮＭＯＳトランジスタＴＡａ１ｕ〜ＴＥａ１ｕのゲートはインバータＩＡ１〜ＩＥ１の出力端子に接続されている。また、ＮＭＯＳトランジスタＴＡａ１ｕ〜ＴＥａ１ｕのソースと接地端子との間には、エンハンスメント型のＮＭＯＳトランジスタＴＡａ１ｄ〜ＴＥａ１ｄが接続されている。ＮＭＯＳトランジスタＴＡａ１ｄ〜ＴＥａ１ｄはそのゲートにイネーブル信号Ｅｎａ１を共通に与えられる。イネーブル信号Ｅｎａ１は、図１１のバッファ回路が動作を開始した後所定のタイミングにおいて”Ｈ”に立ち上がり、これにより、ＮＭＯＳトランジスタＴＡａ１ｄ〜ＴＥａ１ｄを導通させる。

次に、この図１１のバッファ回路の動作を説明する。
第１の実施の形態のバッファ回路は、理論的には図２に示すように動作するが、実際には、ノードＡ１の放電が開始され、その後ノードＢ１、Ｃ１．．．と放電対象のノードの数が増えるに従い、図１２に示すが如く、各ノードＡ１〜Ｅ１の放電カーブの傾きが鈍くなり、結果として、出力端子ＤｏｕｔＰ１からの出力信号の傾きも小さくなってしまう。これは、各ノードＡ１〜Ｅ１の放電経路が、直列接続されたゲート制御用トランジスタＴＡ１〜ＴＥ１及びトリガ用トランジスタＴＥｎ１のみだからである。

この点、第４の実施の形態では、このようなゲート制御用トランジスタＴＡ１〜ＴＥ１の直列回路による放電経路に加え、放電補助回路４０１による放電回路が並列に形成されるので、ノードＡ１〜Ｅ１の放電カーブは鈍ることなく、むしろ加速される（図１３参照）。この動作を、図１３を参照しつつ更に詳しく説明する。

この図１１のバッファ回路においては、ノードＡ１〜Ｅ１の電位が図２に示したように接地電圧ＶＳＳに向けて下降し、インバータＩＡ１〜ＩＥ２の閾値電圧より小さくなると、インバータＩＡ１〜ＩＥ１の出力信号が”Ｌ”から”Ｈ”に切り替わり、これにより、ＮＭＯＳトランジスタＴＡａ１ｕ〜ＴＥａ１ｕを順次導通させる。これにより、ノードＡ１〜Ｅ１の電荷は、トランジスタＴＡａ１ｕ〜ＴＥａ１ｕ、ＴＡａ１ｄ〜ＴＥａ１ｄを通じて接地端子へ流れ、ノードＡ１〜Ｅ１の放電が加速される。

[第５の実施の形態]
次に、本発明の第５の実施の形態に係るバッファ回路を、図１４を参照して説明する。この第５の実施の形態は、第２の実施の形態（図５）に、充電補助回路５０１を追加したものである。なお、図５と同一の構成要素については、図１４において図５と同一の符号を付し、その詳細な説明は省略する。この充電補助回路５０１は、ノードＡ２〜Ｅ２の電圧が所定の電圧まで上昇した場合にそのノードの充電動作を開始するよう構成されている。

一例として、この充電補助回路５０１は、インバータＩＡ２〜ＩＥ２、エンハンスメント型のＰＭＯＳトランジスタＴＡａ２ｄ〜ＴＥａ２ｄ、及びエンハンスメント型のＰＭＯＳトランジスタＴＡａ２ｕ〜ＴＥａ２ｕを備えている。インバータＩＡ２〜ＩＥ２は、ノードＡ２〜Ｅ２のいずれかに入力端子を接続されている。また、ＰＭＯＳトランジスタＴＡａ２ｄ〜ＴＥａ２ｄは、そのドレインをノードＡ２〜Ｅ２のいずれかに接続されており、更にそのソースをＰＭＯＳトランジスタＴＡａ２ｕ〜ＴＥａ２ｕｄのドレインに接続されている。ＰＭＯＳトランジスタＴＡａ２ｕ〜ＴＥａ２ｕのソースは、電源電圧端子に接続されている。
ＰＭＯＳトランジスタＴＡａ２ｕ〜ＴＥａ２ｕのゲートには、イネーブル信号Ｅｎａ２を共通に与えられる。イネーブル信号Ｅｎａ２は、図１４のＮＭＯＳ出力バッファ回路が動作を開始した後所定のタイミングにおいて”Ｌ”に立ち下がり、これにより、ＰＭＯＳトランジスタＴＡａ２ｕ〜ＴＥａ２ｕを導通させる。

第５の実施の形態では、このようなゲート制御用トランジスタＴＡ２〜ＴＥ２の直列回路による充電経路に加え、充電補助回路５０１による充電回路が並列に形成されるので、ノードＡ１〜Ｅ１の充電カーブは鈍ることなく、むしろ加速される。動作の詳細は、放電と充電の違いはあるが、略放電補助回路４０１の動作と同様であるので、省略する。

[第６の実施の形態]
次に、本発明の第６の実施の形態に係るバッファ回路を、図１５を参照して説明する。この実施の形態は、第１の実施の形態の変形例１に更に変形を加えたものである。なお、図４と同一の構成要素については、図１５において図４と同一の符号を付し、その詳細な説明は省略する。
この第６の実施の形態は、ゲート制御用トランジスタＴＡ１〜ＴＥ１と並列にＰＭＯＳトランジスタＴＢＡ１〜ＴＢＥ１が接続されている点で、第１の実施の形態の変形例１と異なっている。

第１の実施の形態の変形例１において、５つの出力トランジスタＰＯＡ１〜ＰＯＥ１のうちのいくつかの活性化時間を特に早めたいような場合には、対応するスイッチング回路１０２中のＰＭＯＳトランジスタＴＢＡ１ｕ〜ＴＢＥ１ｕを導通させてトランジスタＴＡ１〜ＴＥ１が早期に導通するようにすればよい。この第６の実施の形態では、これに加え、このＰＭＯＳトランジスタＴＢＡ１〜ＴＢＥ１の少なくとも１つが、電圧ＢｙｐＡ１〜ＢｙｐＥ１を”Ｌ”に設定されて導通状態とされることにより、ノードＡ１〜Ｅ１の導通の時刻を更に早め、これにより出力トランジスタＰＯＡ１〜ＰＯＥ１が導通するタイミングを早めることができる。一例として、出力トランジスタＰＯＡ１〜ＰＯＥ１を略同時に導通状態としたい場合には、電圧ＢｙｐＡ１ｕ〜ＢｙｐＥ１ｕ、及び電圧ＢｙｐＡ１〜ＢｙｐＥ１をすべて”Ｌ”に設定すればよい。これにより、トランジスタＴＡ１〜ＴＥ１及びＴＢＡ１〜ＴＢＥ１を全て導通状態に保持して、トリガ用トランジスタＴＥｎ１の導通後、略同時に５つの出力トランジスタを略同時に導通状態に切り替えることができる。

また、別の例として、出力トランジスタＰＯＣ１とＰＯＤ１のみを略同時に導通させたい場合には、電圧ＢｙｐＤ１及びＢｙｐＤ１ｕを”Ｌ”とすることで、トランジスタＴＢＤ１とＴＤ１を導通させればよい。なお、この第６の実施の形態において、図１１に示すような放電補助回路４０１を追加してもよい。

［第７の実施の形態]
次に、本発明の第７の実施の形態に係るバッファ回路を、図１６を参照して説明する。この実施の形態は、第２の実施の形態の変形例２（図８）に更に変形を加えたものである。なお、図８と同一の構成要素については、図１６において図８と同一の符号を付し、その詳細な説明は省略する。

この第７の実施の形態は、ゲート制御用トランジスタＴＡ２〜ＴＥ２と並列にＮＭＯＳトランジスタＴＢＡ２〜ＴＢＥ２が接続されている点で、第２の実施の形態の変形例２と異なっている。その機能は第６の実施の形態のＰＭＯＳトランジスタＴＢＡ１〜ＴＢＥ１と同様である。この実施の形態も、このＰＭＯＳトランジスタＴＢＡ１〜ＴＢＥ１により、第６の実施の形態と同様の効果を奏する。

[第８の実施の形態]
次に、本発明の第８の実施の形態に係るバッファ回路を、図１７を参照して説明する。この第８の実施の形態は、第１の実施の形態の変形例１（図３）に対し更に変形を加えたものである。なお、図３と同一の構成要素については、図１７において図３と同一の符号を付し、その詳細な説明は省略する。

この第８の実施の形態は、第１の実施の形態の変形例１（図３）の構成に加え、カップリング回路８０１を備えている点で第１の実施の形態と異なっている。このカップリング回路８０１は、ノードＡ１〜Ｅ１の急激な電圧の降下によって引き起こされるカップリングにより生じる電流Ｉｄｎ１の低下を抑制する機能を有する。

一例として、このカップリング回路８０１は、インバータＩＡ１ａ〜ＩＥ１ａと、キャパシタＣＡ１〜ＣＥ１を備える。インバータＩＡ１ａ〜ＩＥ１ａは、ノードＡ１〜Ｅ１に入力端子が接続され、キャパシタＣＡ１〜ＣＥ１の一端に出力端子（ノードＢＡ１〜ＢＥ１）が接続されている。また、キャパシタＣＡ１〜ＣＥ１の他端は、ゲート制御用トランジスタＴＡ１〜ＴＥ１のゲートに接続されている。

ノードＡ１〜Ｅ１の急激な電圧の降下によって引き起こされるカップリングにより生じる電流Ｉｄｎ１の低下は、例えば定電流回路ＣＣにおいて大きな安定化容量Ｃ０１を設けることで抑制することもできる。しかし、大きな安定化容量を設けることは、電圧ＶＡ１〜ＶＥ１を迅速に切り替える上で妨げとなる。従って、適当な大きさの安定化容量ＣＯ１を設けている状況においては、上述のように電流Ｉｄｎ１の低下を避けることは難しい。すなわち、図１８に示すように、ノードＡ１〜Ｅ１が順次低下を始めるに従い、電流Ｉｄｎ１はどんどん低下してしまい、定電流動作が得られず、電圧ＶＡ１〜ＶＥ１を適切に制御することができない。

一方、本実施の形態のようなカップリング回路８０１を設けた場合、このような問題を解消することができる。すなわち、図１９に示すように、ノードＡ１〜Ｅ１の電圧がインバータＩＡ１ａ〜ＩＥ１ａの閾値電圧まで低下すると、インバータＩＡ１ａ〜ＩＥ１ａの出力信号（ノードＢＡ１〜ＢＥ１）が”Ｌ”から”Ｈ”に切り替わり、これにより、キャパシタＣＡ１〜ＣＥ１の作用により、トランジスタＴＡ１〜ＴＥ１のゲートの電圧がカップリングにより上昇する。これにより、前述のノードＡ１〜Ｅ１の急激な電圧の降下によって引き起こされるカップリングにより生じた電流Ｉｄｎ１の低下を再度増加させ（押し戻す）ることができる。このように、ノードＡ１〜Ｅ１とのカップリングにより低下した電流Ｉｄｎ１を、再びキャパシタＣＡ１〜ＣＥ１のカップリングにより増加させることができる。このような動作が行われることにより、全体として電流Ｉｄｎ１の低下を大幅に抑制することができる。なお、キャパシタＣＡ１〜ＣＥ１の容量は、トランジスタＴＡ１〜ＴＥ１のゲート容量とほぼ同等にするのが好ましい。これにより、ノードＡ１〜Ｅ１の電位の低下に基づくカップリングの影響をほぼ打ち消すことができる。

[第９の実施の形態]
次に、本発明の第９の実施の形態に係るバッファ回路を、図２０を参照して説明する。この第９の実施の形態は、第８の実施の形態（図１７）と同様に、カップリング回路９０１を備えた点に特徴を有するものである。カップリング回路９０１の機能は、カップリング回路８０１と同様の目的で設けられるものであり、その機能も後述する点を除きほぼ同様である。なお、図１７と同一の構成要素については、図２０において図１７と同一の符号を付し、その詳細な説明は省略する。

カップリング回路９０１では、カップリング回路８０１と異なり、インバータＩＡ１ａ〜ＩＥ１ａの出力端子（ノードＢＡ１〜ＢＥ１）に２つのキャパシタが接続される。２つのキャパシタのうちの１つは、カップリング回路８０１のキャパシタと同様のキャパシタＣＡ１〜ＣＥ１であり、これらの他端は対応するトランジスタＴＡ１〜ＴＤ１のゲートに接続される。

もう１つのキャパシタＣＡＢ１、ＣＢＣ１、ＣＣＤ１、ＣＤＥ１は、その他端を隣接するトランジスタＴＢ１〜ＴＥ１（後から導通するトランジスタ）のゲートに接続されている。なお、最も遅れて電位が変化するノードＥ１に接続されるインバータＩＥ１ａの出力端子には、１つのキャパシタＣＥ１のみが接続され、この点はカップリング回路８０１と同様である。更に、最初に導通するトランジスタＴＡ１のゲートには、トリガ信号Ｅｎ１を一端に供給されるキャパシタＣ０Ａ１の他端が接続されている。これにより、トランジスタＴＡ１のゲートの電圧ＶＡ１は、ノードＡ１の電位の低下によるカップリングによる電流Ｉｄｎ１の減少に先立ち、あらかじめキャパシタＣ０Ａ１とのカップリングにより引き上げられる。

前述の第８の実施の形態の場合、電流Ｉｄｎ１はノードＡ１〜Ｅ１の電位の急激な低下により一旦減少し、その後キャパシタＣＡ１〜ＣＥ１の作用により増加する。しかし、減少分を回復することはできず、電流Ｉｄｎ１は徐々に減少してしまう。

これに対し、第９の実施の形態の場合、各段のインバータＩＡ１ａ〜ＩＥ１ａの出力信号は、キャパシタを介して、その段のゲート制御用トランジスタだけでなく、それよりも上段の（遅れて導通する）ゲート制御用トランジスタのゲートにも供給される。従って、第９の実施の形態では、電流Ｉｄｎ１の減少に先立って、キャパシタＣＡＢ１、ＣＢＣ１、ＣＣＤ１、ＣＤＥ１のカップリングにより電流Ｉｄｎ１を増加させることができる。結果として、第８の実施の形態に比べ電流Ｉｄｎ１の減少の度合を大幅に小さくすることができる（図２１参照）。

[第９の実施の形態の変形例]
図２２は、本発明の第９の実施の形態の変形例に係るバッファ回路の等価回路図である。図２１と異なる点は、トリガ用トランジスタＴＥｎ１のドレイン（ノードＸ１）がプリチャージ用トランジスタＴＰ１により充電され、更に、このノードＸ１にインバータＩ０１ａの入力端子が接続されている点である。そして、このインバータＩ０１ａの出力端子（ノードＢ０１）がキャパシタＣ０Ａ１の一端に接続されている。

この構成によれば、キャパシタＣ０Ａ１によるトランジスタＴＡ１のゲートの電位の上昇は、ノードＸ１がトランジスタＴＥｎ１の導通により放電され、これによりインバータＩ０１ａの出力信号（ノードＢ０１）が”Ｈ”に反転した後となる。従って、図２１の場合に比べ、トランジスタＴＡ１における電流Ｉｄｎ１の浮き上がりのタイミングを遅らせることができる。

[第１０の実施の形態]
次に、本発明の第１０の実施の形態に係るバッファ回路を、図２３を参照して説明する。この第１０の実施の形態は、図５の回路において、図１７と同様のカップリング回路１００１を有する点に特徴を有する。
一例として、このカップリング回路１００１は、インバータＩＡ２〜ＩＥ２と、キャパシタＣＡ２〜ＣＥ２を備える。インバータＩＡ２〜ＩＥ２は、ノードＡ２〜Ｅ２に入力端子が接続され、キャパシタＣＡ２〜ＣＥ２の一端に出力端子（ノードＢＡ２〜ＢＥ２）が接続されている。また、キャパシタＣＡ２〜ＣＥ２の他端は、ゲート制御用トランジスタＴＡ２〜ＴＥ２のゲートに接続されている。
このようなカップリング回路１００１がない場合には、ノードＡ２〜Ｅ２の急激な電圧の上昇によって引き起こされるカップリングにより生じる電流Ｉｄｐ１の上昇により、定電流動作が得られなくなり、電圧ＶＡ２〜ＶＥ２を適切に制御することができない。

一方、本実施の形態のようなカップリング回路１００１を設けた場合、このような問題を解消することができる。すなわち、ノードＡ２〜Ｅ２の電圧がインバータＩＡ２〜ＩＥ２の閾値電圧まで上昇すると、インバータＩＡ２〜ＩＥ２の出力信号（ノードＢＡ２〜ＢＥ２）が”Ｈ”から”Ｌ”に切り替わり、これにより、キャパシタＣＡ２〜ＣＥ２の作用により、トランジスタＴＡ２〜ＴＥ２のゲートの電圧がカップリングにより下降する。これにより、前述のノードＡ２〜Ｅ２の急激な電圧の上昇によって引き起こされるカップリングにより生じた電流Ｉｄｎ１の上昇を再度減少させ（押し戻す）ことができる（図２４参照）。このように、ノードＡ１〜Ｅ１とのカップリングにより低下した電流Ｉｄｎ１を、再びキャパシタＣＡ１〜ＣＥ１のカップリングにより増加させることができる。よって、定電流動作を維持することができる。なお、キャパシタＣＡ２〜ＣＥ２の容量は、トランジスタＴＡ２〜ＴＥ２のゲート容量とほぼ同等にするのが好ましい。これにより、ノードＡ２〜Ｅ２の電位の変化に基づくカップリングの影響をほぼ打ち消すことができる。

[第１１の実施の形態]
次に、本発明の第１１の実施の形態に係るバッファ回路を、図２５を参照して説明する。この第１１の実施の形態は、図７の回路において、第９の実施の形態（図２０）のカップリング回路９０１と同様のカップリング回路１１０１を設けたものである。構成、動作とも、本質的には第９の実施の形態と同一である。
カップリング回路１１０１では、カップリング回路９０１と同様に、インバータＩＡ２〜ＩＥ２の出力端子に２つのキャパシタが接続される。２つのキャパシタのうちの１つは、カップリング回路９０１のキャパシタＣＡ１〜ＣＥ１と同様のキャパシタＣＡ２〜ＣＥ２であり、これらの他端は対応するトランジスタＴＡ２〜ＴＤ２のゲートに接続される。もう１つのキャパシタＣＡＢ２、ＣＢＣ２、ＣＣＤ２、ＣＤＥ１２は、その他端を隣接するトランジスタＴＢ２〜ＴＥ２のゲートに接続されている。なお、最も遅れて電位が変化するノードＥ２に接続されるインバータＩＥ２の出力端子には、１つのキャパシタＣＥ２のみが接続されている。

更に、最初に導通するトランジスタＴＡ２のゲートには、トリガ信号Ｅｎ２を一端に供給されるキャパシタＣ０Ａ２の他端が接続されている。これにより、トランジスタＴＡ２のゲートの電圧ＶＡ２は、ノードＡ１の電位の上昇によるカップリングによる電流Ｉｄｐ１の増加に先立ち、あらかじめキャパシタＣ０Ａ２とのカップリングにより引き下げられ

る。

第１１の実施の形態の場合、各段のインバータＩＡ２〜ＩＥ２の出力信号は、キャパシタを介して、その段のゲート制御用トランジスタだけでなく、それよりも下段の（遅れて導通する）ゲート制御用トランジスタのゲートにも供給される。従って、第１１の実施の形態では、電流Ｉｄｐ１の増加に先立って、キャパシタＣＡＢ２、ＣＢＣ２、ＣＣＤ２、ＣＤＥ２のカップリングにより電流Ｉｄｐ１を予め減少させることができる。結果として、電流Ｉｄｐ１の増加の度合を大幅に小さくすることができる（図２６参照）。

[第１１の実施の形態の変形例]
図２７は、本発明の第１１の実施の形態の変形例に係るバッファ回路の等価回路図である。図２５と異なる点は、トリガ用トランジスタＴＥｎ２のドレイン（ノードＸ２）がプリチャージ用トランジスタＴＮ１により充電され、更に、このノードＸ２にインバータＩ０２の入力端子が接続されている点である。そして、このインバータＩ０２の出力端子がキャパシタＣ０Ａ２の一端に接続されている。

この構成によれば、キャパシタＣ０Ａ２によるトランジスタＴＡ２のゲートの電位の上昇は、ノードＸ２がトランジスタＴＥｎ１の導通により充電され、これによりインバータＩ０２の出力信号が”Ｌ”に反転した後となる。従って、図２５の場合に比べ、トランジスタＴＡ２における電流Ｉｄｐ１の浮き沈みのタイミングを遅らせることができる。

[第１２の実施の形態]
次に、本発明の第１２の実施の形態に係るバッファ回路を、図２８を参照して説明する。この第１２の実施の形態は、構成としては第３の実施の形態と同様であり、第１の実施の形態のＰＭＯＳ出力バッファ回路（図１）と第２の実施の形態のＮＭＯＳ出力バッファ回路（図５）とを組み合わせてＣＭＯＳ出力バッファ回路として構成したものである。ただし、この実施の形態のＣＭＯＳ出力バッファ回路は、図２８では図示しない別の入力バッファ回路の終端抵抗としても兼用され、この点で第３の実施の形態と異なっている。

本実施の形態のＣＭＯＳ出力バッファ回路は、出力バッファ回路として使用する場合、一例として、バッファ回路Ｂｕｆｆｅｒ［１］［２］のみを駆動する低駆動状態（ＵｎｄｅｒＤｒｉｖｅ）、バッファ回路Ｂｕｆｆｅｒ［１］〜［３］を駆動する通常駆動状態（Ｎｏｒｍａｌ）、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を駆動する第１高駆動状態（ＯｖｅｒＤｒｉｖｅ１）、及びバッファ回路Ｂｕｆｆｅｒ［１］〜［５］を駆動する第２高駆動状態（ＯｖｅｒＤｒｉｖｅ２）との間で切り替えることができる。

一方、この実施の形態のバッファ回路を、図２８では図示しない別の入力バッファ回路の終端抵抗として用いる場合には、バッファ回路Ｂｕｆｆｅｒ［１］を終端抵抗として働かせる。デバイスのインタフェースが高速で動作するようになると、信号伝播が波となり、伝送線路とインピーダンスが崩れる回路の入力端で信号の反射が発生し、伝送信号の品質を低下させてしまう（図２９Ａ参照）。一般的に、このような信号の反射を低減させる手段として、図２９Ｂに示すように、伝送線路の末端に伝送線路とほぼ同じ値の抵抗を挿入し、これを固定電位（例えば電源電圧、接地電圧）に接続することによって、反射を吸収する手法がとられるのが一般的である。これにより消費電力は増大するが、高速のインタフェースをノイズの影響を回避しつつ実行することができる。このような抵抗素子はチップの外に付けられることが多いが、部品コストや基板面積を考えるとチップ内部にこの終端抵抗を設けるチップ内終端抵抗(ODT: On Die Termination)とすることが望ましい。

この種のチップ内終端抵抗はデータ出力の際には遮断されていなければならず、また、抵抗値の精度が求められる。このため、出力バッファ回路の構成とは別に、入力バッファ回路として使用するときのみ接続されるスイッチング素子と抵抗素子で構成される必要がある。しかしながら、このようなスイッチング素子は、その先の抵抗値に影響を及ぼさない程度にインピーダンスを低くする必要がある為、素子のサイズが大きくなってしまい、本来最小にしたいデバイスのＰＩＮ容量を重くしてしまう欠点があった。この第１２の実施の形態の出力バッファ回路（入出力バッファ回路）は、出力バッファ回路の構成要素の一部であるバッファ回路Ｂｕｆｆｅｒ［１］内のトランジスタをチップ内終端抵抗として使用するので、従来問題だったスイッチング素子によるＰＩＮ容量の増加という問題を回避することができる。抵抗の値の制御については、出力バッファ回路の駆動能力を切り替える手段を用いて、制御が可能となる。

一例として、図２９Ａに示すように、特性インピーダンスが５０Ωの伝送線路を伝送される信号を、本実施の形態のＣＭＯＳバッファ回路を介して入力デバイスに入力する場合を考える。導通状態とされた出力トランジスタＰＯＡ１〜ＰＯＥ１、ＮＯＡ２〜ＮＯＥ２の抵抗がそれぞれ１００Ωである場合を考える。この場合、図２９Ｂに示すように、電源電圧と接地端子との間に、当該伝送線路を挟んで２つの１００Ωの終端抵抗を形成することにより、信号の反射を打ち消すことができる。

従って、図２８のＣＭＯＳバッファ回路内の出力トランジスタを図示しない入力バッファ回路の終端抵抗として用いる場合には、バッファ回路Ｂｕｆｆｅｒ［１］の出力トランジスタＰＯＡ１とＮＯＡ２を導通させて、それぞれ１００Ωの抵抗として機能させる。両トランジスタは全体として５０Ωの終端抵抗として機能する。
一方、図２８のバッファ回路が出力バッファ回路として機能し、出力信号が”Ｈ”である場合には、出力トランジスタＰＯＡ１とＰＯＢ１が導通して、２つの抵抗の合成抵抗値が５０Ωのドライブ能力となる。同様に、出力信号が”Ｌ”であれば、出力トランジスタＮＯＡ２とＮＯＢ２導通して、同様に両者を合わせて５０Ωのドライブ能力とする。

［第１３の実施形態］
次に、本発明の第１３の実施の形態に係る出力バッファ回路を、図３０を参照して説明する。なお、図１と同一の構成要素については、同一の符号を付し、その詳細な説明は省略する。

この第１３の実施の形態は、ゲート制御用トランジスタＴＡ１〜ＴＥ１の接続が第１の実施の形態と異なっている。各トランジスタのドレインは、各ノードＡ１〜Ｅ１に接続されており、その点は第１の実施の形態（図１）と同様である。ただし、第１の実施の形態（図１）では、ゲート制御用トランジスタＴＡ１〜ＴＥ１が全てが１列の直列接続とされていた。これに対し、本実施の形態では、ゲート制御用トランジスタＴＡ１、ＴＣ１、ＴＥ１が直列に接続され第１の直列回路（第１のゲート制御用トランジスタ群）を形成する一方、ゲート制御トランジスタＴＢ１とＴＤ１とが直列に接続され第２の直列回路（第２のゲート制御用トランジスタ群）を形成し、計２列の直列回路が設けられている。

第１の実施の形態のように全てのゲート制御用トランジスタＴＡ１〜ＴＥ１を１列に直列させる場合、直列の段数が多すぎて、出力端子ＤｏｕｔＰ１からの出力波形のスルーレートを充分大きく出来ないという問題がある。本実施の形態のように、ゲート制御用トランジスタＴＡ１〜ＴＥ１を２列に直列接続した場合には、ノードＡ１とＢ１は略同時に放電を開始し、ノードＣ１とＤ１も略同時に放電を開始する(図３１参照）。従って、出力端子ＤｏｕｔＰ１の出力信号のスルーレートも、第１の実施の形態に比べて格段に大きくすることができる。

［第１４の実施形態］
次に、本発明の第１４の実施の形態に係る出力バッファ回路を、図３２を参照して説明する。この第１４の実施の形態は、第２の実施の形態（図５）と同様にＮＭＯＳ出力バッファに関するものであり、出力トランジスタＮＯＡ２〜ＮＯＥ２及びプリチャージ用トランジスタＴＮ１の構成は同一である。図５と同一の構成要素については、図３２において図５と同一の符号を付し、その詳細な説明は省略する。

この第１４の実施の形態は、ゲート制御用トランジスタＴＡ２〜ＴＥ２の接続が第２の実施の形態（図５）と異なっている。各トランジスタのドレインは、各ノードＡ２〜Ｅ２に接続されており、その点は第２の実施の形態（図５）と同様である。ただし、第２の実施の形態（図５）では、ゲート制御用トランジスタＴＡ２〜ＴＥ２が全て直列に接続されていた。これに対し、本実施の形態では、ゲート制御トランジスタＴＡ２、ＴＣ２、ＴＥ２が直列に接続される一方、ゲート制御トランジスタＴＢ２とＴＤ２が直列に接続され、計２列の直列接続とされている。この点、第１３の実施の形態と近似している。この第１４の実施の形態も、図３３に示すように、第１３の実施の形態と同様の効果を奏する。

［第１５の実施形態］
次に、本発明の第１５の実施の形態に係る出力バッファ回路を、図３４を参照して説明する。なお、図１と同一の構成要素については、図３４において同一の符号を付し、その詳細な説明は省略する。

この第１５の実施の形態は、第１の実施の形態の回路（図１)に、更に放電補助用トランジスタＴＥｎ１ｘを追加したものである。この放電補助用トランジスタＴＥｎ１ｘは、ドレインをノードＤ１に接続され、ソースは接地端子Ｄｇｎｄに接続されている。そして、ゲートには、トリガ信号Ｅｎ１と同時に”Ｈ”に立ち上がるトリガ信号Ｅｎ１ｘが与えられる。

この構成によれば、図３５に示すように、ノードＡ１〜Ｅ１のうち、ノードＤ１が最初に放電を開始し、続いてノードＡ１が放電を開始し、続いてノードＢ１、Ｃ１、Ｅ１が略同時に放電を開始する。従って、出力端子ＤｏｕｔＰ１からの出力信号のスルーレートは、第１の実施の形態に比べ大きくなる。

この第１５の実施の形態の場合、スルーレートの大きな出力信号を望むユーザと、スルーレートの小さい出力信号を望むユーザとの両方の要求を満たしやすいという点で、第１の実施の形態や第１４の実施の形態に比べ有利である。すなわち、ユーザが大きなスルーレートを求める場合には、信号Ｅｎ１とＥｎ１ｘとほぼ同時に立ち上げればよいし、小さいスルーレートで十分であれば、トランジスタＴＥｎ１ｘは非導通のまま維持すればよい。なお、図３４では、トランジスタＴＥｎ１ｘを直接ノードＤ１に接続しているが、ノードＤ１とトランジスタＴＥｎ１ｘとの間に電流制御用トランジスタを更に挿入することもできる。これにより、ノードＤ１の電圧の遷移を緩やかに出来、急激な電流変化を回避することができる。また、上述の例では、ノードＤ１への接続例を示したが、他のノードＢ１〜Ｅ１への接続としても同様の効果を得ることはできる。

［第１６の実施形態］
次に、本発明の第１６の実施の形態に係る出力バッファ回路を、図３６を参照して説明する。この実施の形態は、第２の実施の形態（図５）の回路に、充電補助用トランジスタＴＥｘ２ｘを追加したものである。なお、図５と同一の構成要素については、同一の符号を付し、その詳細な説明は省略する。

放電補助用トランジスタＴＥｎ２ｘは、ドレインをノードＤ２に接続され、ソースは電源端子Ｄｖｃｃ２に接続されている。そして、ゲートには、トリガ信号Ｅｎ２と同時に”Ｌ”に立ち下がるトリガ信号Ｅｎ２ｘが与えられる。
この構成によれば、図３７に示すように、ノードＡ２〜Ｅ２のうち、ノードＤ２が最初に充電を開始され、続いてノードＡ１が充電を開始し、続いてノードＢ１、Ｃ１、Ｅ１が略同時に充電を開始する。従って、出力端子ＤｏｕｔＮ２からの出力信号のスルーレートは、第２の実施の形態に比べ大きくなる。この点、第１５の実施の形態と同様である。また、上述の例では、ノードＤ２への接続例を示したが、他のノードＢ２〜Ｅ２への接続としても同様の効果を得ることはできる。

[第１７の実施の形態]
次に、本発明の第１７の実施の形態に係るＰＭＯＳ出力バッファ回路を、図３８を参照して説明する。なお、図１と同一の構成要素については、同一の符号を付し、その詳細な説明は省略する。

このＰＭＯＳ出力バッファ回路は、第１の実施の形態と同様に、複数段のバッファ回路から構成されているが、横方向に並ぶ複数のトランジスタ（例えば、図３８中の出力トランジスタＰＯＡ１１〜１５）により１段のバッファ回路が構成される。すなわち、図１の出力トランジスタＰＯＡ１の役割は、図３８では５つの出力トランジスタＰＯＡ１１〜１５が果たしている。この第１７の実施の形態では、５つの出力トランジスタＰＯＡ１１〜ＰＯＡ１５のうちの一部のみを動作させることができるようにされており（トリミング）、これにより、各段のバッファ回路のトランジスタサイズをトリミングすることができる。トリミングにより、各段における出力トランジスタのゲートの放電のタイミングを調整することができる。すなわち、本実施の形態では、電圧ＶＡ１１〜ＶＥ１１の電圧の調整による出力波形のスルーレートの調整に加え、トランジスタサイズの調整（トリミング）による出力波形のスルーレートの調整も可能となっている。２〜５段目のバッファ回路も同様である。以下、詳細に説明する。

図３８において、出力トランジスタＰＯＡ１１〜ＰＯＥ１１が電源電圧端子と出力端子ＤＱとの間に並列に接続されている。これら出力トランジスタＰＯＡ１１〜ＰＯＥ１１は、ゲート制御用トランジスタＴＡ１１〜ＴＥ１１、及びトリガ用トランジスタＥＮｎ１１により制御される。これらは、図１のゲート制御用トランジスタＴＡ１〜ＴＥ１、及びトリガ用トランジスタＥＮｎ１に相当する構成である。

また、出力トランジスタＰＯＡ１２〜ＰＯＥ１２、出力トランジスタＰＯＡ１３〜ＰＯＥ１３、出力トランジスタＰＯＡ１４〜ＰＯＥ１４、出力トランジスタＰＯＡ１５〜ＰＯＥ１５も、同様に電源電圧端子と出力端子ＤＱとの間に並列に接続されている。これらのゲートを制御するため、ゲート制御用トランジスタＴＡ１ｘ〜ＴＥ１ｘ、及びトリガ用トランジスタＥＮｎ１ｘ（ｘ＝２〜５）が備えられている。

トリガ用トランジスタＥＮｎ１ｘ（ｘ＝１〜５）は、それぞれ個別のトリガ信号（ＥＮ１０１、ＥＮ１０２，ＥＮ１０４，ＥＮ１０８，ＥＮ１１６）により制御される。また、ゲート制御用トランジスタＴＡ１ｘ（ｘ＝１〜５）は、共通のゲート電圧ＶＡ１１により制御される。他のゲート制御用トランジスタＴＢ１ｘ、ＴＣ１ｘ、ＴＤ１ｘ、ＴＥ１ｘも、それぞれ共通のゲート電圧ＶＢ１１、ＶＣ１１、ＶＤ１１、ＶＥ１１により制御される。

図３８において縦方向に１列に並ぶ出力トランジスタＰＯＡ１ｘ〜ＰＯＥ１ｘは、いずれの列においても、同一のトランジスタサイズの比率とされている。この比率は、各駆動状態（低駆動状態、通常駆動状態、高駆動状態１，２）の駆動能力の差をどの程度に設定するかによって決定される。すなわち、トランジスタＰＯＡ１１のサイズをＷ_{ＰＯＡ１１}と表し、他のトランジスタのサイズも同様に表す場合、各トランジスタのサイズは以下のように決定されている。
Ｗ_{ＰＯＡ１１}:Ｗ_{ＰＯＢ１１}:Ｗ_{ＰＯＣ１１}:Ｗ_{ＰＯＤ１１}:_{ＷＰＯＥ１１}
＝Ｗ_{ＰＯＡ１２}:Ｗ_{ＰＯＢ１２}:Ｗ_{ＰＯＣ１２}:Ｗ_{ＰＯＤ１２}:Ｗ_{ＰＯＥ１２}
＝Ｗ_{ＰＯＡ１３}:Ｗ_{ＰＯＢ１３}:Ｗ_{ＰＯＣ１３}:Ｗ_{ＰＯＤ１３}:Ｗ_{ＰＯＥ１３}
＝Ｗ_{ＰＯＡ１４}:Ｗ_{ＰＯＢ１４}: Ｗ_{ＰＯＣ１４}:Ｗ_{ＰＯＤ１４}:Ｗ_{ＰＯＥ１４}
=Ｗ_{ＰＯＡ１５}: Ｗ_{ＰＯＢ１５}: Ｗ_{ＰＯＣ１５}: Ｗ_{ＰＯＤ１５}:Ｗ_{ＰＯＥ１５}

一方、横方向に並ぶ５つの出力トランジスタＰＯＡ１ｘは、例えばトランジスタのサイズを、１：２：４：８：１６となるように設定されている。その他の出力トランジスタＰＯＢ１ｘ、ＰＯＣ１ｘ、ＰＯＤ１ｘ、ＰＯＥ１ｘも同様に、トランジスタのサイズを、１：２：４：８：１６（１Ｗ、２Ｗ、４Ｗ、８Ｗ、１６Ｗ）となるように設定されている。
そして、これら５つ（５列）のトランジスタのうちの任意の幾つかをトリガ用トランジスタＥＮｎ１ｘで選択することにより、各段のトランジスタサイズのトリミングを実行することができる。例えば、この図３８のバッファ回路を図示しない別の入力バッファ回路の終端抵抗としてとして用いる場合、出力トランジスタＰＯＡ１１〜１５は、その終端抵抗として用いられる。このとき、トリガ用トランジスタＴＮｎ１１〜１５を選択的に導通させることにより、例えば、出力トランジスタＰＯＡ１１〜ＰＯＡ１５のうちの一部だけを動作させたり、或いは全部を動作させたりを選択することができる。これにより、終端抵抗の大きさをトリミングすることができる。

このように１つのバッファ回路においてトリミングを行えば、その他のバッファ回路でもそのトリミングの結果を有効に用いることができる。従って、トリミング動作の時間を短縮することができる。

[第１８の実施の形態]
次に、本発明の第１８の実施の形態に係るＮＭＯＳ出力バッファ回路を、図３８を参照して説明する。この実施の形態は、第１７の実施の形態と同様の構成を、ＮＭＯＳ出力バッファにおいて実現したものである。基本的な構成及び動作は、同一であるので、その詳細な説明は省略する。

以上、本発明の様々な実施の形態を説明したが、本発明はこれらに限定されるものでなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、削除、改変、組合せ等が可能である。なお、上述のゲート制御用トランジスタに与える電圧ＶＡ１〜ＶＥ１などの大きさは、チップ内部の書き換え可能なメモリチップに記憶させておくこともできる。

ＰＯＡ１〜ＰＯＥ１、ＮＯＡ１２〜ＮＯＥ２・・・出力トランジスタ、ＰＡ１〜ＰＢ１、ＮＡ２〜ＮＥ２・・・プリチャージ用トランジスタ、ＴＡ１〜ＴＥ１・・・ＴＡ１〜ＴＥ２・・・ゲート制御用トランジスタ、ＴＥｎ１、ＴＥｎ２・・・トリガ用トランジスタ、ＣＣ、ＣＣ１、ＣＣ２・・・定電流回路、１０１、３０１・・・転送ゲート、１０２、３０２・・・スイッチング回路、３０３・・・イコライズトランジスタ、４０１・・・放電補助回路、５０１・・・充電補助回路、８０１、９０１、１００１、１１０１・・・カップリング回路。

Claims

所定の固定電圧を供給する第１固定電圧端子と出力端子との間に電流経路を並列接続され導通することにより前記出力端子の電圧を変化させる複数の出力トランジスタと、
所定の固定電圧を供給する第２固定電圧端子と前記出力トランジスタのゲートとの間又は前記出力トランジスタの２つのゲートの間に電流経路を形成するように接続されると共に前記出力トランジスタのゲートにゲート電圧を与え前記出力トランジスタの導通を制御する複数のゲート制御用トランジスタと
を備え、
前記ゲート制御用トランジスタのゲートは、前記ゲート制御用トランジスタのソースが第１の電位から第２の電位に変化したときにゲート−ソース間の電位差が閾値電圧以上となって導通するよう、所定の電圧を与えられている
ことを特徴とするバッファ回路。
前記ゲート制御用トランジスタのゲートに定電流を供給する定電流回路と、
前記定電流回路と前記ゲート制御用トランジスタのゲートとの間に接続され選択的に導通状態とされる転送ゲートと、
前記ゲート制御用トランジスタのゲートに対し第１の固定電圧又は第２の固定電圧を選択的に供給するスイッチング回路と
を更に備えたことを特徴とする請求項１記載のバッファ回路。
前記出力トランジスタのゲートの電圧の変化を検知して前記出力トランジスタのゲートの充電又は放電を補助する充放電補助回路を更に備えた請求項１記載のバッファ回路。
前記出力トランジスタのゲートの電圧の変化を検知して前記ゲート制御用トランジスタのゲートの電圧をキャパシンス・カップリングにより上昇又は下降させるカップリング回路を更に備えた請求項１記載のバッファ回路。
複数の前記ゲート制御用トランジスタを直列接続してなる第１のゲート制御用トランジスタ群と、
複数の前記ゲート制御用トランジスタを直列接続してなる第２のゲート制御用トランジスタ群と、
を備え、
前記第１のゲート制御用トランジスタ群は、第１の前記出力トランジスタのゲートを制御し、
前記第２のゲート制御用トランジスタ群は、前記第１の前記出力トランジスタとは別の第２の前記出力トランジスタのゲートを制御する
ことを特徴とする請求項１記載のバッファ回路。