JPH10105307A - ドライバおよびレシーバ回路の構造 - Google Patents

ドライバおよびレシーバ回路の構造

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JPH10105307A
JPH10105307A JP9129241A JP12924197A JPH10105307A JP H10105307 A JPH10105307 A JP H10105307A JP 9129241 A JP9129241 A JP 9129241A JP 12924197 A JP12924197 A JP 12924197A JP H10105307 A JPH10105307 A JP H10105307A
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voltage
circuit
electronic devices
receiver
driver
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JP9129241A
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Randall Bickford Harry
ハリー・ランドール・ビックフォード
William Kotyuusu Paul
ポウル・ウィリアム・コテュース
Heath Dehnerd Robert
ロバート・ヒース・デナード
Mark Dreps Daniel
ダニエル・マーク・ドレプス
Vincent Kopukusei Gerald
ジェラルド・ヴィンセント・コプクセイ
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    • H03ELECTRONIC CIRCUITRY
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Abstract

(57)【要約】 【課題】 同一または異なる内部電圧の複数の電子デバ
イス間の構造を提供する。 【解決手段】 同一または異なる内部CMOS電圧を有
する複数の電子デバイスと、2個以上の前記電子デバイ
ス間の相互接続手段と、数世代のCMOS技術とインタ
フェースする選択可能な入力/出力電圧レベルを与える
ドライバ回路およびレシーバ回路とを有している。この
ような技術で製造されたチップが、各チップに最も適し
た単一電圧範囲を用いて通信することを可能にする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、可変電圧CMOS
オフチップ・ドライバ回路およびレシーバ回路、および
データ処理システムにおけるそれらの使用に関するもの
である。
【0002】
【従来の技術】本発明は、データ処理システム、特に、
システムのサイクル時間,コスト,信頼性を改善するた
めの、電子デバイス間の通信のための改良された方法お
よび装置に関する。最近の高速電子システムは、多くの
場合、共通バス上で互いに通信する、異なる内部電圧の
複数のチップを有している。例えば、マイクロプロセッ
サ市場における激烈な競争の故に、最高の可能なクロッ
ク周波数を実現するために、製造メーカは、プロセッサ
・チップについて最新のCMOS技術を使用するという
大きな動機が存在する。しかし、メモリ機能およびキャ
ッシュ・コントローラ機能を与えるチップは、多くの場
合、通常2世代前のプロセッサ製造技術である、最も費
用対効果の良い技術で製造される。確立されたCMOS
スケーリング原理によれば、電源電圧Vddは、チップ最
小リソグラフィ寸法が小さくなるにつれて、減少する。
したがって、5V技術は、0.35〜0.5ミクロンの
最小寸法を有する高速の3.3V CMOSチップによ
って、ほとんど取って代わられてきた。次世代のCMO
S(0.2〜0.5ミクロン)は、2.5VのVddを用
いるであろう。続く世代の技術にとっては、電源電圧の
将来のスケーリングは、2V以下になるであろう。すべ
てのチップが、同一電圧の信号を送信および受信するな
らば、それが最善であるが、問題を発生する。一般的な
方法は、すべてのチップを高電圧で通信させることであ
る。最近のCMOSにとって、その電圧は3.3または
5.0Vである。このことは、低い内部電圧を有するチ
ップに対し、いくつかの問題を生起させる。
【0003】1つの問題は、電圧変換回路の必要性によ
る、遅延の増大と、チップ面積の増大とである。他の問
題は、変換回路を有すると、トランジスタの薄い酸化物
層が、高い外部電圧によってストレスを受け、故障限界
に非常に近いところで動作することである。
【0004】発生する同様の問題は、異なる内部電圧の
チップ間の互換性であって、同一または類似の機能では
ない。例えば、コンピュータ産業における今日の一般的
な方法は、チップを、低電圧の高速シリコン技術に“リ
マップ(remap)”することである。したがって、
3.3V内部電圧および0.4ミクロンのゲート長のプ
ロセッサ・チップを、2.5V内部電圧および0.25
ミクロンのゲート長の、より進歩したシリコン技術で作
ることができるが、この場合、動作周波数が増大し、チ
ップ電力が減少する。問題は、3.3Vプロセッサは、
外部レベル2キャッシュに用いられる3.3V SRA
Mと容易に通信できるが、2.5Vプロセッサは通信問
題を有しており、電圧変換回路を用いなければならない
ことである。同様にSRAMは、低電圧に“マップ(m
ap)”される。プロセッサおよびSRAMの両方が、
2.5Vあるいは1.8Vの内部電圧を有し、3.3V
の外部CMOS信号と通信することであるが、考えられ
るシナリオであるが、その場合、回路コスト,電力,遅
延が増大する。高い外部電圧は、また、回路の信頼性を
低下させる。
【0005】他の提案は、すべてのチップを、いかなる
内部電圧よりも低い電圧で通信させることである。一例
は、Solid State Products En
gineering Council(JEDEC)
divison of Electronic Ind
ustries Association(EIA)に
よる1.2V HSTL(High Speed Tr
ansceiverLogic)標準である。この方法
は、すべてのチップが同一電圧を有する簡単なシステム
に対して、複雑なパッケージングを必要とする。さら
に、この低電圧インタフェースの小さい信号スイング
は、高電力のチップ、すなわち2.5Vプロセッサ・チ
ップおよび1.2Vインタフェースにとって、非常に小
さく、内部回路とインタフェース回路との間の結合ノイ
ズは、誤りデータをシステムバスに生じさせる。それに
もかかわらず、このようなインタフェースが望まれる場
合がある。このような非常に低い電圧インタフェース
(差動コンパレータ・タイプのレシーバおよび外部より
供給された電圧基準VREFを必要とする)と、標準C
MOSインタフェース(レシーバとして、CMOSイン
バータで最善に制御される)との間を切り換える手段を
有することが、非常に役立つであろう。
【0006】本願発明者による前の発明は、米国出願さ
れた“VARIABLE VOLTAGE,VARIA
BLE IMPEDANCE CMOS OFF−CH
IPDRIVER AND INTERFACE AN
D CIRCUITS”であり、これは、CMOSで構
成された、可変電圧ドライバおよびレシーバ回路を開示
している。この回路は、CMOS信号(すなわち、グラ
ンドとI/O電圧すなわちVddQとの間でスイングする
信号)を種々の電圧で送信および受信する(VddQ<V
dd(内部電源電圧)の関係がある限り)のに用いること
ができる。これを実現するのに、デジタル信号を用い
て、ドライブおよびレシーブ回路の特性を変化させた。
ここに説明する新しい本発明は、ドライブ回路のデジタ
ル制御の要件を除去することによって、構成に改良を加
えている。また、前記米国出願は、CMOSインバータ
のみを経て信号を受信している。すなわち、HSTL,
GTL,CTT,SSTLのような最近承認されたJE
DEC標準に記述されている外部基準電圧VREFを用
いることができなかった。ここに説明する本発明は、C
MOSインバータを経て、あるいはVREF信号を用い
ることによってコンパレータ回路を経て、両方のCMO
S信号を受信する。
【0007】
【課題を解決するための手段】本発明の目的は、バスす
なわち共通組の通信ラインを共有する複数の電子デバイ
スの構造であって、低電圧デバイス技術に変更した場合
に、すべてのデバイスの内部電圧の変化を許容できる電
子デバイス構造を提供することにある。
【0008】本発明の他の目的は、このフレキシビリテ
ィを、電源または終端抵抗のような縮小された組のサポ
ート・デバイスと共に有することである。
【0009】本発明のさらに他の目的は、バス上で通信
するチップのすべての内部電圧が同じ場合に、従来の通
信レベル、すなわちCMOSシグナリングを保持するこ
とである。
【0010】本発明のさらに他の目的は、バス上の通信
電圧を自動的に変更することを可能にすることにある。
【0011】本発明のさらに他の目的は、通信電圧のこ
のフレキシビリティを、信号遅延または制御の複雑性を
かなり増大させることなく有することにある。
【0012】本発明のさらに他の目的は、通信電圧のこ
のフレキシビリティを、改善されたシステムの信頼性と
共に有することにある。
【0013】本発明のさらに他の目的は、このフレキシ
ビリティを、新しい電圧を与える以外に変更を必要とす
ることなく有することにある。
【0014】本発明のさらに他の目的は、通信電圧を、
バス上のすべてのデバイスの内部電圧以下にすることに
ある。
【0015】本発明のさらに他の目的は、システムにお
ける改善された信号品質を与えることにある。
【0016】本発明は、同一または異なる内部電圧の複
数の電子デバイス(これらの間で通信する)間の構造を
提供する。この構造は、CMOS回路に基づいた電子シ
ステムに用いるのに特に有用である。本発明を説明する
ために、グランドまたは或る正の電圧に対してほぼ0V
の電圧パルスを、高周波数で送信または受信するように
設計されたオフチップCMOSドライバおよびレシーバ
(OCDまたはOCR)について言及する。pFET
(正の電界効果トランジスタ)デバイスおよびnFET
(負の電界効果トランジスタ)デバイスと、抵抗とを使
用する。オンチップ回路の内部電圧(Vdd)は3.3V
であり、外部すなわち通信電圧(VddQ)は、3.3V
以下となる。あるいはまた、電圧Vddは2.5Vであ
り、電圧VddQは、2.5V以下となる。今日必要とさ
れる最小のVddQは、1.1Vであり、いわゆるGTL
レベルを与える。
【0017】したがって、OCDは、通常の大きいpF
ETプルアップ・デバイス(チップ出力上にドレイン
を、オフチップ電圧レールまたはVddQ上にソースを有
するPFET)と、大きいnFETプルダウン・デバイ
ス(チップ出力上にドレインを、グランドにソースを有
するnFET)とに基づいている。さらに、VddQがV
ddよりも十分に小さいときに、動作を助けるnFETプ
ルアップ・デバイスを加える。大きいpFETへのゲー
トまたは入力は、グランドに低速にドライブし、Vdd
に急速にドライブするように構成された3入力NAND
(3反転入力論理AND回路)である。もちろん、ドラ
イバを切り換えるのに、2つの独立制御信号、すなわち
データおよびデータ・イネーブルが必要とされるなら
ば、2入力NANDを用いることができる。大きいnF
ETへのゲートまたは入力は、Vdd(VddQでないこと
に留意されたい)に低速にドライブするが、グランドに
急速にドライブするように構成された、3入力(または
2入力)NOR(3反転入力論理OR回路)である。こ
のような構成では、nFETおよびpFETの出力デバ
イスが共に導通することは本質的になく、したがってデ
バイスをVddからグランドへ流れる電流を最小にする。
nFETの出力は、静放電ダイオード構造(ESD)と
接続される前に、小さい直列抵抗を有する。この直列抵
抗は、負荷回路へのドライバ出力インピーダンスを調整
し、および“スパーク”またはESD事象の際に、nF
ETデバイスに誘起される電圧を減少させるのに役立
つ。大きいプルアップ・デバイス(pFETおよびnF
ETの両方)のターンオンは、スタック・ゲートドライ
ブ・デバイスとゲート入力との間に抵抗を用いることに
よって制御される。pFETデバイスとnFETデバイ
スとの間の比は、出力インピーダンスがVddQとはほぼ
無関係であり、したがって外部制御が必要でないよう
に、注意深く選択される。この比を一定にした後、すべ
てのトランジスタのサイズは、プルアップ・デバイスお
よびプルダウン・デバイスに対して一般に同一である所
望の出力インピーダンスに対して調整される。
【0018】大きいpFETデバイスおよびnFETデ
バイスの両方は、2並列デバイスとして配置される。2
つの並列デバイスの一方は、高インピーダンス出力が必
要とされるとき、例えば、おそらく2つのチップ通信を
有する軽負荷ネットをドライブするときに、用いられ
る。強力な低インピーダンス・ドライバが必要とされる
とき、例えば多数のチップを有する高負荷バスをドライ
ブするとき、両方の並列デバイスがドライブされる。前
述した本願人による米国特許出願の明細書で説明したよ
うに、ドライバ・インピーダンスを変える構成ライン
(または複数のライン)は、チップの外部に設けられ、
共通バス上のドライバのインピーダンスを制御するのに
用いることができる。というのは、新しいユニットは、
共通バス上に挿入されるからである。
【0019】OCRは、ツイスト(twist)を有す
る2つの従来の構成の混合である。OCRは、差動コン
パレータとして働き、サンプルされた入力信号が、外部
から供給される基準電圧VREFの少し下から少し上に
スイングするとき、低電圧と高電圧との間で急速に切り
換わる。このコンパレータ回路は、非反転である。すな
わち、その出力は、入力と同じ極性を有している。コン
パレータ回路は非反転であるので、コンパレータ回路
を、段0と呼ぶ。このコンパレータOCRの次の段すな
わち第1段は、CMOSインバータである。したがっ
て、CMOSインバータは、Vddにソースが接続された
小さいpFETプルアップ・デバイスと、グランドにソ
ースが接続された小さいnFETプルダウン・デバイス
とである。インバータのスレショルド、すなわち切り換
え点は、各デバイスの相対サイズによって決定される。
このインバータは、また、CMOSモードで動作するよ
うに構成されているときには、OCRの入力すなわち第
1段としても働くことができる。このモードをアクセス
するには、VREF信号をVddに等しくなるように設定
する(VREFをグランドに設定することによって、こ
のモードになるミラー回路を形成することができる)。
VREF=Vddの場合には、小さいパスゲート回路が付
勢され、入力が第1段の差動コンパレータ(遮断され
た)に送られ、第1のインバータ段に直接に入力するこ
とを可能にする。このインバータのスレショルドを、p
またはnチャンネルFETのサイズを変えることによっ
て、調整することができる。スレショルドを変える方法
は、前述した本出願人による米国特許出願に記載されて
いる。スレショルドを調整するには、各デバイスは、2
並列デバイスより構成される。並列デバイスの一方が常
に設けられ、他方はVddQの値に応じて、インまたはア
ウトに切り換えられる。CMOSモードでは、レシーバ
に対して4つのインバータ段(1〜4)が存在し、コン
パレータ・モードでは5つのインバータ段(0〜4)が
存在する。最終段インバータは、チップ・ロジックをド
ライブする。内部段番号3を用いて、テスト・データ入
力でマルチプレクサ機能を実行する。その結果、チップ
入力からのデータ、または内部レジスタからのデータを
用いて、内部チップ・ロジックをドライブすることがで
きる。
【0020】デバイスは、次のように用いられる。好適
な実施例では、同一または異なる内部電圧のチップが一
緒に共通バスに接続される。最低の可能な内部電圧は
1.8Vであり、最大の可能な内部電圧は3.3Vであ
る。明らかに、この技術は、これらの選択に限定される
ものではなく、今日設計される高速電子システムを代表
するこれらの値を選択することができる。このスタイル
のOCRおよびOCD、すなわち好適な実施例において
内部電力レール電圧から小電圧1.1Vへの可変電圧
が、いかなるデバイスのCMOSチップにも用いられる
ものと考えられる。
【0021】すべてのチップが可変電圧機能を有する必
要はないが、チップが多くなればなるほど、フレキシビ
リティが大きくなる。例えば、1つのチップがVdd
3.3Vを有し、1つのチップがVdd=1.8Vを有す
るならば、Vdd=1.8Vのチップは、単一の電圧Vdd
Qインタフェースを1.8Vで有することのみ必要であ
る。
【0022】これらのOCRおよびOCD構成は、デー
タ処理装置に用いられる、3.3V,0.36ミクロン
最小ゲート寸法CMOSプロセッサ構成に組み入れられ
る。
【0023】
【発明の実施の形態】以下に説明するドライバ回路およ
びレシーバ回路は、図1に示される状態で用いるのが好
適である。図1では、3個のチップ101,102,1
03が、それぞれ、内部電圧Vdd1,Vdd2,Vdd3で
動作する。本発明をCMOSチップおよびCMOSオフ
チップのドライバおよびレシーバによって本発明を説明
するが、設計原理は、さらに、他のシステムおよび技術
に対して有効である。すべてのチップは、外部電圧Vdd
Qでデータを送信および受信する。したがって、すべて
のチップに共通の信号が、図示のように、共通の外部電
圧VddQで通信される。この外部電圧すなわち通信電圧
ddQは、共通バス上のすべてのチップの内部電圧の最
小値以下となる方向に変化する。
【0024】内部電圧よりも大きい電圧をドライブしま
たは受け取るチップは要求されない。このことは、チッ
プ面積および遅延に関する、電圧変換回路のオーバーヘ
ッドの大半を除去し、および過電圧信頼性の問題を除去
する。さらに、最低電圧チップは、その内部電圧で電圧
をドライブし受け取ることができ、電圧変換回路は有さ
ず、1組の内部および外部電力レールのみを有してい
る。一般に、最低電圧チップは、また、最大出力,最高
速度,最高価格のチップ(プロセッサチップ、これが最
近のコンピュータ・システムならば)であるので、最小
の複雑性,最大の信頼性,最高速度を有したいチップ
は、そのようにすることが可能である。通信電圧を、信
号ピンによりデジタル・レベルで外部的に設定すること
ができ、あるいはプログラマブル・インタフェースによ
って制御することができ、あるいは必要ならば、外部電
力レールの電圧をサンプリングすることによって、チッ
プ上で内部的に発生させることもできる。図1におい
て、制御信号VM1,VM2は、各チップ101,10
2,103の内部信号として示されており、Vdd=3.
3Vの場合に、図12の回路を用いて取り出すことがで
きる。これらの同一信号は、図13のレシーバ構造内に
示されている。
【0025】ドライバ200は、図2の回路図に示すよ
うに、出力デバイスに接続されたロジック回路およびプ
レドライブ回路より構成されている。図8は、さらに詳
細に示している。ドライバ回路は、VddQのすべての値
に対して同じである、すなわちドライバは1.1V〜
3.3Vの出力電圧で動作し、出力インピーダンスはほ
とんど変化しないことに留意することは重要である。出
力インピーダンスの値は、図2のすべての出力デバイス
の幅を変更することによって変えることができる。これ
は、図3に示されている。
【0026】図2のドライバ出力段は、通常のCMOS
構造に接続されたnFETデバイスおよびpFETデバ
イス、すなわちプルアップとして用いられるpFET2
01と、プルダウンとして用いられるnFET202と
から構成されている。pFETデバイスのゲートは、3
入力NAND203によって、グランドからVddQすな
わちI/O電圧にドライブされ、nFETプルダウン・
デバイスのゲートは、3入力NOR204によって、グ
ランドからVddすなわち内部チップ電圧にドライブされ
ることに留意すべきである。さらに、並列nFETプル
アップ・デバイス205(ゲートは、3入力NOR20
6によってグランドからVddにドライブされる)は、p
FET201のVddQに対するインピーダンスの変動を
消去するために用いられる。抵抗207,208は、大
形pFETデバイスおよびnFETプルアップ・デバイ
スのターンオンをそれぞれ制御し、抵抗209,210
は、ドライバ・インピーダンスを、代表的な50Ω伝送
ライン(図示せず)のインピーダンスに整合させるのに
役立つ。7Ω抵抗211は、チップI/Oセルをチップ
配線パッドに接続する際の典型的な配線抵抗を示してい
る。抵抗209,210は、また、静放電(スパーク)
の際にnFETトランジスタ205,202に誘起され
る電圧を減少させる働きをする。
【0027】デバイス202のサイズは、高出力電圧か
ら低出力電圧への変移の際に、所望のインピーダンスを
与えるように選ばれる。この回路に対しては、公称の所
望のインピーダンスは42Ωであり、この値は、図3の
曲線212によって示されるように、1.1〜3.3V
のVddQに対して得られる。インピーダンスは、この範
囲に対して一定である(±3Ω)。他方、pFETプル
アップ201のインピーダンスは、この同一の電圧範囲
に対して42Ωから290Ωへ、すなわち図3の曲線2
13によって示されるように、低出力状態から高出力状
態へ変化する。この場合、pFETは、低VddQで、よ
り導通しなくなる。出力インピーダンスのこの大きな変
化は、nFETプルアップ205の出力インピーダンス
の同様の変動(図3の曲線216に見られるように、反
対の方向の)により相殺される。この場合、低Vdd
で、nFETはより強くなる、すなわちより導通するよ
うになる。2つのデバイスが適切な比で選ばれると、出
力インピーダンスの電圧依存性を、並列な2つのデバイ
ス201,205のインピーダンス、すなわち図3の曲
線220によって示されるように、ほとんど相殺するこ
とができる。前述したように、インピーダンスは、一定
(±3Ω)である。2つのデバイスの比を一定にして、
電圧依存性の大半を除去した後、デバイスの幅を、同一
ファクタだけ変更して、インピーダンス整合抵抗210
に直列のプルダウンnFET202のインピーダンスを
整合させることができる。曲線216,220は、イン
ピーダンス整合抵抗209の効果を含むが、この抵抗な
しに、相殺を実現することができる。FET201,2
02,205に関連した対の数字は、好適な実施例のp
FET(nFET)の3.3V CMOS技術の0.3
6(0.039)ミクロンの最小ゲート長に対するデバ
イスの幅および長さ(ミクロン)である。
【0028】ドライバ200のインピーダンスを、すべ
てのデバイスの幅を比例的に増大(減少)させ、最終段
の配線抵抗211の前のすべての抵抗の値を比例的に減
少(増大)させることによって、低下(増大)させるこ
とができる。図4は、25Ω公称出力インピーダンスに
対して設計されたドライバ300を示す。すべての抵抗
307,308,309,310の値は、対応する抵抗
207,208,209,210の値の1/2であり、
すべてのトランジスタ301,302,305の幅は、
対応するトランジスタ201,202,205の幅の2
倍である。一定のドライバ・ターンオン/ターンオフ特
性を保持するには、プレドライブ段203,204,2
06の内部のデバイスの同様の処理が要求される。図4
のドライバ300のインピーダンスは、ドライバ300
(200)の不変の7Ω抵抗311(211)の効果を
一旦考慮すると、図2のドライバ200のインピーダン
スの1/2となる。
【0029】出力ハイまたは出力ローをそれぞれドライ
ブする際の図2の曲線220,212、すなわちドライ
バのインピーダンスは、I/O電圧が1.1Vから3.
3Vに、すなわちJEDEC標準委員会(Symmet
ric GTL,HSTL,LVCMOS,CTT,S
STL)により定義された低電圧標準仕様の全範囲にわ
たって変化しても、ほぼ一定である。出力インピーダン
スの変動は、温度,電圧(Vdd),CMOSプロセス変
動(ゲート寸法,酸化物厚さ,導電率などの変動)によ
って影響を受ける。図5は、ドライバ200の温度を変
化させたときの影響を示す。曲線420(412)は、
曲線220(212)と同じであり、公称温度すなわち
T=40Cでの、プルアップ(プルダウン)デバイスの
インピーダンスを示している。曲線420は、インピー
ダンス対VddQにおいて正および負の両方の曲率を有
し、VddQに対するインピーダンスの1次および2次の
変動の両方を、FET201,205と制御回路20
3,206との両方の使用によって、相殺できたことを
示していることに留意すべきである。また、曲線412
はほぼ一定であるが、VddQに対して1次および2次の
両方の変動を有していることに留意すべきである。この
変動のある程度を、必要ならば、pFETプルダウンを
用いることによって除去することができる。ドライバ2
00について、発明者らは、デバイス202のVddQに
対するインピーダンス変動は、pFETプルダウンが必
要でないほど十分に小さいことに気づいた。
【0030】曲線430(440)は、ドライバ200
のプルアップ・インピーダンスが、温度が105C(1
0C)に変わると、どのように変化するかを示してい
る。この変動は、CMOSを象徴しており、VddQに対
するインピーダンスの変動よりも大きい。同様に、曲線
422(432)は、ドライバ200のプルダウン・イ
ンピーダンスが、温度が105C(10C)に変わる
と、どのように変化するかを示している。また、変動
は、CMOSについて予測されることであり、VddQに
対するインピーダンスの変動よりも大きい。図6の曲線
530は、CMOSプロセス変数が公称から3標準偏差
に低速に変わるにつれて(ドライバをスローダウンさせ
るように、ゲート寸法が増大するなど)、どのように曲
線420が変化するかを示している。同様に、曲線54
0は、CMOSプロセス変数が公称から3標準偏差に高
速に変わるにつれて(ドライバをスピードアップさせる
ように、ゲート寸法が減少するなど)、どのように曲線
420が変化するかを示している。この変動は、CMO
Sを象徴しており、VddQに対するドライバ・インピー
ダンスの変動よりも大きい。曲線522,532は、プ
ルダウン・インピーダンス曲線412が、プロセスの同
一変動に対してどのように変化するかを示している。
【0031】同様に、図7の曲線630,640は、内
部電圧Vddがそれぞれ+5%,−5%変化すると、曲線
420がどのように変化するかを示している。また、予
測されるVddの変動に対するドライバ・プルアップ・イ
ンピーダンスの変化は、VddQが1.1Vから3.3V
に変わるときに観察される変化よりも大きい。図7の曲
線622,632は、内部電圧Vddがそれぞれ+5%,
−5%変化すると、曲線412がどのように変化するか
を示している。また、予測されるVddの変動に対するド
ライバ・プルダウン・インピーダンスの変化は、Vdd
が1.1Vから3.3Vに変わるときに観測される変化
よりも大きい。
【0032】プレドライブ回路は、必要なドライブ信号
を、各出力プルアップ・デバイスまたはプルダウン・デ
バイスのゲートに与える。プレドライブ・ロジックは、
制御信号を用いて、与えられた出力電圧モードまたはイ
ンピーダンス・レベルに対してどの出力デバイスがドラ
イブされるかを選択する。プレドライブ回路は、ローか
らハイへの変移の際にpFET出力デバイスをターンオ
ンする前に、nFET出力デバイスが急速にターンオフ
されるように、構成されなければならない。プルアップ
・デバイスおよびプルダウン・デバイスの両方が、同時
にターンオンするならば、これらデバイスは、VddQか
らグランドへ直接にシュート・スルー(shoot−t
hrough)電流を流すであろう。このことは、過剰
な電力を消費し、および信頼性の問題を持ち出すであろ
う。逆に、ハイからローへの変移の際に、プレドライブ
回路は、nFET出力デバイスをターンオンする前にp
FET出力デバイスをターンオフして、シュート・スル
ー電流を避けなければならない。これらの不所望な状態
は、図6および図7に示されるように、プレドライブ・
ロジックの適切な設計によって避けられる。出力nFE
Tデバイスは、NORゲートによってドライブされるの
で、これらのデバイスは、デバイスによって並列(高
速)にターンオフされ、デバイスによって直列(低速)
にターンオンされる。出力pFETデバイスに対して、
プレドライブ回路はNANDゲートであり、したがっ
て、これらデバイスは、また、デバイスによって並列
(高速)にターンオフされ、デバイスによって直列(低
速)にターンオンされる。これらNANDゲートおよび
NORゲートのプルアップ・パスおよびプルダウン・パ
スにおいて、ほぼ同じデバイス幅を選ぶことによって、
前述した適切なシーケンス制約は満たされ、シュート・
スルー電流は避けられる。さらに、プレドライブ・トラ
ンジスタのサイズは、スイッチング電流di/dtの許
容限界を越えることなく、ブロック遅延を最小にするよ
うに選ばれる。
【0033】図2に示されるように、プレドライブNA
NDゲート203にVddQから電力供給することによっ
て、VddQが変化しても、出力pFET201のターン
オンおよびターンオフについて、適切なシーケンスが保
持される。回路203の詳細は、図8に示されている。
デバイス202がターンオフするときに両デバイス20
1,202に過剰な電流(いわゆるシュート・スルー電
流)が流れることを避けるためには、デバイス202が
ターンオンする前に、デバイス201を急速にターンオ
フすることが必要である。これは、デバイス202をタ
ーンオンし、デバイス201をターンオフさせる論理信
号すなわちA0(データ)のためのデバイスを、大きく
することによって達成できる。したがって、pFETデ
バイス701は、14ミクロン幅のpFET702,7
03、あるいはデバイス201をターンオンするのに用
いられるスタックnFETデバイス704,705,7
06のいずれよりもかなり大きい、70ミクロン幅×
0.36ミクロン長である。抵抗207は、pFET2
01のターンオンをさらに遅延させるのに用いられる。
【0034】出力nFET202,205のターンオン
時の不必要な遅延を避けるには、プレドライブNORゲ
ート204,206を、Vddから直接にそれぞれ電力供
給することが必要である。また、過剰なシュート・スル
ー電流を避けるには、デバイス204を急速にターンオ
フすることが必要である。これは、デバイス201をタ
ーンオンし、デバイス202をターンオフさせる論理信
号すなわちA0(データ)のためのデバイスを、大きく
することによって達成できる。したがって、pFETデ
バイス711は、10ミクロン幅のnFET712,7
13、あるいはデバイス202をターンオンするのに用
いられるスタック・デバイス714,715,716の
いずれよりもかなり大きい、40ミクロン幅×0.39
ミクロン長である。
【0035】nFETプルアップ205のためのプレド
ライブ段206は、デバイス205を急速にターンオフ
し、低速にターンオンするように構成されている。急速
ターンオフは、並列nFETデバイス721,722,
723(それぞれ10ミクロン幅×0.39ミクロン
長)によって保証され、デバイス205の低速ターンオ
ンは、抵抗208と直列の直列pFETデバイス72
4,725,726によって実現される。
【0036】前述したすべての場合において、プレドラ
イブ段に反転があり、出力段にさらなる反転があり、ド
ライバが非反転構成となっていることに留意すべきであ
る。
【0037】本明細書を通じて、前述した回路の数値シ
ミュレーションの結果を記述する。このシミュレーショ
ンは、0.25ミクロン有効ゲート長(Leff )CMO
S技術および3.3Vの公称電圧に基づくモデルによっ
て行った。回路遅延,インピーダンス,電流などは、C
MOS寸法,回路温度,動作電圧の関数であるので、こ
れらのパラメータは変動した。以下に、公称のワース・
ケース(worsecase)高速状態、およびワース
・ケース低速状態について説明する。公称状態は、公称
CMOS構造サイズ,温度40C,公称電圧である。ワ
ース・ケース高速状態は、公称よりも3標準偏差小さい
CMOS構造サイズ、90Cの温度,公称より+5%の
電圧である。ワース・ケース低速状態は、公称よりも3
標準偏差大きいCMOS構造サイズ、10Cの温度,公
称より−5%の電圧である。
【0038】図9は、3つの出力電圧範囲について10
pFテスト負荷への、42Ωドライバ200のシミュレ
ートされた電圧波形(ドライバ出力での)を示す。この
シミュレーションは、図9の下部に示される最大ブロッ
ク遅延を決定するために、公称状態下での0.25ミク
ロン有効ゲート長(Leff )CMOS技術に基づいて行
った。ブロック遅延は、低出力電圧から高出力電圧へ、
あるいはこの逆の変移に対して、ほぼ同じであることに
留意すべきである。ブロック遅延は、また、VddQすな
わちI/O電圧が3.3Vから1.5Vに変わっても、
ほぼ同じである。図10は、同一条件下での10pF負
荷への電流を示す。VddQの減少につれて、ピーク電流
および電流ランプDi /Dt の両方の近似1次減少が存
在する。このことは、同一チップ上で多数のドライバが
用いられるときに、同時切り換え効果を制御するのに望
ましい。
【0039】図11は、前述したと同じCMOS技術を
用いる公称状態について42Ω伝送ラインへの、42Ω
ドライバ200のシミュレートされた電圧波形(ドライ
バ出力での)を示す。これらの波形は、公称状態の下
で、ドライバ出力インピーダンスが、すべての出力電圧
レベルで、約42Ωであることを示している。
【0040】次に、可変電圧レシーバについて説明す
る。図12は、次のようなCMOSレシーバの詳細な回
路図を示す。すなわち、このCMOSレシーバは、1.
8V,2.5Vまたは3.3VのLVCMOSレベル、
あるいはHSTL,GTL,SSTL−3またはSST
L−2.5に対するJEDECインタフェース標準に対
応する信号電圧レベルの入力信号を、受信することがで
きる。レシーバ・フロントエンドは、パスゲート112
0を用いてバイパスできる差動入力段1110と組み合
された、2個のCMOSインバータ段1140,115
0よりなる非反転構成である。このレシーバ・フロント
エンドには、任意選択に、図13に詳細に示されるバウ
ンダリ・スキャン・テスト用のマルチプレクサ1160
を後続できる。
【0041】すべてのインバータ段は、CMOSチップ
のグランドと内部電圧レールVddとの間に接続される。
マルチプレクサ(図13参照)の一部であるレシーバの
最終段は、約1pF負荷キャパシタンスをドライブでき
る大形CMOSインバータである。LVCMOSモード
(3.3V,2.5Vまたは1.8Vの入力信号レベ
ル)に用いられるときには、レシーバへの入力1101
は、パスゲート1120を経て、第1段のインバータの
ゲート1141に接続される。LVCMOS動作を選択
するには、基準信号Vref (1181)を、CMOS内
部電圧レール3.3Vに接続する。このことは、同時
に、差動入力段1110をディスエーブルし、信号Y
(1182)およびY_(1183)によりパスゲート
1120をアクティベートする。信号YおよびY_は、
図14に詳細に示す制御回路1180によって発生され
る。Vref =Vddの場合には、信号Y(1182)はハ
イであり、その相補信号Y_(1183)はローであ
る。信号YはnFET1122のゲートに接続され、信
号Y_はpFET1121のゲートに接続され、したが
ってパスゲート1120をターンオンする。また、信号
Y_(1183)はnFET1131のゲートに接続さ
れ、ローのとき、pFET1132を流れる電流をター
ンオフし、これが差動段1110をディスエーブルす
る。入力インバータ段1140は、可変スレショルドを
有している。このスレショルドは、次のように変化す
る。図15に詳細に示される制御ブロック1170は、
2つの制御ラインVM1(1172)およびVM2(1
173)を発生する。これら制御ラインは、真理値表1
174に従って、第1段インバータ1140のスレショ
ルドを変更するために用いられる。制御ラインVM1が
ハイ(3.3V)で、制御ラインVM2がロー(0V)
の場合には、レシーバは2.5Vモードにある。この場
合、インバータ1140は、公称状態下で、約1.25
VすなわちVddQ/2で、状態を切り換えなければなら
ない。これは、pFET1144およびnFET114
7の両方をターンオンすることによって達成される。そ
の結果、インバータ1140は、3.2ミクロン幅×
0.36ミクロン長のpFET1142と、pFETス
タック1144,1145(それぞれ、3.2ミクロン
幅×0.36ミクロン長)との両方を並列に有してい
る。その結果、6.4ミクロン幅×0.36ミクロン長
の有効pFETプルアップ・デバイスとなる。同様に、
nFET1143は、nFET1146,1147と並
列であり、nFETプルダウン・デバイスの有効サイズ
は、8.0ミクロン幅×0.39ミクロン長である。こ
のように構成された第1段のインバータ1140は、許
容できるプロセス,温度,電源電圧の変動状態下で、
1.17Vと1.22Vとの間の切り換え点を有してい
る。制御ラインVM1がハイで、制御ラインVM2がハ
イのとき、レシーバは1.8Vモードにある。この場
合、インバータ1140は、公称状態下で、ほぼ1.0
VすなわちVddQ/2より少し上で、状態を切り換えな
ければならない。低信号スイングでグランド・バウンス
(ground bounce)から大きく免れるため
に、スレショルドをVdd/2の少し上に設定した。これ
は、pFET1144をターンオフするが、nFET1
147をオンのままとし、その結果、インバータ114
0が、プルアップ・デバイスとしてpFET1142の
みを含むようにすることによって、達成される。前述し
たように、nFET1143は、nFETスタック11
46,1147と並列であり、インバータ1140のn
FETプルダウン・デバイスの有効サイズは、8.0ミ
クロン幅×0.39ミクロン長のままである。このよう
に構成された第1段のインバータ1140は、公称状態
下で、1.0Vの切り換え点を有しており、プロセス,
温度,電源電圧の変化で、0.93Vから1.04Vに
変動するが、このことは許容できる。
【0042】制御ラインVM1がローで、制御ラインV
M2がローのとき、レシーバは3.3Vモードにある。
この場合、インバータ1140は、ほぼ1.5Vすなわ
ちVddQ/2より少し下で、状態を切り換えて、3.3
V CMOS信号の受信に際し、標準的な実行を満たさ
なければならない。これは、pFET1144をターン
オンし、nFET1147をオフし、その結果、インバ
ータ1140が、プルアップ・デバイスとして3個のp
FET1142,1144,1145を有するが、プル
ダウン・デバイスがnFET1143のみであるように
することによって、達成される。このように構成された
第1段のインバータ1140は、公称状態下で、1.5
2Vの切り換え点を有しており、低速および高速状態に
対して60mV内で安定しており、このことは許容でき
る。
【0043】インバータ1150、すなわちレシーバの
第2の段は、インバータ1140よりやや大きく、レシ
ーバの回路遅延を減少させ、スレショルドをほぼ1.5
V中心にするために、用いられる。インバータ1150
は、10.0ミクロン幅×0.36ミクロン長のpFE
Tプルアップと、5.0ミクロン幅×0.39ミクロン
長のnFETプルダウンとを有している。これらデバイ
スのゲートは、インバータ1140の出力に接続され、
インバータ1150の出力は、バウンダリ・スキャン・
マルチプレクサ1160をドライブする。
【0044】LVCMOSレベルの代わりに、外部から
供給された基準電圧Vref (1181)を用いて、レシ
ーバ切り換え点を設定する、いくつかのJEDECイン
タフェース標準が存在する。表1に要約するように、こ
れらは、HSTL(Vref =0.68〜0.90V,
0.75V公称),GTL(Vref =0.74〜0.8
8V,0.8V公称),SSTL−3(Vref =1.3
0〜1.70V,1.50V公称),SSTL−2.5
(Vref =1.25V公称)を含んでいる。これら信号
を受信するとき、差動入力段1110はアクティブであ
り、パスゲート1120はディスエーブルされる。V
ref <1.7Vに対し、制御回路1180は、制御信号
Y(1182)をローに設定し、その相補信号Y_(1
183)をハイに設定する。信号YはnFET1122
のゲートに接続され、信号Y_はpFET1121のゲ
ートに接続されて、パスゲート1120をターンオフす
る。また、信号Y_(1183)はnFET1131の
ゲートに接続されて、ハイのとき、pFET1132を
流れる電流をターンオンし、これは差動段1110をイ
ネーブルする。差動段1110からの出力は、可変スレ
ショルドCMOSインバータ1140に接続される。こ
のインバータは、前述したように、制御信号VM1,V
M2によって、約1.25Vで切り換え点を有する2.
5V LVCMOSモードに設定される。差動入力は、
信号ブランチ内のトランジスタ1111,1112と、
基準ブランチ内のトランジスタ1113,1114より
なる2本のブランチとから形成されている。トランジス
タ1131,1132,1133から形成された電流源
1130は、約1mAの電流を差動回路にドライブす
る。Vin>Vref ならば、基準ブランチのデバイス11
13,1114を、大きい電流が流れ、ノード1115
の電圧を上昇させる。逆に、Vin<Vref ならば、基準
ブランチのデバイス1113,1114を、小さい電流
が流れ、ノード1115の電圧を下降させる。したがっ
て、差動段1110は、非反転である。差動出力111
0の電圧スイングは、基準電圧Vref によってやや変動
する。しかし、すべての場合におけるJEDEC標準
(GTLに対してはVref =0.68V最小、SSTL
に対しては1.7V最大)において遭遇する値の範囲に
ついては、前述したように第1のインバータ段1140
の切り換え点を1.25Vに設定することによって、許
容できる遅延が得られる。
【0045】
【表1】
【0046】表2,表3は、遅延と、待機電流と、低
速,高速,公称状態を含む、図12のレシーバについて
の、前述したすべての情報を含んでいる。レシーバを通
じての遅延は、立上り時間が、1ナノ秒から6ナノ秒に
変わるとき、入力パルスの立上り時間とはほとんど無関
係であることに留意すべきである。これは、レシーバの
非常に望ましい特性である。レシーバを通じての遅延
は、また、I/O電圧とはほとんど無関係に変化し、可
変電圧の応用においてその利点を示す。
【0047】
【表2】
【0048】
【表3】
【0049】レシーバの漏れ電流、すなわち入力での長
期間の不活動の後に、レシーバを経てVddからグランド
へ流れる電流は、3.3Vモードでは無視でき、2.5
Vモードではほぼ150μAになり、1.8Vモードで
は高速状態下で320μAといったように大きくなる。
このことは、表2,表3のI(mA)の下の欄に示され
ている。1.8Vでのこの漏洩の理由は、プルアップ・
デバイス1142が、レシーバへの1.8Vの正の入力
によって、完全にターンオフしないことである。この問
題は、デバイス1142を流れる電流を遮断するため
に、入力に他のプルアップ・デバイスを用いることによ
って解決することができるが、レシーバを通じての遅延
を増大させる。あるいはまた、レシーバの複数の段の最
初の段を、VddではなくVddQに接続することができる
が、これはまた、1.8Vモードに対し遅延を増大させ
る。電力と遅延との間の選択は、妥協の結果である。こ
の漏れ電流は、差動入力1110の動作に要求される電
流よりもかなり低く、ワースト・ケースの高速状態に対
しては、HSTLモードにおいて1.4mAと大きくな
る。
【0050】
【発明の効果】要約すると、本発明は、異なる内部電圧
のチップ間の通信方法を提供する。この通信方法は、通
常の方法、すなわちすべてのチップが同一の電圧を有す
るときに、チップの内部電圧での通信に対して、省略の
利点を有している。この通信方法は、通信電圧を、共通
バス上のすべてのチップの最低内部電圧を有するチップ
の電圧に移すことができる利点を有している。したがっ
て、通常、最高速で、最も安価で、最もセンシティブな
チップである、最低の内部電圧を有するチップは、内部
動作および外部動作の両方に対し、単一の電圧を有す
る。この通信方法は、チップが、その内部電圧よりも高
い電圧を、他のチップへ送り、あるいは他のチップから
受け取ることを決して必要としない利点を有している。
この通信方法は、チップの内部電圧よりも低い外部電圧
への変移が、極めて大きな遅延を、あるいはドライブ・
インピーダンスのかなりの変化を生じさせない利点を有
している。この通信方法は、要求されるチップ面積が、
同一の内部電圧および外部電圧での動作に必要とされる
チップ面積よりもわずかな増大ですむという利点を有し
ている。この通信方法は、すべてのチップの最低内部電
圧よりも低い通信電圧を用いて、既存の方法に従わせる
ことができる利点を有している。この通信方法は、レシ
ーバを、外部基準(Vref を有する差動コンパレータ)
または内部基準(CMOSインバータ)と共に用いて、
既存の方法に従わせることができる利点を有している。
この通信方法は、ドライバ回路が、制御回路なしに、出
力電圧とは無関係のアップまたはダウンの変移に対し一
定のインピーダンスを与える利点を有している。この通
信方法は、前述した本出願人による米国出願に記載され
たように、ドライバ・インピーダンスを、容易に変更で
きる利点を有している。この通信方法は、異なる電圧へ
の変移を、チップに対し内部的に検出でき、あるいは外
部制御ラインを経てチップにプログラムできる利点を有
している。
【0051】本発明を、その特定の実施例について示し
説明したが、当業者であれば、本発明の趣旨と範囲から
逸脱することなく、変形,変更できることが理解できる
であろう。特に、これらの構造は、プロセッサ,コント
ローラ,メモリ・デバイスを含む(これらに限定される
ものではないが)いかなる電圧CMOS電子デバイスに
も適用できる。
【0052】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1)同一または異なる内部電圧を有する複数の電子デ
バイスと、2個以上の前記電子デバイス間の相互接続手
段と、前記内部電圧のうちの最低の内部電圧以下の共通
の通信電圧で前記2個以上の電子デバイス間をインタフ
ェースするための選択可能な通信電圧レベルで、信号を
送信および受信するドライバ回路およびレシーバ回路
と、前記選択された電圧のドライバおよびレシーバを形
成する手段と、を備えることを特徴とする回路構造。 (2)同一または異なる内部CMOS電圧を有する複数
の電子デバイスと、2個以上の前記電子デバイス間の相
互接続手段と、前記内部CMOS電圧のうちの最低の電
圧以下の共通の通信電圧で前記2個以上の電子デバイス
間をインタフェースするための選択可能な通信電圧レベ
ルで、信号を送信および受信するドライバ回路およびレ
シーバ回路と、前記選択された電圧のドライバおよびレ
シーバを形成する手段とを備え、前記ドライバ回路は、
インピーダンスを有し、前記ドライバ回路のインピーダ
ンスを、出力電圧とは無関係にする回路であって、出力
電圧依存制御信号を使用しない回路を備える、ことを特
徴とする回路構造。 (3)同一または異なる内部電圧を有する複数の電子デ
バイスと、2個以上の前記電子デバイス間の相互接続手
段と、前記内部電圧のうちの最低の内部電圧以下の共通
の通信電圧で前記2個以上の電子デバイス間をインタフ
ェースするための選択可能な通信電圧レベルで、信号を
送信および受信するドライバ回路およびレシーバ回路
と、前記選択された電圧のドライバおよびレシーバを形
成する手段と、前記レシーバ回路のための電圧基準を選
択して、外部電圧基準または内部電圧基準を用いること
ができるようにする回路と、を備えることを特徴とする
回路構造。 (4)同一または異なる内部電圧を有する複数の電子デ
バイスと、2個以上の前記電子デバイス間の相互接続手
段と、他の電子デバイスとインタフェースするための選
択可能な入力/出力電圧レベルを与え、前記他の電子デ
バイスが、各々に最も適した信号電圧範囲を用いて通信
することを可能にするドライバ回路およびレシーバ回路
と、前記ドライバ回路の出力インピーダンスが、ドライ
バ回路の動作信号範囲にわたってほとんど変化しないこ
とを保証する回路と、を備えることを特徴とする回路構
造。 (5)同一または異なる内部電圧を有する複数の電子デ
バイスと、2個以上の前記電子デバイス間の相互接続手
段と、他の電子デバイスとインタフェースするための選
択可能な入力/出力電圧レベルを与え、前記他の電子デ
バイスが、各々に最も適した信号電圧範囲を用いて通信
することを可能にするドライバ回路およびレシーバ回路
と、用いられる前記レシーバ回路の種類を選択しまたは
調整して、外部から供給される基準電圧を有する差動コ
ンパレータ回路の使用、または、調整可能なスレショル
ドを有するインバータ・スタイルのレシーバの使用を可
能にする回路と、を備えることを特徴とする回路構造。 (6)同一または異なる内部電圧を有する複数の電子デ
バイスと、2個以上の前記電子デバイス間の相互接続手
段と、他の電子デバイスとインタフェースするための選
択可能な入力/出力電圧レベルを与え、前記他の電子デ
バイスが、各々に最も適した信号電圧範囲を用いて通信
することを可能にするドライバ回路およびレシーバ回路
と、用いられる前記レシーバ回路の種類を選択しまたは
調整して、外部から供給される基準電圧を有する差動コ
ンパレータ回路の使用、または、調整可能なスレショル
ドを有するインバータ・スタイルのレシーバの使用を可
能にする回路とを備え、前記外部の基準電圧を所定の電
圧に設定することによって、前記選択を行う、ことを特
徴とする回路構造。 (7)同一または異なる内部CMOS電圧を有する複数
の電子デバイスと、2個以上の前記電子デバイス間の相
互接続手段と、いくつかの世代のCMOS技術をインタ
フェースするための選択可能な入力/出力電圧レベルを
与え、前記技術で製造されたチップが、各チップに最も
適した信号電圧範囲を用いて通信することを可能にする
ドライバ回路およびレシーバ回路と、 用いられる前記
レシーバ回路の種類を選択しまたは調整して、外部から
供給される基準電圧を有する差動コンパレータ回路の使
用、または、調整可能なスレショルドを有するインバー
タ・スタイルのレシーバの使用を可能にする回路とを備
え、前記外部の基準電圧を所定の電圧に設定することに
よって、前記選択を行い、スレショルドを、与えられた
入力信号電圧範囲に対して適切に設定することを可能に
する、前記インバータ・レシーバ回路の切り換えスレシ
ョルドを選択または調整する回路と、を備えることを特
徴とする回路構造。
【図面の簡単な説明】
【図1】同一または異なる内部電圧の3個の電子デバイ
スを有する高速電子システムであって、バス上の最低内
部電圧に等しい共通電圧で通信する高速電子システムの
ハイレベルでの略図である。
【図2】ドライバとボンディング・パッドとの間の最終
金属配線を含む42Ωの公称インピーダンスを有する可
変電圧ドライバのハイレベルでの回路図である。
【図3】接合温度(Tj)の公称状態,CMOSプロセ
ス状態,内部チップ電圧Vddの下での回路に対する、V
ddQの関数としてのインピーダンス特性を示す図であ
る。
【図4】最終状態FETおよびインピーダンス整合抵抗
の幅を2倍にする(あるいは抵抗値を半分にする)こと
によって得られる25Ωの公称インピーダンスを有する
可変電圧ドライバのハイレベルでの回路図である。
【図5】図2のドライバのインピーダンス特性を、Tj
の状態を変化させたときのVddQの関数として示す図で
ある。
【図6】図2のドライバをインピーダンス特性を、CM
OSプロセスの状態を変化させたときのVddQの関数と
して示す図である。
【図7】図2のドライバをインピーダンス特性を、Vdd
の状態を変化させたときのVddQの関数として示す図で
ある。
【図8】図2の3入力NANDおよび3入力NORプレ
ドライブ・ロジックのデバイスレベルでの回路図であ
る。
【図9】ワース・ケース低速状態下で、3つの異なる電
圧に対して、チップ出力で100MHzで10pFのコ
ンパレータを充電しおよび放電する図2のドライバのシ
ミュレートした電圧波形図である。ロー状態からハイ状
態へ、あるいはこの逆にドライブする時間は、電圧とは
本質的に無関係である。
【図10】公称状態下で、3つの異なる電圧に対して、
100MHzで10pFのコンパレータを充電しおよび
放電する図2のドライバのシミュレートした電流波形図
である。ドライバ電流の最大変化は、電圧にほぼ比例
し、上下の変移にはほぼ無関係である。
【図11】公称状態下で、3つの異なる電圧に対して、
100MHzで42Ω伝送ラインを充電しおよび放電す
る図2のドライバのシミュレートした電流波形図であ
る。ドライバ・インピーダンスは、一定で、42Ωに等
しい。
【図12】1.8V,2.5Vまたは3.3VのLVC
MOSレベル、あるいはHSTL,GTL,SSTL−
3またはSSTL−2.5に対するJEDECインタフ
ェース標準に対応する信号電圧レベルの入力信号を受信
することのできるCMOSレベルでの詳細回路図であ
る。
【図13】図12のレシーバに示される簡単な2入力マ
ルチプレクサの詳細を示す図である。このマルチプレク
サは、2段レシーバの出力からの入力、またはチップ上
の他の箇所からのテストデータを選択する。
【図14】図12のレシーバに対し、信号YおよびY_
をVref およびVddから内部的に生成するのに用いるこ
とのできる簡単な回路を示す図である。
【図15】図12のレシーバの1.8V,2.5V,
3,3V動作について、Vdd,VddQおよび図14の
Y,Y_信号から、図1の信号VM1,VM2を内部的
に生成するのに用いることができる簡単な回路を示す図
である。
【符号の説明】
101,102,103 チップ 200,300 ドライバ 201 pFET 202 nFET 203 NAND 204,206 NOR 207,208,209,210,211 抵抗 307,308,309,310 抵抗 701,711 pFETデバイス 704,705,706,712,713 nFETデ
バイス 1101 レシーバ入力 1110 差動入力段 1120 パスゲート 1130 電流源 1140,1150 CMOSインバータ段 1160 マルチプレクサ 1170 制御ブロック 1180 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポウル・ウィリアム・コテュース アメリカ合衆国 10598 ニューヨーク州 ヨークタウン ハイツ クゥインラン ストリート 2742 (72)発明者 ロバート・ヒース・デナード アメリカ合衆国 10801 ニューヨーク州 ニューロシェール パルコット アヴェ ニュー 51 (72)発明者 ダニエル・マーク・ドレプス アメリカ合衆国 78626 テキサス州 ジ ョージタウン ベルモント ドライブ 300 (72)発明者 ジェラルド・ヴィンセント・コプクセイ アメリカ合衆国 10598 ニューヨーク州 ヨークタウン ハイツ カリー ストリ ート 2950

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】同一または異なる内部電圧を有する複数の
    電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 前記内部電圧のうちの最低の内部電圧以下の共通の通信
    電圧で前記2個以上の電子デバイス間をインタフェース
    するための選択可能な通信電圧レベルで、信号を送信お
    よび受信するドライバ回路およびレシーバ回路と、 前記選択された電圧のドライバおよびレシーバを形成す
    る手段と、を備えることを特徴とする回路構造。
  2. 【請求項2】同一または異なる内部CMOS電圧を有す
    る複数の電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 前記内部CMOS電圧のうちの最低の電圧以下の共通の
    通信電圧で前記2個以上の電子デバイス間をインタフェ
    ースするための選択可能な通信電圧レベルで、信号を送
    信および受信するドライバ回路およびレシーバ回路と、 前記選択された電圧のドライバおよびレシーバを形成す
    る手段とを備え、 前記ドライバ回路は、インピーダンスを有し、 前記ドライバ回路のインピーダンスを、出力電圧とは無
    関係にする回路であって、出力電圧依存制御信号を使用
    しない回路を備える、ことを特徴とする回路構造。
  3. 【請求項3】同一または異なる内部電圧を有する複数の
    電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 前記内部電圧のうちの最低の内部電圧以下の共通の通信
    電圧で前記2個以上の電子デバイス間をインタフェース
    するための選択可能な通信電圧レベルで、信号を送信お
    よび受信するドライバ回路およびレシーバ回路と、 前記選択された電圧のドライバおよびレシーバを形成す
    る手段と、 前記レシーバ回路のための電圧基準を選択して、外部電
    圧基準または内部電圧基準を用いることができるように
    する回路と、を備えることを特徴とする回路構造。
  4. 【請求項4】同一または異なる内部電圧を有する複数の
    電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 他の電子デバイスとインタフェースするための選択可能
    な入力/出力電圧レベルを与え、前記他の電子デバイス
    が、各々に最も適した信号電圧範囲を用いて通信するこ
    とを可能にするドライバ回路およびレシーバ回路と、 前記ドライバ回路の出力インピーダンスが、ドライバ回
    路の動作信号範囲にわたってほとんど変化しないことを
    保証する回路と、を備えることを特徴とする回路構造。
  5. 【請求項5】同一または異なる内部電圧を有する複数の
    電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 他の電子デバイスとインタフェースするための選択可能
    な入力/出力電圧レベルを与え、前記他の電子デバイス
    が、各々に最も適した信号電圧範囲を用いて通信するこ
    とを可能にするドライバ回路およびレシーバ回路と、 用いられる前記レシーバ回路の種類を選択しまたは調整
    して、外部から供給される基準電圧を有する差動コンパ
    レータ回路の使用、または、調整可能なスレショルドを
    有するインバータ・スタイルのレシーバの使用を可能に
    する回路と、を備えることを特徴とする回路構造。
  6. 【請求項6】同一または異なる内部電圧を有する複数の
    電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 他の電子デバイスとインタフェースするための選択可能
    な入力/出力電圧レベルを与え、前記他の電子デバイス
    が、各々に最も適した信号電圧範囲を用いて通信するこ
    とを可能にするドライバ回路およびレシーバ回路と、 用いられる前記レシーバ回路の種類を選択しまたは調整
    して、外部から供給される基準電圧を有する差動コンパ
    レータ回路の使用、または、調整可能なスレショルドを
    有するインバータ・スタイルのレシーバの使用を可能に
    する回路とを備え、前記外部の基準電圧を所定の電圧に
    設定することによって、前記選択を行う、ことを特徴と
    する回路構造。
  7. 【請求項7】同一または異なる内部CMOS電圧を有す
    る複数の電子デバイスと、 2個以上の前記電子デバイス間の相互接続手段と、 いくつかの世代のCMOS技術をインタフェースするた
    めの選択可能な入力/出力電圧レベルを与え、前記技術
    で製造されたチップが、各チップに最も適した信号電圧
    範囲を用いて通信することを可能にするドライバ回路お
    よびレシーバ回路と、 用いられる前記レシーバ回路の
    種類を選択しまたは調整して、外部から供給される基準
    電圧を有する差動コンパレータ回路の使用、または、調
    整可能なスレショルドを有するインバータ・スタイルの
    レシーバの使用を可能にする回路とを備え、前記外部の
    基準電圧を所定の電圧に設定することによって、前記選
    択を行い、 スレショルドを、与えられた入力信号電圧範囲に対して
    適切に設定することを可能にする、前記インバータ・レ
    シーバ回路の切り換えスレショルドを選択または調整す
    る回路と、を備えることを特徴とする回路構造。
JP9129241A 1996-05-31 1997-05-20 ドライバおよびレシーバ回路の構造 Pending JPH10105307A (ja)

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