JPH09232940A - 可変電圧可変インピーダンスｃｍｏｓオフチップ・ドライバおよびレシーバ・インタフェースおよび回路 - Google Patents
可変電圧可変インピーダンスｃｍｏｓオフチップ・ドライバおよびレシーバ・インタフェースおよび回路Info
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- JPH09232940A JPH09232940A JP9015398A JP1539897A JPH09232940A JP H09232940 A JPH09232940 A JP H09232940A JP 9015398 A JP9015398 A JP 9015398A JP 1539897 A JP1539897 A JP 1539897A JP H09232940 A JPH09232940 A JP H09232940A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 内部電圧が異なる複数のデバイス間における
信頼性の高い通信のための回路を提供する。 【解決手段】 本発明は、内部ＣＭＯＳ電圧が同一かま
たは異なる複数の電子デバイス１０１、１０２及び１０
３と、これらの電子デバイス間の相互接続部と、内部チ
ップ電圧のうちの最低電圧ＶＤＤ３である共通通信電圧
ＯＶＤＤで電子デバイス間のインタ−フェ−スをとるた
めに選択可能な通信電圧レベルで信号を送受信するドラ
イバおよびレシ−バ回路と、選択された電圧のドライバ
およびレシ-バを構成するための手段とを有し、最低内
部電圧を備えたチップには最も高速で高価なチップが適
用され内部動作と外部動作に単一電圧を使用できる。
信頼性の高い通信のための回路を提供する。 【解決手段】 本発明は、内部ＣＭＯＳ電圧が同一かま
たは異なる複数の電子デバイス１０１、１０２及び１０
３と、これらの電子デバイス間の相互接続部と、内部チ
ップ電圧のうちの最低電圧ＶＤＤ３である共通通信電圧
ＯＶＤＤで電子デバイス間のインタ−フェ−スをとるた
めに選択可能な通信電圧レベルで信号を送受信するドラ
イバおよびレシ−バ回路と、選択された電圧のドライバ
およびレシ-バを構成するための手段とを有し、最低内
部電圧を備えたチップには最も高速で高価なチップが適
用され内部動作と外部動作に単一電圧を使用できる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに関し、より具体的には、システム・サイクル時間、
コスト、および信頼性を改善するための電子デバイス間
の通信のための改良された方法および装置に関する。
ムに関し、より具体的には、システム・サイクル時間、
コスト、および信頼性を改善するための電子デバイス間
の通信のための改良された方法および装置に関する。
【０００２】
【従来の技術】最近の高速電子システムでは、内部電圧
が異なるチップ同士が共通バス上で互いにやりとりして
いる場合が多い。たとえば、マイクロプロセッサ市場で
の競争が激しいので、メーカは、可能な限り最高のクロ
ック周波数を達成するためにプロセッサ・チップに最新
のＣＭＯＳ技術を使用する必要性を感じている。しか
し、メモリおよびキャッシュ・コントローラの機能をも
たらすチップは、最も費用効果の高い技術で製作される
場合が多く、一般にその技術はプロセッサ製作技術より
１世代または２世代遅れている。十分確立されたＣＭＯ
Ｓスケーリング原理によれば、電源電圧ＶＤＤは、チッ
プの最小リソグラフィ寸法が小さくなるにつれて低減さ
れる。したがって、５Ｖ技術は、０．３５〜０．５ミク
ロンの最小寸法を有する、より高速の３．３Ｖ ＣＭＯ
Ｓチップにほとんど取って代わられている。次世代のＣ
ＭＯＳ（０．２〜０．２５ミクロン）は２．５ＶのＶＤ
Ｄを使用することになり、それ以降の世代の技術では今
後、電源電圧が２Ｖ以下にスケーリングされることにな
る。すべてのチップが同じ電圧の信号を送受信すること
が最良であるので、これにより問題が発生する。すべて
のチップに「高」電圧でやりとりさせることが一般的な
やり方である。おそらく、最新のＣＭＯＳ信号では、こ
れが３．３Ｖまたは５．０Ｖのいずれかになるはずであ
る。このため、内部電圧がそれより低いチップではいく
つかの問題が発生する。
が異なるチップ同士が共通バス上で互いにやりとりして
いる場合が多い。たとえば、マイクロプロセッサ市場で
の競争が激しいので、メーカは、可能な限り最高のクロ
ック周波数を達成するためにプロセッサ・チップに最新
のＣＭＯＳ技術を使用する必要性を感じている。しか
し、メモリおよびキャッシュ・コントローラの機能をも
たらすチップは、最も費用効果の高い技術で製作される
場合が多く、一般にその技術はプロセッサ製作技術より
１世代または２世代遅れている。十分確立されたＣＭＯ
Ｓスケーリング原理によれば、電源電圧ＶＤＤは、チッ
プの最小リソグラフィ寸法が小さくなるにつれて低減さ
れる。したがって、５Ｖ技術は、０．３５〜０．５ミク
ロンの最小寸法を有する、より高速の３．３Ｖ ＣＭＯ
Ｓチップにほとんど取って代わられている。次世代のＣ
ＭＯＳ（０．２〜０．２５ミクロン）は２．５ＶのＶＤ
Ｄを使用することになり、それ以降の世代の技術では今
後、電源電圧が２Ｖ以下にスケーリングされることにな
る。すべてのチップが同じ電圧の信号を送受信すること
が最良であるので、これにより問題が発生する。すべて
のチップに「高」電圧でやりとりさせることが一般的な
やり方である。おそらく、最新のＣＭＯＳ信号では、こ
れが３．３Ｖまたは５．０Ｖのいずれかになるはずであ
る。このため、内部電圧がそれより低いチップではいく
つかの問題が発生する。
【０００３】問題の１つは、電圧変換回路の必要性のた
めに遅延とチップ面積が拡大することである。もう１つ
の問題は、変換回路を使用しても、トランジスタの薄い
酸化物層が高い外部電圧から応力を受け、障害限界に非
常に近いところで動作することである。
めに遅延とチップ面積が拡大することである。もう１つ
の問題は、変換回路を使用しても、トランジスタの薄い
酸化物層が高い外部電圧から応力を受け、障害限界に非
常に近いところで動作することである。
【０００４】同様に、内部電圧は異なるが機能は同一ま
たは同様の複数のチップ間の互換性という問題が発生す
る。たとえば、コンピュータ業界では、より低電圧でよ
り高速のシリコン技術にチップを「再マップ」すること
が一般的なやり方である。したがって、内部電圧が３．
３Ｖでゲート長が０．４ミクロンのプロセッサ・チップ
は、内部電圧が２．５Ｖでゲート長が０．２５ミクロン
のより進んだシリコン技術によって作られ、その結果、
動作周波数が上昇し、チップ電力が低下する可能性もあ
る。この場合の問題は、第１のプロセッサは外部レベル
２キャッシュに使用する３．３Ｖ ＳＲＡＭと容易にや
りとりできるが、２．５Ｖのプロセッサではやりとりの
問題が発生し、電圧変換回路の使用が必要になる可能性
がある点である。同様に、ＳＲＡＭはより低い電圧に
「マッピング」される。プロセッサとＳＲＡＭの両方が
２．５Ｖまたは１．８Ｖの内部電圧を有し、３．３Ｖの
外部ＣＭＯＳ信号とやりとりし、その後、回路のコス
ト、電力、遅延が増加することは、ありそうなシナリオ
である。また、外部電圧が高いために回路の信頼性が低
下する可能性もある。
たは同様の複数のチップ間の互換性という問題が発生す
る。たとえば、コンピュータ業界では、より低電圧でよ
り高速のシリコン技術にチップを「再マップ」すること
が一般的なやり方である。したがって、内部電圧が３．
３Ｖでゲート長が０．４ミクロンのプロセッサ・チップ
は、内部電圧が２．５Ｖでゲート長が０．２５ミクロン
のより進んだシリコン技術によって作られ、その結果、
動作周波数が上昇し、チップ電力が低下する可能性もあ
る。この場合の問題は、第１のプロセッサは外部レベル
２キャッシュに使用する３．３Ｖ ＳＲＡＭと容易にや
りとりできるが、２．５Ｖのプロセッサではやりとりの
問題が発生し、電圧変換回路の使用が必要になる可能性
がある点である。同様に、ＳＲＡＭはより低い電圧に
「マッピング」される。プロセッサとＳＲＡＭの両方が
２．５Ｖまたは１．８Ｖの内部電圧を有し、３．３Ｖの
外部ＣＭＯＳ信号とやりとりし、その後、回路のコス
ト、電力、遅延が増加することは、ありそうなシナリオ
である。また、外部電圧が高いために回路の信頼性が低
下する可能性もある。
【０００５】代替案としては、内部電圧より低い電圧で
すべてのチップにやりとりさせる方法がある。Joint El
ectronic Device Engineering Council（ＪＥＤＥＣ）
および米国電子工業会（ＥＩＡ）以前の１．２ＶのＨＳ
ＴＬ（高速トランシーバ論理）規格が一例である。この
方法では、すべてのチップが同じ電圧を有する単純なシ
ステムのために複雑なパッケージ化を行う必要がある。
さらに、この低電圧インタフェースの小さい信号振幅は
高電力チップには小さすぎる可能性がある。すなわち、
２．５Ｖのプロセッサ・チップと１．２Ｖのインタフェ
ースの場合、内部回路とインタフェース回路との結合ノ
イズによって、間違ったデータがシステム・バス上に現
れる恐れがある。
すべてのチップにやりとりさせる方法がある。Joint El
ectronic Device Engineering Council（ＪＥＤＥＣ）
および米国電子工業会（ＥＩＡ）以前の１．２ＶのＨＳ
ＴＬ（高速トランシーバ論理）規格が一例である。この
方法では、すべてのチップが同じ電圧を有する単純なシ
ステムのために複雑なパッケージ化を行う必要がある。
さらに、この低電圧インタフェースの小さい信号振幅は
高電力チップには小さすぎる可能性がある。すなわち、
２．５Ｖのプロセッサ・チップと１．２Ｖのインタフェ
ースの場合、内部回路とインタフェース回路との結合ノ
イズによって、間違ったデータがシステム・バス上に現
れる恐れがある。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、より低電圧のデバイス技術に変更した場合の
ように、いずれかのデバイスの内部電圧の変化を許容す
ることができる１つのバスまたは複数の通信線からなる
共通セットを共用する複数の電子デバイスの配置を提供
することにある。
一目的は、より低電圧のデバイス技術に変更した場合の
ように、いずれかのデバイスの内部電圧の変化を許容す
ることができる１つのバスまたは複数の通信線からなる
共通セットを共用する複数の電子デバイスの配置を提供
することにある。
【０００７】本発明の他の目的は、電源または終端抵抗
器などの複数のサポート・デバイスからなる縮小セット
によってこのフレキシビリティを備えることにある。
器などの複数のサポート・デバイスからなる縮小セット
によってこのフレキシビリティを備えることにある。
【０００８】本発明の他の目的は、バス上でやりとりす
るチップのすべての内部電圧が同一である場合に、従来
の通信レベル、すなわち、ＣＭＯＳ信号通信を保持する
ことにある。
るチップのすべての内部電圧が同一である場合に、従来
の通信レベル、すなわち、ＣＭＯＳ信号通信を保持する
ことにある。
【０００９】本発明の他の目的は、自動的にバス上での
通信電圧の変更に対処することにある。
通信電圧の変更に対処することにある。
【００１０】したがって、本発明の一目的は、バス上に
追加デバイスを配置する場合に望ましいように、デバイ
スの出力インピーダンスの変化を許容することができる
１つのバスまたは複数の通信線からなる共通セットを共
用する複数の電子デバイスの配置を提供することにあ
る。
追加デバイスを配置する場合に望ましいように、デバイ
スの出力インピーダンスの変化を許容することができる
１つのバスまたは複数の通信線からなる共通セットを共
用する複数の電子デバイスの配置を提供することにあ
る。
【００１１】したがって、本発明の一目的は、追加デバ
イスの導入によって、このインピーダンス変化を自動的
に発生させることにある。
イスの導入によって、このインピーダンス変化を自動的
に発生させることにある。
【００１２】本発明の他の目的は、信号遅延を大幅に追
加せずに通信電圧またはドライバ・インピーダンスにお
けるこのフレキシビリティを備えることにある。
加せずに通信電圧またはドライバ・インピーダンスにお
けるこのフレキシビリティを備えることにある。
【００１３】本発明の他の目的は、改善されたシステム
信頼性とともに通信電圧またはドライバ・インピーダン
スにおけるこのフレキシビリティを備えることにある。
信頼性とともに通信電圧またはドライバ・インピーダン
スにおけるこのフレキシビリティを備えることにある。
【００１４】本発明の他の目的は、改善されたシステム
・コストともに通信電圧またはドライバ・インピーダン
スにおけるこのフレキシビリティを備えることにある。
・コストともに通信電圧またはドライバ・インピーダン
スにおけるこのフレキシビリティを備えることにある。
【００１５】本発明の他の目的は、新しい電圧を提供す
るため以外にいかなる変更も必要なくこのフレキシビリ
ティを備えることにある。
るため以外にいかなる変更も必要なくこのフレキシビリ
ティを備えることにある。
【００１６】本発明の他の目的は、通信電圧がバス上の
すべてのデバイスの内部電圧と等しいかまたはそれより
低くなるようにすることにある。
すべてのデバイスの内部電圧と等しいかまたはそれより
低くなるようにすることにある。
【００１７】本発明の他の目的は、通信電圧がバス上の
最低内部電圧と等しくなるようにすることにある。
最低内部電圧と等しくなるようにすることにある。
【００１８】本発明の他の目的は、システム内の信号品
質を改良することにある。
質を改良することにある。
【００１９】
【課題を解決するための手段】本発明は、内部電圧が同
一かまたは異なり、互いにやりとりする複数の電子デバ
イス間の配置を提供するものである。この設計は、ＣＭ
ＯＳ回路に基づく電子システムに特に有用である。本発
明を説明するため、高周波数で０またはある程度の正の
電圧の電圧パルスを送信または受信するように設計され
たオフチップＣＭＯＳドライバおよびレシーバ（ＯＣＤ
またはＯＣＲ）について言及する。また、ｐＦＥＴ（正
の電界効果トランジスタ）およびｎＦＥＴ（負の電界効
果トランジスタ）のデバイスならびに抵抗器を利用す
る。オンチップ・チップ回路の内部電圧（ＶＤＤ）は
３．３ボルトになり、外部電圧または通信電圧（ＯＶＤ
Ｄ）は３．３Ｖ、２．５Ｖ、１．８Ｖのいずれかにな
る。
一かまたは異なり、互いにやりとりする複数の電子デバ
イス間の配置を提供するものである。この設計は、ＣＭ
ＯＳ回路に基づく電子システムに特に有用である。本発
明を説明するため、高周波数で０またはある程度の正の
電圧の電圧パルスを送信または受信するように設計され
たオフチップＣＭＯＳドライバおよびレシーバ（ＯＣＤ
またはＯＣＲ）について言及する。また、ｐＦＥＴ（正
の電界効果トランジスタ）およびｎＦＥＴ（負の電界効
果トランジスタ）のデバイスならびに抵抗器を利用す
る。オンチップ・チップ回路の内部電圧（ＶＤＤ）は
３．３ボルトになり、外部電圧または通信電圧（ＯＶＤ
Ｄ）は３．３Ｖ、２．５Ｖ、１．８Ｖのいずれかにな
る。
【００２０】したがって、ＯＣＤは、従来の大型ｐＦＥ
Ｔプルアップ・デバイス（チップ出力上にドレーンがあ
り、オフチップ電圧レールまたはＯＶＤＤ上にソースが
あるｐＦＥＴ）と大型ｎＦＥＴプルダウン・デバイス
（そのソースがアースに位置し、そのドレーンがチップ
出力上にあるｎＦＥＴ）とに基づき、ＯＶＤＤ＝１．８
ボルトの場合は小型ｎＦＥＴプルアップ・デバイスを使
用する。大型ｐＦＥＴへのゲートまたは入力は、アース
へはゆっくりだがＯＶＤＤへは迅速に駆動するように設
計された３ウェイＮＡＮＤ（３つの入力論理「ＡＮＤ」
回路を反転する）である。大型ｎＦＥＴへのゲートまた
は入力は、ＶＤＤへはゆっくりだがアースへは迅速に駆
動するように設計された３ウェイＮＯＲ（３つの入力論
理「ＯＲ」回路を反転する）である。このような設計で
は、ｎＦＥＴとｐＦＥＴ両方の出力デバイスがともに導
通していることはほとんどないので、デバイスを通って
ＶＤＤからアースに至る電流は最小限になる。ｎＦＥＴ
の出力は、静電放電ダイオード構造（ＥＳＤ）に接触す
るまでは小型の直列抵抗器を有する。この直列抵抗器
は、ドライバ出力インピーダンスを負荷回路のインピー
ダンスのほぼ半分に一致させる働きと、「スパーク」ま
たはＥＳＤ事象中にｎＦＥＴデバイス上で誘導された電
圧を低減する働きをする。大型プルアップ・デバイス
（３．３ＶのｐＦＥＴと１．８ＶのｎＦＥＴ）のターン
オンは、スタック式ゲート・ドライブ・デバイスと基準
電圧との間に抵抗器を使用することによって制御する。
駆動するためにどの電圧を選択するかは、外部で制御す
るか、またはＶＤＤおよびＯＶＤＤレール電圧を直接検
出することによって制御することができる。
Ｔプルアップ・デバイス（チップ出力上にドレーンがあ
り、オフチップ電圧レールまたはＯＶＤＤ上にソースが
あるｐＦＥＴ）と大型ｎＦＥＴプルダウン・デバイス
（そのソースがアースに位置し、そのドレーンがチップ
出力上にあるｎＦＥＴ）とに基づき、ＯＶＤＤ＝１．８
ボルトの場合は小型ｎＦＥＴプルアップ・デバイスを使
用する。大型ｐＦＥＴへのゲートまたは入力は、アース
へはゆっくりだがＯＶＤＤへは迅速に駆動するように設
計された３ウェイＮＡＮＤ（３つの入力論理「ＡＮＤ」
回路を反転する）である。大型ｎＦＥＴへのゲートまた
は入力は、ＶＤＤへはゆっくりだがアースへは迅速に駆
動するように設計された３ウェイＮＯＲ（３つの入力論
理「ＯＲ」回路を反転する）である。このような設計で
は、ｎＦＥＴとｐＦＥＴ両方の出力デバイスがともに導
通していることはほとんどないので、デバイスを通って
ＶＤＤからアースに至る電流は最小限になる。ｎＦＥＴ
の出力は、静電放電ダイオード構造（ＥＳＤ）に接触す
るまでは小型の直列抵抗器を有する。この直列抵抗器
は、ドライバ出力インピーダンスを負荷回路のインピー
ダンスのほぼ半分に一致させる働きと、「スパーク」ま
たはＥＳＤ事象中にｎＦＥＴデバイス上で誘導された電
圧を低減する働きをする。大型プルアップ・デバイス
（３．３ＶのｐＦＥＴと１．８ＶのｎＦＥＴ）のターン
オンは、スタック式ゲート・ドライブ・デバイスと基準
電圧との間に抵抗器を使用することによって制御する。
駆動するためにどの電圧を選択するかは、外部で制御す
るか、またはＶＤＤおよびＯＶＤＤレール電圧を直接検
出することによって制御することができる。
【００２１】大型ｐＦＥＴデバイスとｎＦＥＴデバイス
はどちらも２つの並列デバイスとして配置されている。
２つの並列デバイスの一方は、高インピーダンス出力ド
ライバが必要な場合、たとえば、２つのチップだけがや
りとりしている軽負荷ネットを駆動する場合に使用す
る。より強く低いインピーダンスが必要な場合、たとえ
ば、複数のチップがその上に乗っている高負荷バスを駆
動する場合は、どちらの並列デバイスも駆動される。新
しいユニットを共通ユニット上に挿入したときは、ドラ
イバ・インピーダンスを変更するための構成線（複数も
可）をチップの外部に導き、そのバス上のドライバのイ
ンピーダンスを制御するように使用することができる。
はどちらも２つの並列デバイスとして配置されている。
２つの並列デバイスの一方は、高インピーダンス出力ド
ライバが必要な場合、たとえば、２つのチップだけがや
りとりしている軽負荷ネットを駆動する場合に使用す
る。より強く低いインピーダンスが必要な場合、たとえ
ば、複数のチップがその上に乗っている高負荷バスを駆
動する場合は、どちらの並列デバイスも駆動される。新
しいユニットを共通ユニット上に挿入したときは、ドラ
イバ・インピーダンスを変更するための構成線（複数も
可）をチップの外部に導き、そのバス上のドライバのイ
ンピーダンスを制御するように使用することができる。
【００２２】ＯＣＲは、従来のＣＭＯＳインバータの変
形に基づくものである。レシーバ入力は、ソースがＶＤ
Ｄに接続された小型ｐＦＥＴプルアップのゲートと、ソ
ースがアースに接続された小型ｎＦＥＴプルダウン・デ
バイスのゲートに接続されている。しきい値すなわちイ
ンバータの切替え点は、各デバイスの相対サイズによっ
て決まる。このしきい値を調整するため、各デバイス
は、２つの並列デバイスから構成される。並列デバイス
の一方は必ず存在し、もう一方はＯＶＤＤの値に応じて
含むか除外するかが切り替わる。レシーバへのインバー
タ・ステージは４通りある。最終ステージ・インバータ
によってチップ論理に入る。第３の内部ステージは、チ
ップ入力からのデータまたは内部レジスタからのデータ
を使用して内部チップ論理を駆動できるように、テスト
・データ入力によって多重化（ＭＵＸ）機能を実行する
ために使用する。
形に基づくものである。レシーバ入力は、ソースがＶＤ
Ｄに接続された小型ｐＦＥＴプルアップのゲートと、ソ
ースがアースに接続された小型ｎＦＥＴプルダウン・デ
バイスのゲートに接続されている。しきい値すなわちイ
ンバータの切替え点は、各デバイスの相対サイズによっ
て決まる。このしきい値を調整するため、各デバイス
は、２つの並列デバイスから構成される。並列デバイス
の一方は必ず存在し、もう一方はＯＶＤＤの値に応じて
含むか除外するかが切り替わる。レシーバへのインバー
タ・ステージは４通りある。最終ステージ・インバータ
によってチップ論理に入る。第３の内部ステージは、チ
ップ入力からのデータまたは内部レジスタからのデータ
を使用して内部チップ論理を駆動できるように、テスト
・データ入力によって多重化（ＭＵＸ）機能を実行する
ために使用する。
【００２３】各デバイスは次のように使用する。好まし
い実施例では、内部電圧が同一かまたは異なるチップが
共通バス上で一緒に接続されている。可能な限り最低の
内部電圧は１．８Ｖであり、可能な限り最高の内部電圧
は３．３Ｖである。この技法がこのような選択肢に限定
されないことは明らかなので、今日設計されている高速
電気システムの代表としてこれらの値を使用する。ま
た、その内部電圧が１．８Ｖを上回るデバイスＣＭＯＳ
チップ上では、このスタイル、すなわち、内部電力レー
ル電圧から小電圧（好ましい実施例では１．８Ｖ）まで
電圧が変化するＯＣＲおよびＯＣＤが使用されているも
のと想定する。内部電圧が１．８Ｖであるチップでは、
電圧が変化する必要はなく、内部と外部両方の電力レー
ルおよび回路が同じ１．８Ｖの電源に接続されている。
リンクされたオフチップＯＣＲおよびＯＣＤの通信電圧
（複数も可）は、内部電圧が最低のチップの内部電圧に
等しい。
い実施例では、内部電圧が同一かまたは異なるチップが
共通バス上で一緒に接続されている。可能な限り最低の
内部電圧は１．８Ｖであり、可能な限り最高の内部電圧
は３．３Ｖである。この技法がこのような選択肢に限定
されないことは明らかなので、今日設計されている高速
電気システムの代表としてこれらの値を使用する。ま
た、その内部電圧が１．８Ｖを上回るデバイスＣＭＯＳ
チップ上では、このスタイル、すなわち、内部電力レー
ル電圧から小電圧（好ましい実施例では１．８Ｖ）まで
電圧が変化するＯＣＲおよびＯＣＤが使用されているも
のと想定する。内部電圧が１．８Ｖであるチップでは、
電圧が変化する必要はなく、内部と外部両方の電力レー
ルおよび回路が同じ１．８Ｖの電源に接続されている。
リンクされたオフチップＯＣＲおよびＯＣＤの通信電圧
（複数も可）は、内部電圧が最低のチップの内部電圧に
等しい。
【００２４】データ処理機器で使用するための３．３Ｖ
の０．５ミクロン最小ゲート寸法ＣＭＯＳメモリ・コン
トローラには、図示のＯＣＲおよびＯＣＤ設計が取り入
れられている。
の０．５ミクロン最小ゲート寸法ＣＭＯＳメモリ・コン
トローラには、図示のＯＣＲおよびＯＣＤ設計が取り入
れられている。
【００２５】
【発明の実施の形態】以下に説明するドライバおよびレ
シーバ回路は、図１が示す状況で使用するのに好ましい
ものである。この場合の３つのチップ１０１、１０２、
１０３は、それぞれ内部電圧ＶＤＤ１、ＶＤＤ２、ＶＤ
Ｄ３によって動作する。ＣＭＯＳチップとＣＭＯＳオフ
チップ・ドライバおよびレシーバに関して本発明を説明
するが、この設計原理は他のシステムおよび技術にも有
効である。すべてのチップは第２の外部電圧ＯＶＤＤで
データの送受信を行う。したがって、すべてのチップに
共通の信号は、図示の通り、共通の外部電圧ＯＶＤＤで
やりとりされる。この電圧は、外部電圧または通信電圧
ＯＶＤＤが共通バス上のすべてのチップの内部電圧の最
小値と等しいという意味で可変である。したがって、図
１では、内部電圧が最低のチップ、すなわち、チップ１
０３は内部電圧と外部電圧が同じである。
シーバ回路は、図１が示す状況で使用するのに好ましい
ものである。この場合の３つのチップ１０１、１０２、
１０３は、それぞれ内部電圧ＶＤＤ１、ＶＤＤ２、ＶＤ
Ｄ３によって動作する。ＣＭＯＳチップとＣＭＯＳオフ
チップ・ドライバおよびレシーバに関して本発明を説明
するが、この設計原理は他のシステムおよび技術にも有
効である。すべてのチップは第２の外部電圧ＯＶＤＤで
データの送受信を行う。したがって、すべてのチップに
共通の信号は、図示の通り、共通の外部電圧ＯＶＤＤで
やりとりされる。この電圧は、外部電圧または通信電圧
ＯＶＤＤが共通バス上のすべてのチップの内部電圧の最
小値と等しいという意味で可変である。したがって、図
１では、内部電圧が最低のチップ、すなわち、チップ１
０３は内部電圧と外部電圧が同じである。
【００２６】どのチップもその内部電圧を上回る電圧を
駆動したり受け取る必要がない。このため、チップ面積
と遅延の点で電圧変換回路のオーバヘッドのほとんどが
除去され、過電圧信頼性の懸念が除去される。さらに、
最低電圧チップは、その内部電圧で電圧を駆動し受け取
ることができ、電圧変換回路を一切持たず、内部および
外部電力レールはわずか１組だけである。一般に最低電
圧チップは最高電力で最高速かつ最も高価なチップ（こ
れが最新コンピュータ・システムである場合はプロセッ
サ・チップ）なので、複雑さが最低で信頼性が最も高く
最高速であることを必要とするチップはそのように実行
することができる。通信電圧はディジタル・レベル（信
号ピン）で設定することができ、必要であれば、外部電
力レールの電圧をサンプリングすることによって、チッ
プ上で内部で生成することができる。図１では、制御信
号ＶＭ１およびＶＭ２は、ネット１０４および１０５と
してまとめてバス化された状態で示す。これらと同じ信
号は、図３のドライバ設計と図２２および図２４のレシ
ーバ設計にも示す。また、これらの信号は、各チップ上
で内部で導出することもできる。たとえば、チップ１０
１上のＶＤＤ１が３．３Ｖである場合、図２１に示す回
路を使用して、これらの制御信号をＶＤＤ１およびＯＶ
ＤＤ上の電圧から直接生成できるはずである。
駆動したり受け取る必要がない。このため、チップ面積
と遅延の点で電圧変換回路のオーバヘッドのほとんどが
除去され、過電圧信頼性の懸念が除去される。さらに、
最低電圧チップは、その内部電圧で電圧を駆動し受け取
ることができ、電圧変換回路を一切持たず、内部および
外部電力レールはわずか１組だけである。一般に最低電
圧チップは最高電力で最高速かつ最も高価なチップ（こ
れが最新コンピュータ・システムである場合はプロセッ
サ・チップ）なので、複雑さが最低で信頼性が最も高く
最高速であることを必要とするチップはそのように実行
することができる。通信電圧はディジタル・レベル（信
号ピン）で設定することができ、必要であれば、外部電
力レールの電圧をサンプリングすることによって、チッ
プ上で内部で生成することができる。図１では、制御信
号ＶＭ１およびＶＭ２は、ネット１０４および１０５と
してまとめてバス化された状態で示す。これらと同じ信
号は、図３のドライバ設計と図２２および図２４のレシ
ーバ設計にも示す。また、これらの信号は、各チップ上
で内部で導出することもできる。たとえば、チップ１０
１上のＶＤＤ１が３．３Ｖである場合、図２１に示す回
路を使用して、これらの制御信号をＶＤＤ１およびＯＶ
ＤＤ上の電圧から直接生成できるはずである。
【００２７】変化するドライバ負荷によってシステムを
サポートするために、可変インピーダンスまたは駆動強
度のドライバを備えることが望ましい。これについては
図２に示すが、同図ではコントローラ・チップ２０１が
メモリ・バスを駆動している。このバスは２つの回路カ
ード・コネクタ２０２および２０３に接続している。１
つのカード・スロット２０２は、必ず１つの回路カー
ド、この場合はメモリ・カード２０５を含む。スロット
２またはコネクタ２０３に同様のメモリ・カードが配置
されている場合、アースに結合されている信号ピン２０
６は、スロット２のコネクタ・ピン２０７に接触し大型
抵抗器によりハイすなわちＯＶＤＤに引き上げられる。
その結果、コントローラ・チップ２０１の信号ピン２０
８に接続している制御線ＸＭ２は、両方のスロットが充
填されたときに０になる、すなわち、アースに接続され
る。この制御線は、スロット１だけが充填されたときに
値１になる、すなわち、ＯＶＤＤに接続される。このイ
ンピーダンス制御線ＸＭ２すなわち信号２０８は、図３
のドライバ概略図および図４ないし図１２の詳細ドライ
バ概略図にも見られ、それにより、ＣＭＯＳ出力ドライ
バ・インピーダンスが４２オームの公称インピーダンス
（高インピーダンス）から２５オームの公称インピーダ
ンス（低インピーダンス）に変化する。
サポートするために、可変インピーダンスまたは駆動強
度のドライバを備えることが望ましい。これについては
図２に示すが、同図ではコントローラ・チップ２０１が
メモリ・バスを駆動している。このバスは２つの回路カ
ード・コネクタ２０２および２０３に接続している。１
つのカード・スロット２０２は、必ず１つの回路カー
ド、この場合はメモリ・カード２０５を含む。スロット
２またはコネクタ２０３に同様のメモリ・カードが配置
されている場合、アースに結合されている信号ピン２０
６は、スロット２のコネクタ・ピン２０７に接触し大型
抵抗器によりハイすなわちＯＶＤＤに引き上げられる。
その結果、コントローラ・チップ２０１の信号ピン２０
８に接続している制御線ＸＭ２は、両方のスロットが充
填されたときに０になる、すなわち、アースに接続され
る。この制御線は、スロット１だけが充填されたときに
値１になる、すなわち、ＯＶＤＤに接続される。このイ
ンピーダンス制御線ＸＭ２すなわち信号２０８は、図３
のドライバ概略図および図４ないし図１２の詳細ドライ
バ概略図にも見られ、それにより、ＣＭＯＳ出力ドライ
バ・インピーダンスが４２オームの公称インピーダンス
（高インピーダンス）から２５オームの公称インピーダ
ンス（低インピーダンス）に変化する。
【００２８】ドライバは、図３の概略図に示すように出
力デバイスに接続された論理およびプレドライブ回路か
ら構成される。図４ないし図１２はドライバ設計のより
詳細な概略図であり、図３の同一ドライバ設計の実施態
様の詳細を示すため、図４ないし図１２ではすべての論
理およびプレドライブ回路が拡大されている。
力デバイスに接続された論理およびプレドライブ回路か
ら構成される。図４ないし図１２はドライバ設計のより
詳細な概略図であり、図３の同一ドライバ設計の実施態
様の詳細を示すため、図４ないし図１２ではすべての論
理およびプレドライブ回路が拡大されている。
【００２９】ドライバは、高出力インピーダンス・モー
ドと低出力インピーダンス・モードの両方で動作する。
各モードでは、０〜１．８Ｖ、０〜２．５Ｖ、０〜３．
３Ｖの出力レベルを駆動することができる。ドライバ
は、チップ・コア電源ＶＤＤと出力電源ＯＶＤＤに接続
されているが、ともに共通アース接続を共用している。
ドと低出力インピーダンス・モードの両方で動作する。
各モードでは、０〜１．８Ｖ、０〜２．５Ｖ、０〜３．
３Ｖの出力レベルを駆動することができる。ドライバ
は、チップ・コア電源ＶＤＤと出力電源ＯＶＤＤに接続
されているが、ともに共通アース接続を共用している。
【００３０】ドライバの出力ステージは、通常のＣＭＯ
Ｓ構成で接続されたｎＦＥＴデバイスとｐＦＥＴデバイ
スの２つのスタックから構成され、ｐＦＥＴはプルアッ
プとして使用し、ｎＦＥＴはプルダウンとして使用して
いる。さらに、各インピーダンス・モードが１．８Ｖの
場合に追加の電流駆動機能をもたらすように、並列ｎＦ
ＥＴプルアップ・デバイスを使用する。
Ｓ構成で接続されたｎＦＥＴデバイスとｐＦＥＴデバイ
スの２つのスタックから構成され、ｐＦＥＴはプルアッ
プとして使用し、ｎＦＥＴはプルダウンとして使用して
いる。さらに、各インピーダンス・モードが１．８Ｖの
場合に追加の電流駆動機能をもたらすように、並列ｎＦ
ＥＴプルアップ・デバイスを使用する。
【００３１】３．３Ｖの出力レベルでの基本ドライバ動
作の場合、デバイス２と４が高インピーダンス・モード
用のＣＭＯＳ出力ステージを形成し、デバイス２、２
Ａ、および４、４Ａの並列の組合せが低インピーダンス
・モード用のＣＭＯＳ出力ステージを形成する。デバイ
ス４と直列の抵抗器９およびデバイス４Ａと直列の抵抗
器９Ａは、それぞれ高インピーダンス・モードと低イン
ピーダンス・モードでのプルダウン中に出力インピーダ
ンスを調整するために使用する。３．３Ｖの信号を駆動
する場合、プレドライブ論理は出力デバイス６、６Ａ、
８、８Ａを選択しない。ドライバの出力２１は、チップ
基板（図示せず）に接続されている。最終ステージ・イ
ンバータの出力は、相互接続部２０が示すようにまとめ
て接続されている。
作の場合、デバイス２と４が高インピーダンス・モード
用のＣＭＯＳ出力ステージを形成し、デバイス２、２
Ａ、および４、４Ａの並列の組合せが低インピーダンス
・モード用のＣＭＯＳ出力ステージを形成する。デバイ
ス４と直列の抵抗器９およびデバイス４Ａと直列の抵抗
器９Ａは、それぞれ高インピーダンス・モードと低イン
ピーダンス・モードでのプルダウン中に出力インピーダ
ンスを調整するために使用する。３．３Ｖの信号を駆動
する場合、プレドライブ論理は出力デバイス６、６Ａ、
８、８Ａを選択しない。ドライバの出力２１は、チップ
基板（図示せず）に接続されている。最終ステージ・イ
ンバータの出力は、相互接続部２０が示すようにまとめ
て接続されている。
【００３２】２．５Ｖの出力レベルでのドライバ動作の
場合、ＮＡＮＤゲート５のプレドライブ論理は、上記の
ようにデバイス２および４に加え、追加のｐＦＥＴプル
アップ・デバイス６を選択する。同様に、低インピーダ
ンス・モードの場合、ＮＡＮＤゲート５Ａは、上記のよ
うにデバイス２、２Ａ、４、４Ａ、６に加え、追加のｐ
ＦＥＴプルアップ・デバイス６Ａを選択する。２．５ボ
ルトの信号を駆動する場合、プレドライブ論理は出力デ
バイス８および８Ａを選択しない。
場合、ＮＡＮＤゲート５のプレドライブ論理は、上記の
ようにデバイス２および４に加え、追加のｐＦＥＴプル
アップ・デバイス６を選択する。同様に、低インピーダ
ンス・モードの場合、ＮＡＮＤゲート５Ａは、上記のよ
うにデバイス２、２Ａ、４、４Ａ、６に加え、追加のｐ
ＦＥＴプルアップ・デバイス６Ａを選択する。２．５ボ
ルトの信号を駆動する場合、プレドライブ論理は出力デ
バイス８および８Ａを選択しない。
【００３３】１．８Ｖの出力レベルでのドライバ動作の
場合、ＮＯＲゲート７のプレドライブ論理は、上記のよ
うにデバイス２、４、６に加え、追加のｎＦＥＴプルア
ップ・デバイス８を選択する。同様に、低インピーダン
ス・モードの場合、ＮＯＲゲート７Ａは、上記のように
デバイス２、２Ａ、４、４Ａ、６、６Ａ、８に加え、追
加のｎＦＥＴプルアップ・デバイス８Ａを選択する。デ
バイス８と直列の抵抗器１０およびデバイス８Ａと直列
の抵抗器１０Ａは、それぞれ高インピーダンス・モード
と低インピーダンス・モードでのプルアップ中に出力イ
ンピーダンスを調整するために使用する。１．８Ｖの信
号を駆動する場合、プレドライブ論理はすべての出力デ
バイスを選択する。
場合、ＮＯＲゲート７のプレドライブ論理は、上記のよ
うにデバイス２、４、６に加え、追加のｎＦＥＴプルア
ップ・デバイス８を選択する。同様に、低インピーダン
ス・モードの場合、ＮＯＲゲート７Ａは、上記のように
デバイス２、２Ａ、４、４Ａ、６、６Ａ、８に加え、追
加のｎＦＥＴプルアップ・デバイス８Ａを選択する。デ
バイス８と直列の抵抗器１０およびデバイス８Ａと直列
の抵抗器１０Ａは、それぞれ高インピーダンス・モード
と低インピーダンス・モードでのプルアップ中に出力イ
ンピーダンスを調整するために使用する。１．８Ｖの信
号を駆動する場合、プレドライブ論理はすべての出力デ
バイスを選択する。
【００３４】低インピーダンス・モードと高インピーダ
ンス・モードの両方に必要なドライバ出力インピーダン
スは、出力デバイスの幅（デバイス２、２Ａ、４、４
Ａ、６、６Ａ、８、８Ａ）を選択し、抵抗９、９Ａ、１
０、１０Ａの値を選択することによって調整することが
できる。これらの抵抗器はいずれもｎＦＥＴ出力デバイ
スと直列であり、追加の静電放電（ＥＳＤ）保護をもた
らすものである。抵抗器１１は、ドライバ回路出力ノー
ドをチップ出力パッドに接続するオンチップ金属線の直
列抵抗を表し、それがドライバの出力インピーダンスの
一因になっているので許容範囲内で制御される。
ンス・モードの両方に必要なドライバ出力インピーダン
スは、出力デバイスの幅（デバイス２、２Ａ、４、４
Ａ、６、６Ａ、８、８Ａ）を選択し、抵抗９、９Ａ、１
０、１０Ａの値を選択することによって調整することが
できる。これらの抵抗器はいずれもｎＦＥＴ出力デバイ
スと直列であり、追加の静電放電（ＥＳＤ）保護をもた
らすものである。抵抗器１１は、ドライバ回路出力ノー
ドをチップ出力パッドに接続するオンチップ金属線の直
列抵抗を表し、それがドライバの出力インピーダンスの
一因になっているので許容範囲内で制御される。
【００３５】ドライバ用の制御信号は、信号Ｅ０、Ｅ
１、ＶＭ１、ＶＭ２、ＸＭ２によって供給される。Ｅ０
およびＥ１はイネーブル信号である。ＶＭ１およびＶＭ
２は、後述するように動作信号の電圧範囲を選択するた
めに使用する。ＸＭ２は、ドライバの出力インピーダン
スを選択するために使用する。ドライバ用のデータ入力
はＡ０であり、ドライバの出力はノードＳＢＣから取ら
れる。また、図３には、出力からＯＶＤＤおよびアース
にそれぞれ接続されたＥＳＤ保護ダイオード１２および
１３も示されている。
１、ＶＭ１、ＶＭ２、ＸＭ２によって供給される。Ｅ０
およびＥ１はイネーブル信号である。ＶＭ１およびＶＭ
２は、後述するように動作信号の電圧範囲を選択するた
めに使用する。ＸＭ２は、ドライバの出力インピーダン
スを選択するために使用する。ドライバ用のデータ入力
はＡ０であり、ドライバの出力はノードＳＢＣから取ら
れる。また、図３には、出力からＯＶＤＤおよびアース
にそれぞれ接続されたＥＳＤ保護ダイオード１２および
１３も示されている。
【００３６】プレドライブ回路は、それぞれの出力プル
アップまたはプルダウン・デバイスのゲートに対して必
要な駆動信号を生成する。また、プレドライブ論理は、
所与の出力電圧モードまたはインピーダンス・レベルの
場合にどの出力デバイスを駆動すべきかを選択するため
に制御信号を使用する。プレドライブ回路は、低から高
への遷移中にｐＦＥＴ出力デバイスをオンにする前にｎ
ＦＥＴ出力デバイスが迅速にオフになるように設計しな
ければならない。プルアップ・デバイスとプルダウン・
デバイスの両方が同時にオンになる場合、これらのデバ
イスはＯＶＤＤからアースにシュートスルー電流を直接
流し、アースが過剰電力を放散するはずであり、信頼性
の懸念が提起される可能性がある。これとは逆に、高か
ら低への遷移中、プレドライブ回路は、シュートスルー
電流を回避するためにｎＦＥＴ出力デバイスをオンにす
る前にｐＦＥＴ出力デバイスをオフにしなければならな
い。このような好ましくない条件は、図１３ないし図１
６に示すようにプレドライブ論理の適切な設計によって
回避される。出力ｎＦＥＴデバイスはすべてＮＯＲゲー
トによって駆動されるので、これらのデバイスは、並列
のデバイス（高速）によってオフになり、直列のデバイ
ス（低速）によってオンになる。出力ｐＦＥＴデバイス
の場合は、プレドライブ回路はすべてＮＡＮＤゲートで
あるので、これらのデバイスは、やはり並列のデバイス
（高速）によってオフになり、直列のデバイス（低速）
によってオンになる。このようなＮＡＮＤおよびＮＯＲ
ゲートからなるプルアップおよびプルダウン経路内でほ
ぼ等しいデバイス幅を選択することにより、上記の適切
な順序の制約が満足され、シュートスルー電流が回避さ
れる。さらに、プレドライブ・トランジスタのサイズ
は、切替え電流の許容限界ｄｉ／ｄｔを超えずにブロッ
ク遅延が最小になるように選択される。
アップまたはプルダウン・デバイスのゲートに対して必
要な駆動信号を生成する。また、プレドライブ論理は、
所与の出力電圧モードまたはインピーダンス・レベルの
場合にどの出力デバイスを駆動すべきかを選択するため
に制御信号を使用する。プレドライブ回路は、低から高
への遷移中にｐＦＥＴ出力デバイスをオンにする前にｎ
ＦＥＴ出力デバイスが迅速にオフになるように設計しな
ければならない。プルアップ・デバイスとプルダウン・
デバイスの両方が同時にオンになる場合、これらのデバ
イスはＯＶＤＤからアースにシュートスルー電流を直接
流し、アースが過剰電力を放散するはずであり、信頼性
の懸念が提起される可能性がある。これとは逆に、高か
ら低への遷移中、プレドライブ回路は、シュートスルー
電流を回避するためにｎＦＥＴ出力デバイスをオンにす
る前にｐＦＥＴ出力デバイスをオフにしなければならな
い。このような好ましくない条件は、図１３ないし図１
６に示すようにプレドライブ論理の適切な設計によって
回避される。出力ｎＦＥＴデバイスはすべてＮＯＲゲー
トによって駆動されるので、これらのデバイスは、並列
のデバイス（高速）によってオフになり、直列のデバイ
ス（低速）によってオンになる。出力ｐＦＥＴデバイス
の場合は、プレドライブ回路はすべてＮＡＮＤゲートで
あるので、これらのデバイスは、やはり並列のデバイス
（高速）によってオフになり、直列のデバイス（低速）
によってオンになる。このようなＮＡＮＤおよびＮＯＲ
ゲートからなるプルアップおよびプルダウン経路内でほ
ぼ等しいデバイス幅を選択することにより、上記の適切
な順序の制約が満足され、シュートスルー電流が回避さ
れる。さらに、プレドライブ・トランジスタのサイズ
は、切替え電流の許容限界ｄｉ／ｄｔを超えずにブロッ
ク遅延が最小になるように選択される。
【００３７】図１３ないし図１６に示すようにＯＶＤＤ
からプレドライブＮＡＮＤに電力供給することにより、
ＯＶＤＤが変化したときの出力ｐＦＥＴのターンオンお
よびターンオフについて適切な順序が維持される。しか
し、出力ｎＦＥＴをオンにする際の過剰遅延を回避する
ため、ＶＤＤからプレドライブＮＯＲゲートに直接電力
供給することが必要である。これにより、３．３ＶのＯ
ＶＤＤで動作する場合、ｎＦＥＴのターンオンの方がか
なり高速になるという点で潜在的な問題が提起される。
これは、シュートスルー問題に至る可能性がある。この
問題は、図３のＮＯＲ回路３および３Ａの修正によって
回避される。３．３ＶのプレドライブＮＯＲ回路３の詳
細概略図を図１３および図１４に示す。ＮＯＲの直列ｐ
ＦＥＴのスタックは、デバイスＱ１０３、Ｑ１０６、Ｑ
１０５およびＱ１０７、Ｑ１０４、Ｑ１０２として示さ
れた並列の２つのスタックに分割される。Ｑ１０３、Ｑ
１０６、Ｑ１０５デバイスは、１．８Ｖモードの場合の
み、アクティブになる。これらのデバイスをイネーブル
にするための論理は、図１３および図１４に示すデバイ
スＱ２４７、Ｑ２４８、Ｑ２４５、Ｑ２４６から構成さ
れるＮＡＮＤゲートによって生成される。また、デバイ
ス幅は、２．５Ｖモードと３．３Ｖモードでの超高速タ
ーンオン問題と潜在的なシュートスルー問題を防止し、
１．８Ｖモードで許容遅延を達成するように選択され
る。
からプレドライブＮＡＮＤに電力供給することにより、
ＯＶＤＤが変化したときの出力ｐＦＥＴのターンオンお
よびターンオフについて適切な順序が維持される。しか
し、出力ｎＦＥＴをオンにする際の過剰遅延を回避する
ため、ＶＤＤからプレドライブＮＯＲゲートに直接電力
供給することが必要である。これにより、３．３ＶのＯ
ＶＤＤで動作する場合、ｎＦＥＴのターンオンの方がか
なり高速になるという点で潜在的な問題が提起される。
これは、シュートスルー問題に至る可能性がある。この
問題は、図３のＮＯＲ回路３および３Ａの修正によって
回避される。３．３ＶのプレドライブＮＯＲ回路３の詳
細概略図を図１３および図１４に示す。ＮＯＲの直列ｐ
ＦＥＴのスタックは、デバイスＱ１０３、Ｑ１０６、Ｑ
１０５およびＱ１０７、Ｑ１０４、Ｑ１０２として示さ
れた並列の２つのスタックに分割される。Ｑ１０３、Ｑ
１０６、Ｑ１０５デバイスは、１．８Ｖモードの場合の
み、アクティブになる。これらのデバイスをイネーブル
にするための論理は、図１３および図１４に示すデバイ
スＱ２４７、Ｑ２４８、Ｑ２４５、Ｑ２４６から構成さ
れるＮＡＮＤゲートによって生成される。また、デバイ
ス幅は、２．５Ｖモードと３．３Ｖモードでの超高速タ
ーンオン問題と潜在的なシュートスルー問題を防止し、
１．８Ｖモードで許容遅延を達成するように選択され
る。
【００３８】高インピーダンス・モードで３．３Ｖの出
力レベルでの基本ドライバ動作の場合、プルアップ・プ
レドライブは、入力Ａ０、Ｅ０、Ｅ１によってＮＡＮＤ
ゲート１から得られる。したがって、データＡ０が駆動
されるようにするには、Ｅ０信号とＥ１信号の両方がア
クティブ（ハイ）になっていなければならない。同様
に、プルダウン・プレドライブは、入力Ａ０、Ｅ０＿、
Ｅ１＿によってＮＯＲゲート３から得られ、この場合も
データＡ０が駆動されるようにするには、Ｅ０信号とＥ
１信号の両方がアクティブ（ハイ）になっていなければ
ならない。低インピーダンス・モードで３．３Ｖの出力
レベルでのドライバ動作の場合、追加のプルアップ・プ
レドライブは、入力Ａ０、Ｅ０、Ｅ１．ＸＭ２によって
ＮＡＮＤゲート１Ａから得られる。したがって、データ
Ａ０がデバイスＡ１によって駆動されるようにするに
は、Ｅ０およびＥ１に加え、信号ＸＭ２もアクティブ
（ハイ）になっていなければならない。同様に、追加の
プルダウン・プレドライブは、入力Ａ０、Ｅ０＿、（Ｅ
１．ＸＭ２）＿によってＮＯＲゲート３Ａから得られ、
この場合もデータＡ０がデバイス４Ａによって駆動され
るようにするには、Ｅ０、Ｅ１、ＸＭ２の各信号がアク
ティブ（ハイ）になっていなければならない。
力レベルでの基本ドライバ動作の場合、プルアップ・プ
レドライブは、入力Ａ０、Ｅ０、Ｅ１によってＮＡＮＤ
ゲート１から得られる。したがって、データＡ０が駆動
されるようにするには、Ｅ０信号とＥ１信号の両方がア
クティブ（ハイ）になっていなければならない。同様
に、プルダウン・プレドライブは、入力Ａ０、Ｅ０＿、
Ｅ１＿によってＮＯＲゲート３から得られ、この場合も
データＡ０が駆動されるようにするには、Ｅ０信号とＥ
１信号の両方がアクティブ（ハイ）になっていなければ
ならない。低インピーダンス・モードで３．３Ｖの出力
レベルでのドライバ動作の場合、追加のプルアップ・プ
レドライブは、入力Ａ０、Ｅ０、Ｅ１．ＸＭ２によって
ＮＡＮＤゲート１Ａから得られる。したがって、データ
Ａ０がデバイスＡ１によって駆動されるようにするに
は、Ｅ０およびＥ１に加え、信号ＸＭ２もアクティブ
（ハイ）になっていなければならない。同様に、追加の
プルダウン・プレドライブは、入力Ａ０、Ｅ０＿、（Ｅ
１．ＸＭ２）＿によってＮＯＲゲート３Ａから得られ、
この場合もデータＡ０がデバイス４Ａによって駆動され
るようにするには、Ｅ０、Ｅ１、ＸＭ２の各信号がアク
ティブ（ハイ）になっていなければならない。
【００３９】高インピーダンス・モードで２．５Ｖの出
力レベルでのドライバ動作の場合、追加のプルアップ・
プレドライブは、入力Ａ０、Ｅ０、Ｅ１．ＶＭ２によっ
てＮＡＮＤゲート５から得られる。したがって、データ
Ａ０がデバイス６によって駆動されるようにするには、
Ｅ０およびＥ１に加え、信号ＶＭ２もアクティブ（ハ
イ）になっていなければならない。同様に、低インピー
ダンス・モードの場合、追加のプルアップ・プレドライ
ブは、入力Ａ０、Ｅ０、Ｅ１．ＶＭ２．ＸＭ２によって
ＮＡＮＤゲート５Ａから得られる。したがって、データ
Ａ０がデバイス６Ａによって駆動されるようにするに
は、Ｅ０、Ｅ１、ＶＭ２、ＸＭ２の各信号がアクティブ
（ハイ）になっていなければならない。
力レベルでのドライバ動作の場合、追加のプルアップ・
プレドライブは、入力Ａ０、Ｅ０、Ｅ１．ＶＭ２によっ
てＮＡＮＤゲート５から得られる。したがって、データ
Ａ０がデバイス６によって駆動されるようにするには、
Ｅ０およびＥ１に加え、信号ＶＭ２もアクティブ（ハ
イ）になっていなければならない。同様に、低インピー
ダンス・モードの場合、追加のプルアップ・プレドライ
ブは、入力Ａ０、Ｅ０、Ｅ１．ＶＭ２．ＸＭ２によって
ＮＡＮＤゲート５Ａから得られる。したがって、データ
Ａ０がデバイス６Ａによって駆動されるようにするに
は、Ｅ０、Ｅ１、ＶＭ２、ＸＭ２の各信号がアクティブ
（ハイ）になっていなければならない。
【００４０】高インピーダンス・モードで１．８Ｖの出
力レベルでのドライバ動作の場合、追加のプルアップ・
プレドライブは、入力Ａ０、Ｅ０＿、（Ｅ１．ＶＭ１）
＿によってＮＯＲゲート７から得られる。したがって、
データＡ０がデバイス８によって駆動されるようにする
には、Ｅ０およびＥ１に加え、信号ＶＭ１もアクティブ
（ハイ）になっていなければならない。同様に、低イン
ピーダンス・モードの場合、追加のプルアップ・プレド
ライブは、入力Ａ０、Ｅ０、（Ｅ１．ＶＭ１．ＸＭ２）
＿によってＮＡＮＤゲート７Ａから得られる。したがっ
て、データＡ０がデバイス８Ａによって駆動されるよう
にするには、Ｅ０、Ｅ１、ＶＭ１、ＸＭ２の各信号がア
クティブ（ハイ）になっていなければならない。
力レベルでのドライバ動作の場合、追加のプルアップ・
プレドライブは、入力Ａ０、Ｅ０＿、（Ｅ１．ＶＭ１）
＿によってＮＯＲゲート７から得られる。したがって、
データＡ０がデバイス８によって駆動されるようにする
には、Ｅ０およびＥ１に加え、信号ＶＭ１もアクティブ
（ハイ）になっていなければならない。同様に、低イン
ピーダンス・モードの場合、追加のプルアップ・プレド
ライブは、入力Ａ０、Ｅ０、（Ｅ１．ＶＭ１．ＸＭ２）
＿によってＮＡＮＤゲート７Ａから得られる。したがっ
て、データＡ０がデバイス８Ａによって駆動されるよう
にするには、Ｅ０、Ｅ１、ＶＭ１、ＸＭ２の各信号がア
クティブ（ハイ）になっていなければならない。
【００４１】ただし、上記のいずれの場合でも、ドライ
バが非反転設計になるように、プレドライブ・ステージ
での反転と出力ステージでの追加の反転が行われること
に留意されたい。
バが非反転設計になるように、プレドライブ・ステージ
での反転と出力ステージでの追加の反転が行われること
に留意されたい。
【００４２】本明細書全体にわたって、上記の回路の数
値シミュレーションの結果を参照する。このシミュレー
ションは、０．２５ミクロンの有効ゲート長（Ｌｅｆ
ｆ）ＣＭＯＳ技術と３．３Ｖの公称電圧とに基づくモデ
ルを使って行われたものである。回路遅延、インピーダ
ンス、電流などはＣＭＯＳの寸法、回路の温度、動作電
圧の関数なので、これらのパラメータを変化させた。以
下の説明では、公称の最悪ケースの高速条件とより悪い
ケースの低速条件について言及する。公称条件とは、公
称ＣＭＯＳ微細形状サイズ、温度５０Ｃ、公称電圧であ
る。より悪いケースの高速条件とは、公称サイズより標
準偏差３つ分小さいＣＭＯＳ微細形状サイズ、温度９０
Ｃ、公称電圧より＋５％の電圧である。より悪いケース
の低速条件とは、公称サイズより標準偏差３つ分大きい
ＣＭＯＳ微細形状サイズ、温度１０Ｃ、公称電圧より−
５％の電圧である。
値シミュレーションの結果を参照する。このシミュレー
ションは、０．２５ミクロンの有効ゲート長（Ｌｅｆ
ｆ）ＣＭＯＳ技術と３．３Ｖの公称電圧とに基づくモデ
ルを使って行われたものである。回路遅延、インピーダ
ンス、電流などはＣＭＯＳの寸法、回路の温度、動作電
圧の関数なので、これらのパラメータを変化させた。以
下の説明では、公称の最悪ケースの高速条件とより悪い
ケースの低速条件について言及する。公称条件とは、公
称ＣＭＯＳ微細形状サイズ、温度５０Ｃ、公称電圧であ
る。より悪いケースの高速条件とは、公称サイズより標
準偏差３つ分小さいＣＭＯＳ微細形状サイズ、温度９０
Ｃ、公称電圧より＋５％の電圧である。より悪いケース
の低速条件とは、公称サイズより標準偏差３つ分大きい
ＣＭＯＳ微細形状サイズ、温度１０Ｃ、公称電圧より−
５％の電圧である。
【００４３】図１７は、３通りの出力電圧範囲の場合に
低インピーダンス・モード（２５オーム）で動作し１０
ｐＦのテスト負荷に入るドライバ出力での電圧波形のシ
ミュレーションを示している。このシミュレーション
は、図１７に示すように最大ブロック遅延を決定するた
めに最悪ケースの低速条件下で０．２５ミクロンの有効
ゲート長（Ｌｅｆｆ）ＣＭＯＳ技術に基づくモデルを使
って行われたものである。
低インピーダンス・モード（２５オーム）で動作し１０
ｐＦのテスト負荷に入るドライバ出力での電圧波形のシ
ミュレーションを示している。このシミュレーション
は、図１７に示すように最大ブロック遅延を決定するた
めに最悪ケースの低速条件下で０．２５ミクロンの有効
ゲート長（Ｌｅｆｆ）ＣＭＯＳ技術に基づくモデルを使
って行われたものである。
【００４４】図１８は、上記と同じＣＭＯＳ技術を使用
する公称条件の場合に低インピーダンス・モード（２５
オーム）で動作し２６オームの伝送線に入るドライバ出
力での電圧波形のシミュレーションを示している。これ
らの波形は、公称条件下ではすべての出力電圧レベルで
ドライバ出力インピーダンスが約２５オームになること
を示している。
する公称条件の場合に低インピーダンス・モード（２５
オーム）で動作し２６オームの伝送線に入るドライバ出
力での電圧波形のシミュレーションを示している。これ
らの波形は、公称条件下ではすべての出力電圧レベルで
ドライバ出力インピーダンスが約２５オームになること
を示している。
【００４５】図１９は、図１７に関して前述したものと
同じ最悪ケースの低速条件の場合に低インピーダンス・
モード（２５オーム）で動作し３０オームの伝送線に入
るドライバ出力での電圧波形のシミュレーションを示し
ている。これらの波形は、最悪ケースの低速条件下では
すべての出力電圧レベルでドライバ出力インピーダンス
がその公称値２５オームから約３０オームまで上昇した
ことを示している。
同じ最悪ケースの低速条件の場合に低インピーダンス・
モード（２５オーム）で動作し３０オームの伝送線に入
るドライバ出力での電圧波形のシミュレーションを示し
ている。これらの波形は、最悪ケースの低速条件下では
すべての出力電圧レベルでドライバ出力インピーダンス
がその公称値２５オームから約３０オームまで上昇した
ことを示している。
【００４６】図２０は、上記と同じＣＭＯＳ技術を使用
する推定最悪ケースの高速条件下でドライバ出力から４
０オームの伝送線への電流波形のシミュレーションを示
している。図２０には各電圧レベルのｄｉ／ｄｔ値も示
すが、これは、同時切替え能力を高めるために必要な出
力電圧につれて電流がほぼ線形に減少することを示して
いる。
する推定最悪ケースの高速条件下でドライバ出力から４
０オームの伝送線への電流波形のシミュレーションを示
している。図２０には各電圧レベルのｄｉ／ｄｔ値も示
すが、これは、同時切替え能力を高めるために必要な出
力電圧につれて電流がほぼ線形に減少することを示して
いる。
【００４７】図２１は、チップ電源電圧接続部ＶＤＤお
よびＯＶＤＤからドライバ・レベル選択用の制御信号Ｖ
Ｍ１およびＶＭ２を直接生成する回路を示している。こ
の回路により、このレベル選択制御信号をチップ上に乗
せるための追加のチップ入出力ピンの必要性が回避され
る。ＯＶＤＤが３．３Ｖである場合、ｐＦＥＴデバイス
Ｑ１５およびＱ１６はともにオフになり、インバータＩ
０およびＩ１への入力はともにローに引き下げられる。
したがって、ＶＭＯＤＥ１信号とＶＭＯＤＥ２信号はど
ちらもローに保持される。Ｑ１６のゲートに印加したと
きにＯＶＤＤが２．５Ｖの場合、インバータＩ１の入力
を引き上げるこのデバイスをオンにするのに十分低い電
圧である。しかし、ｐＦＥＴデバイスＱ１５の電源電圧
は２．５Ｖなので、このデバイスはオフのままになり、
インバータＩ０の入力はローのままになる。したがっ
て、ＶＭＯＤＥ１はローに保持され、ＶＭＯＤＥ２はハ
イに保持される。１．８ＶのＯＶＤＤがＱ１５およびＱ
１６のゲートに印加されると、どちらのデバイスもオン
になり、インバータＩ０およびＩ１両方の入力をハイに
引き上げる。したがって、ＶＭＯＤＥ１はハイに保持さ
れ、ＶＭＯＤＥ２はローに保持される。次に、これらの
信号ＶＭＯＤＥ１およびＶＭＯＤＥ２は、上記のドライ
バで使用するＶＭ１入力とＶＭ２入力に制御として直接
印加することができる。この論理は、次の表と同等であ
る。
よびＯＶＤＤからドライバ・レベル選択用の制御信号Ｖ
Ｍ１およびＶＭ２を直接生成する回路を示している。こ
の回路により、このレベル選択制御信号をチップ上に乗
せるための追加のチップ入出力ピンの必要性が回避され
る。ＯＶＤＤが３．３Ｖである場合、ｐＦＥＴデバイス
Ｑ１５およびＱ１６はともにオフになり、インバータＩ
０およびＩ１への入力はともにローに引き下げられる。
したがって、ＶＭＯＤＥ１信号とＶＭＯＤＥ２信号はど
ちらもローに保持される。Ｑ１６のゲートに印加したと
きにＯＶＤＤが２．５Ｖの場合、インバータＩ１の入力
を引き上げるこのデバイスをオンにするのに十分低い電
圧である。しかし、ｐＦＥＴデバイスＱ１５の電源電圧
は２．５Ｖなので、このデバイスはオフのままになり、
インバータＩ０の入力はローのままになる。したがっ
て、ＶＭＯＤＥ１はローに保持され、ＶＭＯＤＥ２はハ
イに保持される。１．８ＶのＯＶＤＤがＱ１５およびＱ
１６のゲートに印加されると、どちらのデバイスもオン
になり、インバータＩ０およびＩ１両方の入力をハイに
引き上げる。したがって、ＶＭＯＤＥ１はハイに保持さ
れ、ＶＭＯＤＥ２はローに保持される。次に、これらの
信号ＶＭＯＤＥ１およびＶＭＯＤＥ２は、上記のドライ
バで使用するＶＭ１入力とＶＭ２入力に制御として直接
印加することができる。この論理は、次の表と同等であ
る。
【００４８】 モード ＶＭＯＤＥ１ ＶＭＯＤＥ２ −−−− −−−−−− −−−−−− １．８Ｖ １ ０ ２．５Ｖ ０ １ ３．３Ｖ ０ ０ 該当なし １ １
【００４９】図２２ないし図２４は、１．８Ｖ、２．５
Ｖ、３．３ＶのいずれかのＣＭＯＳレベルを受け取るこ
とができるＣＭＯＳレシーバの詳細概略図を示してい
る。これは、４ステージの非反転レシーバであり、４つ
のインバータ・ステージはいずれもＣＭＯＳチップのア
ースと内部電圧レールＶＤＤとの間に接続されている。
レシーバの最後すなわち第４のステージは大型ＣＭＯＳ
インバータ１２９５である。プルアップｐＦＥＴデバイ
スは、幅が１０ミクロンで長さが０．３９ミクロンの８
つの並列ｐＦＥＴから形成され、それぞれのソースはＶ
ＤＤに接続され、ドレーンはレシーバ出力１２９９に接
続され、１ｐＦキャパシタ１２９８を駆動するものとし
て示されている。第４のステージのインバータのプルダ
ウン・デバイスは、幅が５ミクロンで長さが０．３６ミ
クロンの８つの並列ｎＦＥＴから形成され、そのソース
はアースに接続され、ドレーンはレシーバ出力１２９９
に接続されている。
Ｖ、３．３ＶのいずれかのＣＭＯＳレベルを受け取るこ
とができるＣＭＯＳレシーバの詳細概略図を示してい
る。これは、４ステージの非反転レシーバであり、４つ
のインバータ・ステージはいずれもＣＭＯＳチップのア
ースと内部電圧レールＶＤＤとの間に接続されている。
レシーバの最後すなわち第４のステージは大型ＣＭＯＳ
インバータ１２９５である。プルアップｐＦＥＴデバイ
スは、幅が１０ミクロンで長さが０．３９ミクロンの８
つの並列ｐＦＥＴから形成され、それぞれのソースはＶ
ＤＤに接続され、ドレーンはレシーバ出力１２９９に接
続され、１ｐＦキャパシタ１２９８を駆動するものとし
て示されている。第４のステージのインバータのプルダ
ウン・デバイスは、幅が５ミクロンで長さが０．３６ミ
クロンの８つの並列ｎＦＥＴから形成され、そのソース
はアースに接続され、ドレーンはレシーバ出力１２９９
に接続されている。
【００５０】レシーバへの入力１２１０は、第１のステ
ージのインバータ１２１５のゲートを駆動する。このイ
ンバータ・ステージは可変しきい値を備えている。この
しきい値は次のように変動する。図２２ないし図２４の
制御ブロック１２６０を参照すると、図１の制御線ＶＭ
１（１０４）およびＶＭ２（１０５）に対応する２つの
制御線ＶＭＯＤＥ１（１２０１）およびＶＭＯＤＥ２
（１２０２）が存在し、真理値表１２０５に応じて第１
のステージのインバータ１２１５のしきい値を変化させ
るために使用する。制御線ＶＭＯＤＥ１がロー（０ボル
ト）で制御線ＶＭＯＤＥ２がハイ（３．３ボルト）であ
る場合、前述のように図３のドライバは２．５Ｖモード
になっている。この場合、インバータ１２１５は、公称
条件下で約１．２５Ｖ、すなわちＯＶＤＤ／２で状態を
切り替える必要がある。これは、インバータ１２１５が
幅が２．６ミクロンで長さが０．３９ミクロンのｐＦＥ
Ｔ１２１２と、実際上は幅が３．６ミクロンで長さが
０．３９ミクロンのｐＦＥＴスタック１２３０および１
２５０とを並列に含むように、ｐＦＥＴ１２５０とｎＦ
ＥＴ１２４０をともにオンにすることによって達成され
る。その結果、幅が６．２ミクロンで長さが０．３９ミ
クロンのｐＦＥＴプルアップ・デバイスになる。同様
に、ｎＦＥＴ１２１４はｎＦＥＴスタック１２４０およ
び１２２０と並列になっており、ｎＦＥＴプルダウン・
デバイスの有効サイズは幅が７．２ミクロンで長さが
０．３６ミクロンになる。第１のステージ・インバータ
１２１５は、このように構成され、公称条件下で１．２
６Ｖの切替え点を有する。プロセス、温度、電圧に関し
てより悪いケースの高速条件下でしきい値が１．１９Ｖ
まで低下するが、これは許容されるものである。また、
より悪いケースの高速条件下ではしきい値は変わらな
い。
ージのインバータ１２１５のゲートを駆動する。このイ
ンバータ・ステージは可変しきい値を備えている。この
しきい値は次のように変動する。図２２ないし図２４の
制御ブロック１２６０を参照すると、図１の制御線ＶＭ
１（１０４）およびＶＭ２（１０５）に対応する２つの
制御線ＶＭＯＤＥ１（１２０１）およびＶＭＯＤＥ２
（１２０２）が存在し、真理値表１２０５に応じて第１
のステージのインバータ１２１５のしきい値を変化させ
るために使用する。制御線ＶＭＯＤＥ１がロー（０ボル
ト）で制御線ＶＭＯＤＥ２がハイ（３．３ボルト）であ
る場合、前述のように図３のドライバは２．５Ｖモード
になっている。この場合、インバータ１２１５は、公称
条件下で約１．２５Ｖ、すなわちＯＶＤＤ／２で状態を
切り替える必要がある。これは、インバータ１２１５が
幅が２．６ミクロンで長さが０．３９ミクロンのｐＦＥ
Ｔ１２１２と、実際上は幅が３．６ミクロンで長さが
０．３９ミクロンのｐＦＥＴスタック１２３０および１
２５０とを並列に含むように、ｐＦＥＴ１２５０とｎＦ
ＥＴ１２４０をともにオンにすることによって達成され
る。その結果、幅が６．２ミクロンで長さが０．３９ミ
クロンのｐＦＥＴプルアップ・デバイスになる。同様
に、ｎＦＥＴ１２１４はｎＦＥＴスタック１２４０およ
び１２２０と並列になっており、ｎＦＥＴプルダウン・
デバイスの有効サイズは幅が７．２ミクロンで長さが
０．３６ミクロンになる。第１のステージ・インバータ
１２１５は、このように構成され、公称条件下で１．２
６Ｖの切替え点を有する。プロセス、温度、電圧に関し
てより悪いケースの高速条件下でしきい値が１．１９Ｖ
まで低下するが、これは許容されるものである。また、
より悪いケースの高速条件下ではしきい値は変わらな
い。
【００５１】制御線ＶＭＯＤＥ１がハイで、制御線ＶＭ
ＯＤＥ２がローである場合、図３のドライバは１．８Ｖ
モードになっている。この場合、インバータ１２１５
は、公称条件下で約１．０Ｖ、すなわちＯＶＤＤ／２の
すぐ上で状態を切り替える必要がある。低い信号振幅で
アースの跳ね返りに対する免疫性が高まるように、ＶＤ
Ｄ／２のすぐ上にしきい値を設ける。これは、インバー
タ１２１５がプルアップ・デバイス用にｐＦＥＴ１２１
２だけを含むように、ｐＦＥＴ１２５０をオフにし、ｎ
ＦＥＴ１２４０をオンにしたままにすることによって達
成される。前述のように、ｎＦＥＴ１２１４はｎＦＥＴ
スタック１２４０および１２２０と並列になっており、
インバータ１２１５のｎＦＥＴプルダウン・デバイスの
有効サイズは幅が７．２ミクロンで長さが０．３６ミク
ロンのままになる。第１のステージ・インバータ１２１
５は、このように構成され、公称条件下で１．０Ｖの切
替え点を有する。プロセス、温度、電圧に関してより悪
いケースの高速条件下でしきい値が０．８７Ｖまで低下
するが、これは許容されるものである。また、プロセ
ス、温度、電圧に関してより悪いケースの低速条件下で
しきい値が１．０３Ｖまで上昇するが、これは許容され
るものである。
ＯＤＥ２がローである場合、図３のドライバは１．８Ｖ
モードになっている。この場合、インバータ１２１５
は、公称条件下で約１．０Ｖ、すなわちＯＶＤＤ／２の
すぐ上で状態を切り替える必要がある。低い信号振幅で
アースの跳ね返りに対する免疫性が高まるように、ＶＤ
Ｄ／２のすぐ上にしきい値を設ける。これは、インバー
タ１２１５がプルアップ・デバイス用にｐＦＥＴ１２１
２だけを含むように、ｐＦＥＴ１２５０をオフにし、ｎ
ＦＥＴ１２４０をオンにしたままにすることによって達
成される。前述のように、ｎＦＥＴ１２１４はｎＦＥＴ
スタック１２４０および１２２０と並列になっており、
インバータ１２１５のｎＦＥＴプルダウン・デバイスの
有効サイズは幅が７．２ミクロンで長さが０．３６ミク
ロンのままになる。第１のステージ・インバータ１２１
５は、このように構成され、公称条件下で１．０Ｖの切
替え点を有する。プロセス、温度、電圧に関してより悪
いケースの高速条件下でしきい値が０．８７Ｖまで低下
するが、これは許容されるものである。また、プロセ
ス、温度、電圧に関してより悪いケースの低速条件下で
しきい値が１．０３Ｖまで上昇するが、これは許容され
るものである。
【００５２】制御線ＶＭＯＤＥ１がローで、制御線ＶＭ
ＯＤＥ２がローである場合、図３のドライバは３．３Ｖ
モードになっている。この場合、インバータ１２１５
は、３．３Ｖ ＣＭＯＳ信号を受信する際に標準的なや
り方に適合するため、約１．４Ｖ、すなわちＯＶＤＤ／
２のすぐ下で状態を切り替える必要がある。これは、イ
ンバータ１２１５がプルアップ・デバイス用に３つのｐ
ＦＥＴ１２１２、１２３０、１２５０を含むがプルダウ
ン・デバイスはｎＦＥＴ１２１４だけになるように、ｐ
ＦＥＴ１２５０をオフにし、ｎＦＥＴ１２４０をオフに
することによって達成される。第１のステージ・インバ
ータ１２１５は、このように構成され、公称条件下で
１．４６Ｖの切替え点を有し、低速および高速の両方の
条件の場合に２０ｍＶ以内に安定しているが、これは許
容されるものである。
ＯＤＥ２がローである場合、図３のドライバは３．３Ｖ
モードになっている。この場合、インバータ１２１５
は、３．３Ｖ ＣＭＯＳ信号を受信する際に標準的なや
り方に適合するため、約１．４Ｖ、すなわちＯＶＤＤ／
２のすぐ下で状態を切り替える必要がある。これは、イ
ンバータ１２１５がプルアップ・デバイス用に３つのｐ
ＦＥＴ１２１２、１２３０、１２５０を含むがプルダウ
ン・デバイスはｎＦＥＴ１２１４だけになるように、ｐ
ＦＥＴ１２５０をオフにし、ｎＦＥＴ１２４０をオフに
することによって達成される。第１のステージ・インバ
ータ１２１５は、このように構成され、公称条件下で
１．４６Ｖの切替え点を有し、低速および高速の両方の
条件の場合に２０ｍＶ以内に安定しているが、これは許
容されるものである。
【００５３】レシーバの第２のステージであるインバー
タ１２７０は、インバータ１２１５よりいくらか大き
く、レシーバの回路遅延を低減し、しきい値を約１．５
Ｖにセンタリングするために使用する。これは、幅が８
ミクロンで長さが０．３９ミクロンのｐＦＥＴプルアッ
プと、幅が４ミクロンで長さが０．３６ミクロンのｎＦ
ＥＴプルダウンとを有する。これらのデバイスのゲート
はインバータ１０１５の出力に接続され、次にインバー
タ１２７０の出力はレシーバの次のステージすなわち第
３のステージを駆動する。
タ１２７０は、インバータ１２１５よりいくらか大き
く、レシーバの回路遅延を低減し、しきい値を約１．５
Ｖにセンタリングするために使用する。これは、幅が８
ミクロンで長さが０．３９ミクロンのｐＦＥＴプルアッ
プと、幅が４ミクロンで長さが０．３６ミクロンのｎＦ
ＥＴプルダウンとを有する。これらのデバイスのゲート
はインバータ１０１５の出力に接続され、次にインバー
タ１２７０の出力はレシーバの次のステージすなわち第
３のステージを駆動する。
【００５４】図２２ないし図２４のレシーバの第３のス
テージは、制御信号線１２８４とその補数１２８６との
制御下で、入力１２８０またはテスト・データ入力１２
８２のいずれかから来るデータを見込むために、２入力
ＭＵＸとして構成されている。制御信号線１２８４（図
２３にはbndy_in_selと表示されている）が０である場
合、１２８２からのテスト・データは出力１２８６に渡
され、次にレシーバの最終ステージ１２９５に渡され
る。制御信号線１２８４（図２３にはbndy_in_selと表
示されている）が１である場合、１２８０からのテスト
・データは出力１２８６に渡され、次にレシーバの最終
ステージ１２９５に渡される。
テージは、制御信号線１２８４とその補数１２８６との
制御下で、入力１２８０またはテスト・データ入力１２
８２のいずれかから来るデータを見込むために、２入力
ＭＵＸとして構成されている。制御信号線１２８４（図
２３にはbndy_in_selと表示されている）が０である場
合、１２８２からのテスト・データは出力１２８６に渡
され、次にレシーバの最終ステージ１２９５に渡され
る。制御信号線１２８４（図２３にはbndy_in_selと表
示されている）が１である場合、１２８０からのテスト
・データは出力１２８６に渡され、次にレシーバの最終
ステージ１２９５に渡される。
【００５５】図２５ないし図２７は、４ステージ・イン
バータのもう１つの例であるが、図２３のスキャンＭＵ
Ｘユニット１２９０用の構造がいくらか改良されてい
る。図２５ないし図２７の１３ｘｘという表示はいずれ
も図２２ないし図２４の１２ｘｘという表示に対応して
いる。改良されたユニット１３９０は対称的な構造を有
するので、ＭＵＸによる遅延は１３８０からのデータの
場合に最短になり、線１３８２上のテスト・データの値
とは無関係である。そのテスト・データを通過させるデ
バイスは、速度上のクリティカル・パスではないので、
やはりサイズが縮小されている。これにより、チップ面
積が節約され、データ経路の遅延もわずかに低減され
る。データ経路用の被制御デバイス１３８７および１３
８８は、切替え時間を改良するために電力レールの隣に
位置する。テスト・データ経路上の被制御デバイス１３
８１および１３８２は、データ経路上のロードを低減す
るためにＭＵＸインバータ１３９０の出力に位置する。
これは、点１２８０からのデータ用のＭＵＸによる遅延
がテスト・データ１２８２の値にいくらか依存し、テス
ト・データ経路とデータ経路用のデバイスが同じサイズ
になっている通常のＭＵＸ構造１２９０とは対照的であ
る。図２５ないし図２７は好ましい構造であるが、図２
２ないし図２４の方が確かに妥当である。
バータのもう１つの例であるが、図２３のスキャンＭＵ
Ｘユニット１２９０用の構造がいくらか改良されてい
る。図２５ないし図２７の１３ｘｘという表示はいずれ
も図２２ないし図２４の１２ｘｘという表示に対応して
いる。改良されたユニット１３９０は対称的な構造を有
するので、ＭＵＸによる遅延は１３８０からのデータの
場合に最短になり、線１３８２上のテスト・データの値
とは無関係である。そのテスト・データを通過させるデ
バイスは、速度上のクリティカル・パスではないので、
やはりサイズが縮小されている。これにより、チップ面
積が節約され、データ経路の遅延もわずかに低減され
る。データ経路用の被制御デバイス１３８７および１３
８８は、切替え時間を改良するために電力レールの隣に
位置する。テスト・データ経路上の被制御デバイス１３
８１および１３８２は、データ経路上のロードを低減す
るためにＭＵＸインバータ１３９０の出力に位置する。
これは、点１２８０からのデータ用のＭＵＸによる遅延
がテスト・データ１２８２の値にいくらか依存し、テス
ト・データ経路とデータ経路用のデバイスが同じサイズ
になっている通常のＭＵＸ構造１２９０とは対照的であ
る。図２５ないし図２７は好ましい構造であるが、図２
２ないし図２４の方が確かに妥当である。
【００５６】表１は、遅延、待機電流、低速条件、高速
条件、公称条件のそれぞれのしきい値を含む、図２２な
いし図２４のレシーバについて前述したすべての情報を
要約したものである。ただし、立上り時間は１ナノ秒か
ら６ナノ秒まで変化させたので、レシーバによる遅延は
入力パルスの立上り時間とはほぼ無関係であることに留
意されたい。これは、レシーバの非常に望ましい特性で
ある。
条件、公称条件のそれぞれのしきい値を含む、図２２な
いし図２４のレシーバについて前述したすべての情報を
要約したものである。ただし、立上り時間は１ナノ秒か
ら６ナノ秒まで変化させたので、レシーバによる遅延は
入力パルスの立上り時間とはほぼ無関係であることに留
意されたい。これは、レシーバの非常に望ましい特性で
ある。
【００５７】レシーバの漏れ電流、すなわち、入力での
長期間の非活動後にＶＤＤからアースに流れる電流は、
３．３Ｖモードではごくわずかであるが、２．５Ｖモー
ドの場合は約６０マイクロアンペアまで拡大し、１．８
Ｖモードの高速条件下では２５０マイクロアンペアにも
なる。これは、表１のＩ（ｍＡ）という列に示されてい
る。１．８Ｖでのこの漏れの理由は、プルアップ・デバ
イス１２１２がレシーバへの正の入力（１．８Ｖでは１
２１０）によって完全にオフにならないことである。こ
の問題は、デバイス１２１２を通る電流を遮断するため
に入力上に余分なプルアップ・デバイスを使用すること
により矯正することができるが、レシーバによる遅延も
増加する。代わりとして、レシーバの各種ステージのう
ちの第１のステージをＶＤＤではなくＯＶＤＤに接続す
ることができるが、これも１．８Ｖモードの場合に遅延
が増加することになる。発明者らが選択したものは、電
力と遅延との兼ね合いである。
長期間の非活動後にＶＤＤからアースに流れる電流は、
３．３Ｖモードではごくわずかであるが、２．５Ｖモー
ドの場合は約６０マイクロアンペアまで拡大し、１．８
Ｖモードの高速条件下では２５０マイクロアンペアにも
なる。これは、表１のＩ（ｍＡ）という列に示されてい
る。１．８Ｖでのこの漏れの理由は、プルアップ・デバ
イス１２１２がレシーバへの正の入力（１．８Ｖでは１
２１０）によって完全にオフにならないことである。こ
の問題は、デバイス１２１２を通る電流を遮断するため
に入力上に余分なプルアップ・デバイスを使用すること
により矯正することができるが、レシーバによる遅延も
増加する。代わりとして、レシーバの各種ステージのう
ちの第１のステージをＶＤＤではなくＯＶＤＤに接続す
ることができるが、これも１．８Ｖモードの場合に遅延
が増加することになる。発明者らが選択したものは、電
力と遅延との兼ね合いである。
【００５８】図２８は、図２２ないし図２４のレシーバ
に入る１００ＭＨｚの信号の波形のシミュレーションを
示し、しきい値は１．８ＶのＯＶＤＤに適したものであ
る。図示の３つの波形は、より悪いケースの低速条件下
で図２２ないし図２４の位置１２１０、１２８０、１２
９９で行ったサンプリングに対応する。
に入る１００ＭＨｚの信号の波形のシミュレーションを
示し、しきい値は１．８ＶのＯＶＤＤに適したものであ
る。図示の３つの波形は、より悪いケースの低速条件下
で図２２ないし図２４の位置１２１０、１２８０、１２
９９で行ったサンプリングに対応する。
【００５９】図２９は、より悪いケースの低速条件下で
３通りの入力電圧波形における図２２ないし図２４のレ
シーバに入る１００ＭＨｚの信号の波形のシミュレーシ
ョンを示す。波形は、位置１２１０（入力）と１２９９
（出力）における信号について示されている。レシーバ
による遅延は、電圧とはほぼ無関係であり、ハイからロ
ーへまたはローからハイへのどちらの遷移についてもほ
ぼ同じになる。この図ならびに公称条件およびより悪い
ケースの高速条件に関するそれと同様の他の図は、表１
のデータを計算するために使用する。
３通りの入力電圧波形における図２２ないし図２４のレ
シーバに入る１００ＭＨｚの信号の波形のシミュレーシ
ョンを示す。波形は、位置１２１０（入力）と１２９９
（出力）における信号について示されている。レシーバ
による遅延は、電圧とはほぼ無関係であり、ハイからロ
ーへまたはローからハイへのどちらの遷移についてもほ
ぼ同じになる。この図ならびに公称条件およびより悪い
ケースの高速条件に関するそれと同様の他の図は、表１
のデータを計算するために使用する。
【００６０】要約すると、内部電圧が異なる複数のチッ
プ間のやりとりのための方法を提示する。この方法に
は、デフォルトとして一般的なやり方を取る、すなわ
ち、すべてのチップが同じ電圧を有する場合にそのチッ
プの内部電圧でやりとりするという利点がある。この方
法には、共通バス上のすべてのチップのうちの最低内部
電圧を備えたチップの電圧に通信電圧を移行させるとい
う利点がある。したがって、最低内部電圧を備えたチッ
プは、通常、最も高速で最もコストを要し、最も敏感な
チップであり、内部動作と外部動作の両方用として単一
電圧だけを有することになる。この方法には、あるチッ
プがその内部電圧より高い他のチップに電圧を送受信す
る必要が全くないという利点がある。この方法には、チ
ップの内部電圧より低い外部電圧への移行によって、遅
延の大幅増加やドライバ・インピーダンスの大規模変化
が発生しないという利点がある。この方法には、この汎
用性のために必要なチップ面積が、同じ内部電圧および
外部電圧での動作に必要なものよりわずかに増加するだ
けであるという利点がある。この方法には、自動制御下
で駆動された負荷を適合させるためにドライバ・インピ
ーダンスを変更できるという利点がある。この方法に
は、異なる電圧への移行をチップ内部で感知するか、ま
たは外部制御線によりチップにプログラミングすること
ができるという利点がある。
プ間のやりとりのための方法を提示する。この方法に
は、デフォルトとして一般的なやり方を取る、すなわ
ち、すべてのチップが同じ電圧を有する場合にそのチッ
プの内部電圧でやりとりするという利点がある。この方
法には、共通バス上のすべてのチップのうちの最低内部
電圧を備えたチップの電圧に通信電圧を移行させるとい
う利点がある。したがって、最低内部電圧を備えたチッ
プは、通常、最も高速で最もコストを要し、最も敏感な
チップであり、内部動作と外部動作の両方用として単一
電圧だけを有することになる。この方法には、あるチッ
プがその内部電圧より高い他のチップに電圧を送受信す
る必要が全くないという利点がある。この方法には、チ
ップの内部電圧より低い外部電圧への移行によって、遅
延の大幅増加やドライバ・インピーダンスの大規模変化
が発生しないという利点がある。この方法には、この汎
用性のために必要なチップ面積が、同じ内部電圧および
外部電圧での動作に必要なものよりわずかに増加するだ
けであるという利点がある。この方法には、自動制御下
で駆動された負荷を適合させるためにドライバ・インピ
ーダンスを変更できるという利点がある。この方法に
は、異なる電圧への移行をチップ内部で感知するか、ま
たは外部制御線によりチップにプログラミングすること
ができるという利点がある。
【００６１】その特定の実施例に関して本発明を図示し
説明してきたが、当業者であれば、本発明の精神および
範囲を逸脱せずに形式および細部の変更が可能であるこ
とに留意されたい。特に、プロセッサ、コントローラ、
メモリ・デバイスを含みしかもこれらに限定されない、
いかなる電圧のＣＭＯＳ電子デバイスについてもこの構
造が有効である。
説明してきたが、当業者であれば、本発明の精神および
範囲を逸脱せずに形式および細部の変更が可能であるこ
とに留意されたい。特に、プロセッサ、コントローラ、
メモリ・デバイスを含みしかもこれらに限定されない、
いかなる電圧のＣＭＯＳ電子デバイスについてもこの構
造が有効である。
【００６２】
【表１】 RCV_C18、RCV_C25、RCV_C33の各レシーバのシミュレーションの結果の要約 ネット名 N/F/S DATA_INから DATA_OUTから 合計 Ｉ(mA) 注釈 DATA_OUTまで MUX_OUTまで (nS) (nS) (nS) Vin 1.8V RCV_C18n N 0.29/0.41 0.37/0.31 0.65/0.72 130E-3 1nS Trise RCV_C18f F 0.19/0.27 0.23/0.19 0.42/0.46 250E-3 1nS Trise RCV_C18s S 0.42/0.59 0.55/0.46 0.97/1.05 77E-3 1nS Trise RCV_C186n N 0.38/0.67 0.37/0.31 0.75/0.98 130E-3 6nS Trise RCV_C186f F 0.25/0.47 0.24/0.20 0.49/0.67 250E-3 6nS Trise RCV_C186s S 0.59/0.87 0.55/0.46 1.14/1.33 77E-3 6nS Trise Vin 2.5V RCV_C25n N 0.23/0.29 0.37/0.31 0.60/0.60 23E-3 1nS Trise RCV_C25f F 0.14/0.20 0.23/0.20 0.37/0.40 62E-3 1nS Trise RCV_C25s S 0.34/0.40 0.55/0.46 0.88/0.86 11E-3 1nS Trise RCV_C256n N 0.28/0.50 0.37/0.31 0.65/0.81 23E-3 6nS Trise RCV_C256f F 0.17/0.38 0.24/0.19 0.41/0.57 62E-3 6nS Trise RCV_C256s S 0.44/0.64 0.55/0.46 0.99/1.10 11E-3 6nS Trise Vin 3.3V RCV_C33n N 0.29/0.28 0.37/0.31 0.66/0.59 0 1nS Trise RCV_C33f F 0.20/0.19 0.23/0.20 0.43/0.39 0 1nS Trise RCV_C33s S 0.40/0.41 0.55/0.46 0.95/0.86 0 1nS Trise RCV_C336n N 0.50/0.38 0.38/0.31 0.87/0.69 0 6nS Trise RCV_C336f F 0.39/0.22 0.24/0.20 0.63/0.42 0 6nS Trise RCV_C336s S 0.64/0.55 0.56/0.46 1.20/1.01 0 6nS Trise 遅延の各列の最初の数字はＬ／Ｈ遷移の場合で、２番目
の数字はＨ／Ｌ遷移の場合である。Ｎ、Ｆ、Ｓは、それ
ぞれ、公称条件（５０Ｃ、ｎｒｎ ０．５０、速度
０）、高速条件（１０Ｃ、ｎｒｎ ０．０４、速度−
１）、低速条件（９０Ｃ、ｎｒｎ ０．９１、速度１）
である。ＶＤＤＱ（Ｖｉｎ）は１．８Ｖ／２．５Ｖ／
３．３Ｖであり、ＶＤＤは３．３Ｖである。測定に使用
したＶ（しきい値）は次の通りである。 １．８Ｖの場合は１．００Ｖ／０．８７Ｖ／１．０３Ｖ
（Ｎ／Ｆ／Ｓ） １．２５Ｖの場合は１．２６Ｖ／１．１９Ｖ／１．２６
Ｖ（Ｎ／Ｆ／Ｓ） ３．３Ｖの場合は１．４６Ｖ／１．４６Ｖ／１．４４Ｖ
（Ｎ／Ｆ／Ｓ）
の数字はＨ／Ｌ遷移の場合である。Ｎ、Ｆ、Ｓは、それ
ぞれ、公称条件（５０Ｃ、ｎｒｎ ０．５０、速度
０）、高速条件（１０Ｃ、ｎｒｎ ０．０４、速度−
１）、低速条件（９０Ｃ、ｎｒｎ ０．９１、速度１）
である。ＶＤＤＱ（Ｖｉｎ）は１．８Ｖ／２．５Ｖ／
３．３Ｖであり、ＶＤＤは３．３Ｖである。測定に使用
したＶ（しきい値）は次の通りである。 １．８Ｖの場合は１．００Ｖ／０．８７Ｖ／１．０３Ｖ
（Ｎ／Ｆ／Ｓ） １．２５Ｖの場合は１．２６Ｖ／１．１９Ｖ／１．２６
Ｖ（Ｎ／Ｆ／Ｓ） ３．３Ｖの場合は１．４６Ｖ／１．４６Ｖ／１．４４Ｖ
（Ｎ／Ｆ／Ｓ）
【００６３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６４】（１）内部ＣＭＯＳ電圧が同一かまたは異
なる複数の電子デバイスと、前記電子デバイスの２つま
たはそれ以上の間の相互接続部と、内部チップ電圧のう
ちの最低電圧である共通通信電圧で前記２つまたはそれ
以上の電子デバイス間のインタフェースを取るために選
択可能な通信電圧レベルで信号を送受信するドライバお
よびレシーバ回路と、前記選択された電圧のドライバお
よびレシーバを構成するための手段とを含むことを特徴
とする構造。 （２）基板と、前記基板に電子的に接続された制御デバ
イスと、被制御デバイスを受け入れるための１つまたは
複数の位置とを含み、前記１つまたは複数の位置が、前
記制御デバイスを前記被制御デバイスに電子的に接続す
るための手段を提供し、前記制御装置が、前記位置に配
置された被制御デバイスの数に応答して調整する自己調
整インピーダンスを有することを特徴とする構造。 （３）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、内部チップ電圧のうちの最低電圧
である共通通信電圧で前記２つまたはそれ以上の電子デ
バイス間のインタフェースを取るために選択可能な通信
電圧レベルで信号を送受信するドライバおよびレシーバ
回路と、前記選択された電圧のドライバおよびレシーバ
を構成するための手段と、その動作信号電圧範囲のそれ
ぞれについて所望の出力インピーダンス・レベルが達成
されるように、前記ドライバ回路の出力インピーダンス
を選択するかまたは調整するための回路とを含むことを
特徴とする構造。 （４）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
その動作信号電圧範囲のそれぞれについて所望の出力イ
ンピーダンス・レベルが達成されるように、このような
ドライバ回路の出力インピーダンスを選択するかまたは
調整するための回路と、その動作信号電圧範囲のそれぞ
れについて複数のインピーダンス・レベルが達成される
ように、このようなドライバ回路に複数の出力インピー
ダンス・レベルを提供するための回路とを含むことを特
徴とする構造。 （５）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
前記選択された電圧のドライバおよびレシーバを自動的
に構成するための手段とを含むことを特徴とする構造。 （６）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
レシーバ回路の切替えしきい値を選択するかまたは調整
し、所与の入力信号電圧範囲についてしきい値を適切に
設定できるようにするための回路とを含むことを特徴と
する構造。 （７）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
レシーバ回路の切替えしきい値を選択するかまたは調整
し、所与の入力信号電圧範囲についてしきい値を適切に
設定できるようにするための回路と、レシーバに代替デ
ータ経路を含め、外部で受け取ったデータの代わりにレ
シーバを通過すべきテスト・データを見込むための回路
とを含むことを特徴とする構造。
なる複数の電子デバイスと、前記電子デバイスの２つま
たはそれ以上の間の相互接続部と、内部チップ電圧のう
ちの最低電圧である共通通信電圧で前記２つまたはそれ
以上の電子デバイス間のインタフェースを取るために選
択可能な通信電圧レベルで信号を送受信するドライバお
よびレシーバ回路と、前記選択された電圧のドライバお
よびレシーバを構成するための手段とを含むことを特徴
とする構造。 （２）基板と、前記基板に電子的に接続された制御デバ
イスと、被制御デバイスを受け入れるための１つまたは
複数の位置とを含み、前記１つまたは複数の位置が、前
記制御デバイスを前記被制御デバイスに電子的に接続す
るための手段を提供し、前記制御装置が、前記位置に配
置された被制御デバイスの数に応答して調整する自己調
整インピーダンスを有することを特徴とする構造。 （３）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、内部チップ電圧のうちの最低電圧
である共通通信電圧で前記２つまたはそれ以上の電子デ
バイス間のインタフェースを取るために選択可能な通信
電圧レベルで信号を送受信するドライバおよびレシーバ
回路と、前記選択された電圧のドライバおよびレシーバ
を構成するための手段と、その動作信号電圧範囲のそれ
ぞれについて所望の出力インピーダンス・レベルが達成
されるように、前記ドライバ回路の出力インピーダンス
を選択するかまたは調整するための回路とを含むことを
特徴とする構造。 （４）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
その動作信号電圧範囲のそれぞれについて所望の出力イ
ンピーダンス・レベルが達成されるように、このような
ドライバ回路の出力インピーダンスを選択するかまたは
調整するための回路と、その動作信号電圧範囲のそれぞ
れについて複数のインピーダンス・レベルが達成される
ように、このようなドライバ回路に複数の出力インピー
ダンス・レベルを提供するための回路とを含むことを特
徴とする構造。 （５）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
前記選択された電圧のドライバおよびレシーバを自動的
に構成するための手段とを含むことを特徴とする構造。 （６）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
レシーバ回路の切替えしきい値を選択するかまたは調整
し、所与の入力信号電圧範囲についてしきい値を適切に
設定できるようにするための回路とを含むことを特徴と
する構造。 （７）内部ＣＭＯＳ電圧が同一かまたは異なる複数の電
子デバイスと、前記電子デバイスの２つまたはそれ以上
の間の相互接続部と、複数世代のＣＭＯＳ技術とのイン
タフェースを取るために選択可能な入出力電圧レベルを
提供し、その結果、このような技術で製作されたチップ
が各チップに最も適当な信号電圧範囲を使用して通信で
きるようにするためのドライバおよびレシーバ回路と、
レシーバ回路の切替えしきい値を選択するかまたは調整
し、所与の入力信号電圧範囲についてしきい値を適切に
設定できるようにするための回路と、レシーバに代替デ
ータ経路を含め、外部で受け取ったデータの代わりにレ
シーバを通過すべきテスト・データを見込むための回路
とを含むことを特徴とする構造。
【図１】バス上の最低内部電圧と等しい共通電圧で通信
し、内部電圧が同一かまたは異なる３つの電子デバイス
を備えた高速電子システムの高レベル概略図である。
し、内部電圧が同一かまたは異なる３つの電子デバイス
を備えた高速電子システムの高レベル概略図である。
【図２】可変インピーダンス負荷回路、この場合は１つ
または２つのメモリ・カードに適合するようにドライバ
・インピーダンスが変更するものに制御線が配線された
可変インピーダンス出力ドライバを備えたコントローラ
・チップの高レベル概略図である。
または２つのメモリ・カードに適合するようにドライバ
・インピーダンスが変更するものに制御線が配線された
可変インピーダンス出力ドライバを備えたコントローラ
・チップの高レベル概略図である。
【図３】可変電圧可変インピーダンスＣＭＯＳドライバ
の高レベル概略図である。
の高レベル概略図である。
【図４】図３の可変電圧可変インピーダンスＣＭＯＳド
ライバのデバイス・レベル概略図である。
ライバのデバイス・レベル概略図である。
【図５】図３の可変電圧可変インピーダンスＣＭＯＳド
ライバのデバイス・レベル概略図である。
ライバのデバイス・レベル概略図である。
【図６】図３の可変電圧可変インピーダンスＣＭＯＳド
ライバのデバイス・レベル概略図である。
ライバのデバイス・レベル概略図である。
【図７】図３の可変電圧可変インピーダンスＣＭＯＳド
ライバのデバイス・レベル概略図である。
ライバのデバイス・レベル概略図である。
【図８】図３の可変電圧可変インピーダンスＣＭＯＳド
ライバのデバイス・レベル概略図である。
ライバのデバイス・レベル概略図である。
【図９】図３の可変電圧可変インピーダンスＣＭＯＳド
ライバのデバイス・レベル概略図である。
ライバのデバイス・レベル概略図である。
【図１０】図３の可変電圧可変インピーダンスＣＭＯＳ
ドライバのデバイス・レベル概略図である。
ドライバのデバイス・レベル概略図である。
【図１１】図３の可変電圧可変インピーダンスＣＭＯＳ
ドライバのデバイス・レベル概略図である。
ドライバのデバイス・レベル概略図である。
【図１２】図３の可変電圧可変インピーダンスＣＭＯＳ
ドライバのデバイス・レベル概略図である。
ドライバのデバイス・レベル概略図である。
【図１３】図３の３入力ＮＡＮＤ（１）および３入力Ｎ
ＯＲ（３）の３．３Ｖプレドライブ論理のデバイス・レ
ベル概略図である。
ＯＲ（３）の３．３Ｖプレドライブ論理のデバイス・レ
ベル概略図である。
【図１４】図３の３入力ＮＡＮＤ（１）および３入力Ｎ
ＯＲ（３）の３．３Ｖプレドライブ論理のデバイス・レ
ベル概略図である。
ＯＲ（３）の３．３Ｖプレドライブ論理のデバイス・レ
ベル概略図である。
【図１５】図３の３入力ＮＡＮＤ（５）および３入力Ｎ
ＯＲ（７）の２．５Ｖおよび１．８Ｖプレドライブ論理
のデバイス・レベルの概略図である。
ＯＲ（７）の２．５Ｖおよび１．８Ｖプレドライブ論理
のデバイス・レベルの概略図である。
【図１６】図３の３入力ＮＡＮＤ（５）および３入力Ｎ
ＯＲ（７）の２．５Ｖおよび１．８Ｖプレドライブ論理
のデバイス・レベルの概略図である。
ＯＲ（７）の２．５Ｖおよび１．８Ｖプレドライブ論理
のデバイス・レベルの概略図である。
【図１７】より悪いケースの低速条件下で３通りの電圧
の場合にチップの出力において１００ＭＨｚで１０ｐＦ
のキャパシタを充電し放電する、図３のドライバの電圧
波形のシミュレーションを示す図である。低状態から高
状態への駆動またはその逆の駆動に要する時間は、電圧
とはほぼ無関係である。
の場合にチップの出力において１００ＭＨｚで１０ｐＦ
のキャパシタを充電し放電する、図３のドライバの電圧
波形のシミュレーションを示す図である。低状態から高
状態への駆動またはその逆の駆動に要する時間は、電圧
とはほぼ無関係である。
【図１８】通常条件下で３通りの電圧の場合に１００Ｍ
Ｈｚで２５オームの伝送線を充電し放電する、図３のド
ライバの電圧波形のシミュレーションを示す図である。
ドライバ・インピーダンスは一定であり、２５オームと
等しい。
Ｈｚで２５オームの伝送線を充電し放電する、図３のド
ライバの電圧波形のシミュレーションを示す図である。
ドライバ・インピーダンスは一定であり、２５オームと
等しい。
【図１９】より悪いケースの低速条件下で３通りの電圧
の場合に１００ＭＨｚで３０オームの伝送線を充電し放
電する、図３のドライバの電圧波形のシミュレーション
を示す図である。ドライバ・インピーダンスは一定であ
り、３０オームと等しい。
の場合に１００ＭＨｚで３０オームの伝送線を充電し放
電する、図３のドライバの電圧波形のシミュレーション
を示す図である。ドライバ・インピーダンスは一定であ
り、３０オームと等しい。
【図２０】より悪いケースの高速条件下で３通りの電圧
の場合に１００ＭＨｚで４０オームの伝送線を充電し放
電する、図３のドライバの電圧波形のシミュレーション
を示す図である。ドライバ電流の最大変化は、電圧にほ
ぼ比例し、上下の遷移とはほぼ無関係である。
の場合に１００ＭＨｚで４０オームの伝送線を充電し放
電する、図３のドライバの電圧波形のシミュレーション
を示す図である。ドライバ電流の最大変化は、電圧にほ
ぼ比例し、上下の遷移とはほぼ無関係である。
【図２１】３．３Ｖの内部電力レールと、３．３Ｖ、
２．５Ｖ、１．８Ｖのいずれかにすることができる外部
ＯＶＤＤ電力レールの両方のサンプリングから、１．８
Ｖ、２．５Ｖ、３．３Ｖの動作用の信号を内部で生成す
るために使用することができる単純な回路を示す図であ
る。これらの信号は、図１の信号ＶＭ１とＶＭ２に対応
する。
２．５Ｖ、１．８Ｖのいずれかにすることができる外部
ＯＶＤＤ電力レールの両方のサンプリングから、１．８
Ｖ、２．５Ｖ、３．３Ｖの動作用の信号を内部で生成す
るために使用することができる単純な回路を示す図であ
る。これらの信号は、図１の信号ＶＭ１とＶＭ２に対応
する。
【図２２】テスト・データＭＵＸ機能を備えた４ステー
ジ可変電圧高インピーダンスＣＭＯＳレシーバの詳細概
略図である。
ジ可変電圧高インピーダンスＣＭＯＳレシーバの詳細概
略図である。
【図２３】テスト・データＭＵＸ機能を備えた４ステー
ジ可変電圧高インピーダンスＣＭＯＳレシーバの詳細概
略図である。
ジ可変電圧高インピーダンスＣＭＯＳレシーバの詳細概
略図である。
【図２４】テスト・データＭＵＸ機能を備えた４ステー
ジ可変電圧高インピーダンスＣＭＯＳレシーバの詳細概
略図である。
ジ可変電圧高インピーダンスＣＭＯＳレシーバの詳細概
略図である。
【図２５】改良されたテスト・データＭＵＸ機能を備え
た４ステージ可変電圧高インピーダンスＣＭＯＳレシー
バの詳細概略図である。
た４ステージ可変電圧高インピーダンスＣＭＯＳレシー
バの詳細概略図である。
【図２６】改良されたテスト・データＭＵＸ機能を備え
た４ステージ可変電圧高インピーダンスＣＭＯＳレシー
バの詳細概略図である。
た４ステージ可変電圧高インピーダンスＣＭＯＳレシー
バの詳細概略図である。
【図２７】改良されたテスト・データＭＵＸ機能を備え
た４ステージ可変電圧高インピーダンスＣＭＯＳレシー
バの詳細概略図である。
た４ステージ可変電圧高インピーダンスＣＭＯＳレシー
バの詳細概略図である。
【図２８】１．８Ｖの入力しきい値およびより悪いケー
スの低速条件の場合にレシーバ内の様々な点における波
形のシミュレーションを示す図である。
スの低速条件の場合にレシーバ内の様々な点における波
形のシミュレーションを示す図である。
【図２９】より悪いケースの低速条件下で３通りの受取
り電圧の場合にレシーバの入力および出力における波形
のシミュレーションを示す図である。レシーバ遅延は、
受取り電圧とはほぼ無関係である。
り電圧の場合にレシーバの入力および出力における波形
のシミュレーションを示す図である。レシーバ遅延は、
受取り電圧とはほぼ無関係である。
１ ＮＡＮＤゲート １Ａ ＮＡＮＤゲート ２ デバイス ２Ａ デバイス ３ ＮＯＲゲート ３Ａ ＮＯＲゲート ４ デバイス ４Ａ デバイス ５ ＮＡＮＤゲート ５Ａ ＮＡＮＤゲート ６ ｐＦＥＴプルアップ・デバイス ６Ａ ｐＦＥＴプルアップ・デバイス ７ ＮＯＲゲート ７Ａ ＮＯＲゲート ８ ｎＦＥＴプルアップ・デバイス ８Ａ ｎＦＥＴプルアップ・デバイス ９ 抵抗器 ９Ａ 抵抗器 １０ 抵抗器 １０Ａ 抵抗器 １１ 抵抗器 １２ ＥＳＤ保護ダイオード １３ ＥＳＤ保護ダイオード ２０ 相互接続部 ２１ ドライバの出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チン＝アン・チャン アメリカ合衆国10566 ニューヨーク州ピ ークスキル フェアグリーン・コート ５ (72)発明者 ポール・ウイリアム・コテウス アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ クィンラン・ストリ ート 2742 (72)発明者 ロバート・ヒース・デナード アメリカ合衆国10801 ニューヨーク州ニ ュー・ロッシェル パーコット・アベニュ ー 51 (72)発明者 ダニエル・マーク・ドレプス アメリカ合衆国78626 テキサス州ジョー ジタウンベルモント・ドライブ 300 (72)発明者 ジラード・ヴィンセント・コプチャイ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ カリー・ストリート 2950
Claims (7)
- 【請求項１】内部ＣＭＯＳ電圧が同一かまたは異なる複
数の電子デバイスと、 前記電子デバイスの２つまたはそれ以上の間の相互接続
部と、 内部チップ電圧のうちの最低電圧である共通通信電圧で
前記２つまたはそれ以上の電子デバイス間のインタフェ
ースを取るために選択可能な通信電圧レベルで信号を送
受信するドライバおよびレシーバ回路と、 前記選択された電圧のドライバおよびレシーバを構成す
るための手段とを含むことを特徴とする構造。 - 【請求項２】基板と、 前記基板に電子的に接続された制御デバイスと、 被制御デバイスを受け入れるための１つまたは複数の位
置とを含み、 前記１つまたは複数の位置が、前記制御デバイスを前記
被制御デバイスに電子的に接続するための手段を提供
し、 前記制御装置が、前記位置に配置された被制御デバイス
の数に応答して調整する自己調整インピーダンスを有す
ることを特徴とする構造。 - 【請求項３】内部ＣＭＯＳ電圧が同一かまたは異なる複
数の電子デバイスと、 前記電子デバイスの２つまたはそれ以上の間の相互接続
部と、 内部チップ電圧のうちの最低電圧である共通通信電圧で
前記２つまたはそれ以上の電子デバイス間のインタフェ
ースを取るために選択可能な通信電圧レベルで信号を送
受信するドライバおよびレシーバ回路と、 前記選択された電圧のドライバおよびレシーバを構成す
るための手段と、 その動作信号電圧範囲のそれぞれについて所望の出力イ
ンピーダンス・レベルが達成されるように、前記ドライ
バ回路の出力インピーダンスを選択するかまたは調整す
るための回路とを含むことを特徴とする構造。 - 【請求項４】内部ＣＭＯＳ電圧が同一かまたは異なる複
数の電子デバイスと、 前記電子デバイスの２つまたはそれ以上の間の相互接続
部と、 複数世代のＣＭＯＳ技術とのインタフェースを取るため
に選択可能な入出力電圧レベルを提供し、その結果、こ
のような技術で製作されたチップが各チップに最も適当
な信号電圧範囲を使用して通信できるようにするための
ドライバおよびレシーバ回路と、 その動作信号電圧範囲のそれぞれについて所望の出力イ
ンピーダンス・レベルが達成されるように、このような
ドライバ回路の出力インピーダンスを選択するかまたは
調整するための回路と、 その動作信号電圧範囲のそれぞれについて複数のインピ
ーダンス・レベルが達成されるように、このようなドラ
イバ回路に複数の出力インピーダンス・レベルを提供す
るための回路とを含むことを特徴とする構造。 - 【請求項５】内部ＣＭＯＳ電圧が同一かまたは異なる複
数の電子デバイスと、 前記電子デバイスの２つまたはそれ以上の間の相互接続
部と、 複数世代のＣＭＯＳ技術とのインタフェースを取るため
に選択可能な入出力電圧レベルを提供し、その結果、こ
のような技術で製作されたチップが各チップに最も適当
な信号電圧範囲を使用して通信できるようにするための
ドライバおよびレシーバ回路と、 前記選択された電圧のドライバおよびレシーバを自動的
に構成するための手段とを含むことを特徴とする構造。 - 【請求項６】内部ＣＭＯＳ電圧が同一かまたは異なる複
数の電子デバイスと、 前記電子デバイスの２つまたはそれ以上の間の相互接続
部と、 複数世代のＣＭＯＳ技術とのインタフェースを取るため
に選択可能な入出力電圧レベルを提供し、その結果、こ
のような技術で製作されたチップが各チップに最も適当
な信号電圧範囲を使用して通信できるようにするための
ドライバおよびレシーバ回路と、 レシーバ回路の切替えしきい値を選択するかまたは調整
し、所与の入力信号電圧範囲についてしきい値を適切に
設定できるようにするための回路とを含むことを特徴と
する構造。 - 【請求項７】内部ＣＭＯＳ電圧が同一かまたは異なる複
数の電子デバイスと、 前記電子デバイスの２つまたはそれ以上の間の相互接続
部と、 複数世代のＣＭＯＳ技術とのインタフェースを取るため
に選択可能な入出力電圧レベルを提供し、その結果、こ
のような技術で製作されたチップが各チップに最も適当
な信号電圧範囲を使用して通信できるようにするための
ドライバおよびレシーバ回路と、 レシーバ回路の切替えしきい値を選択するかまたは調整
し、所与の入力信号電圧範囲についてしきい値を適切に
設定できるようにするための回路と、 レシーバに代替データ経路を含め、外部で受け取ったデ
ータの代わりにレシーバを通過すべきテスト・データを
見込むための回路とを含むことを特徴とする構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/598,084 US6060905A (en) | 1996-02-07 | 1996-02-07 | Variable voltage, variable impedance CMOS off-chip driver and receiver interface and circuits |
| US08/598084 | 1996-02-07 |
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| Publication Number | Publication Date |
|---|---|
| JPH09232940A true JPH09232940A (ja) | 1997-09-05 |
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-
1997
- 1997-01-29 JP JP9015398A patent/JPH09232940A/ja active Pending
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