JPH0728214B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0728214B2
JPH0728214B2 JP62024565A JP2456587A JPH0728214B2 JP H0728214 B2 JPH0728214 B2 JP H0728214B2 JP 62024565 A JP62024565 A JP 62024565A JP 2456587 A JP2456587 A JP 2456587A JP H0728214 B2 JPH0728214 B2 JP H0728214B2
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路及びそれを用いた半導体集積回路装
置に係り、特に異なる電源で動作しえる論理回路半導体
集積回路装置及び複数の半導体集積回路装置を結合して
構成される半導体集積回路装置システムに係る。
〔従来の技術〕
半導体技術の進歩は目覚ましいものがあり、1900年代に
は0.5μｍ時代の到来が予測されている。0.5μｍの時代
になるとパンチスルーやホットエレクトロン効果などの
デバイスの問題を避けるためLSIの電源を現在の5Vから
より低い電圧（例えば3V）に下げる必要があると云われ
ている。
したがつて、0.5μｍ時代は5V系の電源で動作するLSIと
3V系の電源で動作する半導体集積回路装置（LSI）が共
存する時代になり、複数のLSIを結合して構成される電
子回路装置も２つの異なる電源で動作するLSIが混在し
て使用されることになる。
第８図（Ａ）は第１のLSI811と第２のLSI812が同一電源
レベル（例えば5V）で動作するケースであり、813はLSI
811からLSI812への出力信号線、814はLSI812からLSI811
への出力信号線である。
第８図（Ｂ）はLSI821が第１の電源V1で動作し、LSI822
が第２の電源V2（V2＜V1）で動作するケースであり、82
3はLSI821からLSI822への出力信号線、824はLSI822から
LSI821への出力信号線である。
第８図（Ｃ）はLSI831と832が第１の電源V1で動作し、L
SI833が第２の電源V2で動作するケースである。
以上の３ケースのうち、第８図（Ａ）は両方のLSIが同
一電源レベルで動作するため信号線813,814による相互
のインタフエースに何ら障害は起こらない。
第８図（Ｂ），第８図（Ｃ）では異なる電源下で動作す
るLSI相互間のインタフエースが必要なため以下に述べ
るような問題点の発生が予想される。
第９図はECL回路で構成されたLSI910と920のインタフエ
ースを示している。LSI910において、911〜913はNPNト
ランジスタ、914,915は抵抗、916は定電流回路、917はL
SI910の出力ピンであり、電源−V1の下で動作する。出
力ピン917に現われるこの回路の出力レベルは次のよう
になる。
VOH＝０−VBE＝−0.8V VOL＝０−IEE.R2−VBE＝−1.6V ただし、VBE:NPN913のベース・エミツタ間電圧 IEE:定電流回路916の電流値 R2 :抵抗914の抵抗値 すなわち、ECL回路ではその動作電源の高低に係わりな
く、高レベル出力VOHと低レベル出力VOLが定められてい
る。したがつて、LSI920はNPNトランジスタ921のベース
より信号を受取り、NPNトランジスタ922のベースに参照
電圧とて上記VOHとVOLの中間レベルの電圧約−1.2Vを与
えておけばLSI910からの信号を正常に受信できることに
なる。
以上の説明から、ECL回路の注目すべき点は複数のLSIが
夫々異なる電源電圧で動作するものであつても何ら問題
がないと云うことである。
第10図はCMOSの論理回路の一例となるインバータ回路で
あり、1001はPMOS、1002はNMOSである。VINが“1"レベ
ルのとき、出力VOUTは0Vになる。一方、VINが“0"レベ
ルのとき、VOUTは電源電圧V1と同じ電圧になる。
第11図はBICMOSの論理回路の一例となるインバータ回路
であり、1101はPMOS、1102はNMOS、1103,1104はNPNバイ
ポーラトランジスタ、1105,1106は抵抗である。VINが
“1"レベルのとき、出力VOUTは0Vになる。一方、VINが
“0"レベルのとき、VOUTは電源電圧V1と同じ電圧にな
る。
このように、CMOS回路,BiCMOS回路では出力の一方のレ
ベルが電源電圧と略同じ値になる。
したがつて、異なる電源の下で動作するLSIを相互接続
する場合、以下のような障害が発生する。
第12図は電源V1で動作するLSI1210の出力を電源V2（V2
＜V1）で動作するLSI1220が入力する場合の例である。L
SI1210において、1211はPMOS、1212はNMOS、1213は内部
回路、1214,1215は寄生ダイオード、1217は出力ピンで
ある。PMOS1211とNMOS1212は出力回路を構成している。
LSI1220において、1221はPMOS、1222はNMOS、1223は予
め定められた機能動作、好ましくは論理動作を行なう内
部回路、1224,1225は保護ダイオード、1226は保護抵
抗、1227は入力ピンである。PMOS1221とNMOS1222は入力
回路を構成し、ダイオード1224,1225の抵抗1226は入力
保護回路を構成している。この例では、LSI1210が“1"
レベルを出力するとき、V2＜V1であるため電源V1−PMOS
1211−抵抗1226−ダイオード1224−電源V2の経路で大き
な異常電流が流れ続けるため、LSI1210,LSI1220の双方
に次のような障害を引き起す。
（１）LSI1210ではPMOS1211で異常電流による高い電力
消費が起こり、信頼性も低下する。
（２）LSI1220では抵抗1226とダイオード1224で異常電
流による高い電力消費が起こり、信頼性も低下する。
第13図は電源V1で動作するLSI1310と電源V2で動作するL
SI1320の出力同志を接続する場合の例である。
LSI1310において、1311はPMOS、1312はNMOS、1314,1315
は寄生ダイオードであり、PMOS1311とNMOS1312は入力信
号E1,E2でオン・オフが制御されるトライステート出力
回路である。また、1317はLSI1310の出力ピンである。
LSI1320において、1321はPMOS、1322はNMOS、1324,1325
は寄生ダイオードであり、PMOS1321と1322は入力信号
E3,E4で制御されるトライステート出力回路である。
この例では、E3が“1"レベル、E4が“0"レベルで、PMOS
1321,NMOS1322が共にオフ状態で、E1,E2が共に“0"レベ
ルのとき、電源V1−PMOS1311−ダイオード1324−電源V2
の経路で大きな異常電流が流れ続けるため、LSI1310,LS
I1320の双方に次のような障害を引き起こす。
（１）LSI1310ではPMOS1311で異常電流による高い電力
消費が起こり、信頼性も低下する。
（２）LSI1320では寄生ダイオード1324で異常電流によ
る高い電力消費が起こり、信頼性も低下する。
第14図，第15図は電源電圧のミスマツチによる異常電流
を流さないために、周知の従来技術であるオープンドレ
イン型式の出力回路使つた相互接続の例である。
第14図は電源電圧V1で動作するLSI1410の出力を電源電
圧V2（V2＜V1）で動作するLSI1420に入力する場合の例
を示している。
LSI1410において、1411はNMOS、1414は寄生ダイオー
ド、1415は内部回路であり、NMOS1411はオープンドレイ
ン型式の出力回路を構成している。また、1417はLSI141
0の出力ピンである。
LSI1420において、1421はPMOS、1422はNMOS、1423,1424
は保護ダイオード、1426は保護抵抗、1425は内部回路で
ある。また、1427はLSI1420の入力ピンである。1430は
オープンドレイン出力回路1411のプルアツプ抵抗であ
り、一端が低い側の電源V2と同じ電源に接続され、他端
が出力ピン1417が入力ピン1427に接続される。
この例で、内部回路1415が“0"レベルを出力していると
き、NMOS1411はオフであり、電源V2から抵抗1430を通し
て負荷CLが充電され、LSI1420の入力ピン1427は電源V2
に等しい“1"レベルになる。
したがつて、この時、保護ダイオード1423はオンしない
ため異常電流が流れない。
一方、内部回路1415が“1"レベルを出力しているとき、
NMOS1411がオンになり、負荷CLの充電電荷はNMOS1411を
通して放電され、LSI1420の入力ピン1427は“0"レベル
にスイツチされる。このとき、電源V2、抵抗1430、NMOS
1411を通して直流電流が流れるため出力の“0"レベルは
0Vよりも高くなる。
第15図は電源V1で動作するLSI1510と電源V2で動作するL
SI1520の出力同志をオープンドレイン型式の出力回路で
相互接続した例である。
LSI1510において、1511はNMOS、1514は寄生ダイオー
ド、1515は内部回路であり、NMOS1511はオープンドレイ
ン型式の出力回路を構成している。また、1517はLSI151
0の出力ピンである。
LSI1520において、1521はNMOS、1524は寄生ダイオー
ド、1525は内部回路であり、NMOS1521はオープンドレイ
ン型式の出力回路を構成している。また、1530はプルア
ツプ抵抗である。
この例ではLSI1520のNMOS1521がオフで、LSI1510のNMOS
1511がオフのとき、電源電圧V2から抵抗1530を通して負
荷CLが充電され、LSI1520の入力ピン1527の電位はV2の
電位に等しくなり、NMOS1521、寄生ダイード1524も共に
オフのため、異常電流は流れない。
一方、NMOS1511がオンのとき、容量性負荷CLの充電電荷
はNMOS1511を通して放電され、出力ピン1517は“0"レベ
ルにスイツチする。このとき、電源V2、抵抗1530、NMOS
1511を通して直流電流が流れるため出力の“0"レベルは
0Vよりも高くなる。
以上のように、オープンドレイン出力による相互接続で
はチツプ間の電源電圧のミスマツチによる異常電流の問
題を解消できるが、反面、次のような欠点がある。第１
に、出力が“0"レベルのとき、直流電流が流れるため、
消費電力の点から出力数が制限される。また、出力の
“0"レベルも０レベルより高くなり、出力振幅が低下す
る。第２の出力の“1"レベルへのスイツチング速度はプ
ルアツプ抵抗と負荷容量の時定数で決まるため、信号の
伝達が低速になり、高速システムへの適用が困難であ
る。速度を上げるためにプルアツプ抵抗が小さくすると
直流電流による消費電力が増々大きくなり、高速性と消
費電力性の両立は不可能である。
〔発明が解決しようとする問題点〕
以上のように、従来技術で異なる電源電圧で動作するLS
I相互間を接続する場合、異常電流の発生や、消費電力
の増大、遅延時間の増大を招くと云う欠点がある。
本発明の目的は異なる電源電圧の下で動作する環境にお
いても消費電力や遅延時間の増大がなく、正常な相互接
続が可能な論理回路、半導体集積回路装置及び半導体集
積回路装置システムを提供することにある。
〔問題点を解決するための手段〕
上記目的を達成するために、本発明は、出力信号を第１
のLSIから他のLSIへ出力するために、上記他のLSIの動
作電源が第１の電源電位とは異なる第２の電源電位かど
うかを決定し、上記決定結果に従って指示信号を生成す
る相手側電源指示手段と、上記指示信号に応じて、上記
第１の電源電位に基づく上記出力信号の電位か上記第２
の電源電位に基づく上記出力信号の電位を選択する出力
回路制御手段と、上記選択された上記出力信号の電位に
よって上記他のLSIへ上記出力信号を出力する出力回路
とを有することを特徴とする。
〔作用〕
相手側電源指示手段が相手側電源電圧は自身の電源と同
じ第１の電源であることを指示した場合、出力回路制御
手段が出力回路を制御し、出力回路は第１の電源電圧で
動作する相手先LSIに適合するような信号レベルを出力
する。また、相手側電源電圧指示手段が相手側の電源電
圧差は第１の電源電圧差よりも低い第２の電源電圧差で
あると指示した場合、出力回路制御手段が出力回路を制
御し、出力回路は第２の電源電位差で動作する相手側LS
Iに適合するような信号レベルを出力する。
〔実施例〕
第１図は本発明の第１の実施例である。図において、11
0は第１の電源電位差V1（＝V1−０）で動作する第１の
半導体集積回路装置（LSI）、150は第２の電源電位差V2
（＝V2−０）（V2＜V1）で動作する第２の半導体集積回
路装置（LSI）である。LSI110において、111は内部回
路、112〜114は出力回路、115〜117は複数の電源電位の
内の一つを選択する選択信号を発生する選択信号発生回
路となる相手側電源指示手段、125〜127は選択信号に基
づいて複数の電源電位の内の一つを選択する電源電位選
択回路となる出力回路制御手段、131〜133はLSI110の出
力ピンである。尚、図示しないが入力バツフア回路を有
する。
LSI150において、151は内部回路、152〜154は入力バツ
フア回路、155〜157は保護抵抗、161〜166は保護ダイオ
ード、171〜173はLSI150の入力ピンである。尚、図示し
ないが出力バツフア回路を有する。本実施例ではLSI110
の出力が接続される相手側LSI150は第１の電源電位差V1
よりも低い第２の電源電位差V2で動作するため、LSI110
に設けられた相手側電源指示手段115〜117はすべて相当
側電源電位差がV2であることを出力回路制御手段125〜1
27に指示する。したがつて、出力回路制御手段125〜127
は出力回路112〜114を制御し、相手側LSIの電源に適合
する信号レベルを出力する。例えば、第１の電源電圧が
５ボルトで、相手側のLSIが第２の電源電圧３ボルトで
動作するとき、出力回路131〜133は夫々略０ボルトの
“0"レベルと略３ボルトの“1"レベルを出力する。した
がつて、第12図，第13図で説明したような電源電圧の高
いLSI110から保護抵抗、保護ダイオードを通つて第２の
電源へ流れ込む異常電流の発生は起こらない。
第２図は本発明の第２実施例である。図において、210
は第１の電源電圧V1で動作するLSI、220は第２の電源電
圧V2（V2＜V1）で動作するLSIである。LSI220は第１図
のLSI150と構成が同じなので説明は省略する。LSI210に
おいて、211は内部回路、212〜214は出力回路、216は相
手側電源指示手段、217は出力回路制御手段、201〜203
はLSI210の出力ピンであり、図示しないが入力バツフア
回路を有する。
本実施例では相手側LSI220の電源電圧がV2で動作するた
め、相手側電源指示手段216は相手側電源電位差がV2で
あることを出力回路制御手段217に指示する。出力回路
制御手段217の出力は出力回路212〜214のすべてに接続
されているため、出力回路212〜214は相当側LSI220の電
源電圧V2に適合する信号レベルを出力する。たとえば、
V2が３ボルトのとき、出力回路212〜214は０ボルトの
“0"レベルと３ボルトの“1"レベルを出力する。したが
つて、第１図の実施例と同様に、電源電圧の高いLSI210
から保護抵抗、保護ダイオードを通つて第２の電源V2へ
流れ込む異常電流の発生は起こらない。
第１図の実施例と第２図の実施例の特徴的な違いは、出
力回路が個別に制御されるか、一括してグループ単位で
制御されるかにある。
第１図の実施例では相手側電源指示手段115〜117と出力
回路制御手段125〜127が出力回路112〜114の夫々に対応
して設けられているのに対し、第２図の実施例では１つ
の相手先電源指示手段と１つの出力回路制御手段が出力
回路212〜214に共通に設けられている。このような一括
制御は例えば相手側LSIがメモリLSIである場合のように
特定されている場合に有効である。
第３図は本発明の第３の実施例である。図において、31
0は第１の電源電圧V1で動作するLSI、330は第２の電源
電圧V2で動作するLSI、340,350は第１の電源で動作する
LSIである。
本実施例では第１の電源電圧で動作するLSI310は第１の
電源圧V1で動作するLSI340,350と第２の電源V2で動作す
るLSI330の両方に接続される。
LSI310において、311は内部回路、312〜314は出力回
路、315,316は相手側電源指示手段、317,318は出力回路
制御手段、321〜323はLSI310の出力ピンである。
LSI330,340,350において、331,341,351は内部回路、33
2,342,352は入力回路、333,334,343,344,353,354は保護
ダイオード、335,345,355は保護抵抗である。
LSI310は出力回路312の出力は第２の電源電圧V2で動作
するLSI330に接続されるため、相手側電源指示手段315
は相手側電源電圧がV2であることを出力回路制御手段31
7に指示する。これにより、出力回路312は相手側LSI330
の電源電圧V2に適合するように０ボルトの“0"レベルと
V2ボルトの“1"レベルを出力する。出力回路313の出力
は第１の電源電位差V1で動作するLSI340に接続されてい
るため、相手側電源指示手段310は相手側電源電圧がV1
であることを出力回路制御手段318に指示する。これに
より、出力回路313は相手側LSI340の電源電圧V1に適合
するように０ボルトの“0"レベルとV1ボルトの“1"レベ
ルを出力する。
出力回路314は相手側電源指示手段と出力回路制御手段
がなく、０ボルトの“0"レベルとV1ボルトの“1"レベル
を出力する。したがつて、出力回路314の接続先は電源
電圧V1で動作するISIに限定されている。
第４図は本発明の第４の実施例である。図において、41
0は第１の電源電位差V1で動作するLSI、420は第２電源V
2（V2＜V1）で動作するLSIである。
LSI410において、411は内部回路、412は出力回路、413
は入力回路、414は相手側電源指示手段、415は出力回路
制御手段、416はLSI410の入力と出力を兼ねた入出力ピ
ンである。
LSI420において、421は内部回路、422は出力回路、423
は入力回路、426はLSI420の入力と出力を兼ねた入出力
ピンである。
LSI420の電源電位差がV2であるため相当側電源指示手段
414は相手側電源電位差がV2であること出力回路制御手
段415に指示する。これにより、出力回路制御手段415は
出力回路412を制御し、出力回路412は相手側電源V2に適
合するように０ボルトの“0"レベルとV2ボルトの“1"レ
ベルを出力する。
一方、出力回路制御手段415は出力回路412を制御するば
かりでなく、入力回路413も同時に制御し、入力回路413
の論理閾値を第２の電源V2で動作するLSI420の出力回路
422の出力レベルに最も良く適合するように制御する。
具体的な例として、出力回路422の“0"レベルが０ボル
トで、“1"レベルがV2ボルトのとき、入力回路の好まし
い論理閾値はV2/2ボルトである。
第５図は入力回路413の具体的な構成例を示している。
（ただし、保護回路は省略されている。）図において、
501はPMOS、502,503はNMOSである。
図において、出力回路制御手段の出力417が“0"レベル
のとき、NMOS503はオフである。したがつて、このと
き、入力回路の論理閾値はPMOS501とNMOS502のサイズで
決められる。入力VINが０ボルトからV1ボルトの信号の
とき好ましい論理閾値はV1/2ボルトである。
一方、出力回路制御手段415の出力417が“1"レベルのと
き、NMOS503がオンになり、501〜504のMOSサイズを適当
な値に設定することにより論理閾値をV2/2に設定するこ
とができる。
第６図（Ａ）〜（Ｃ）に相手電源指示手段の具体的な実
施例を示す。
第６図（Ａ）において、600は第１の電源電位差V1で動
作するLSI、601は出力回路、603は出力回路制御手段、6
02,604は夫夫LSI600の入力ピンと出力ピンである。本実
施例では相手側電源指示手段が入力ピン602であり、入
力ピン602に与えられる２値の信号で、相手側LSIの電源
電位差がV1かV2かを指示するものである。
第６図（Ｂ）において、611は出力回路、613は出力回路
制御手段、612はフリツプフロツプ、614はLSI600の出力
ピンである。本実施例では相手側電源指示手段がフリツ
プフロツプ612であり、このフリツプフロツプに“0"レ
ベル又は“1"レベルのデータを書込むことにより相手先
電源電位差がV1かV2かを指示するものである。
第６図（Ｃ）において、621は出力回路、623は出力回路
制御手段、622は相手側電源識別手段、625,624は夫々、
LSI600の入力ピンと出力ピンである。本実施例では、入
力ピン625に相手先電源電位差が与えられ、これを電源
識別手段622で識別する。電源識別手段622は例えばコン
パレータで構成され、一方の入力に参照電圧VRが与えら
れ、他方の入力に相手側電源が与えられ、両者の比較に
より、相手先電源電位差がV1かV2かを指示するものであ
る。
第７図（Ａ）〜（Ｃ）は本発明論理回路700の具体的な
実施例を示す。
第７図（Ａ）において、701は相手側電源指示手段、702
はインバータ、703,704,705はPMOS、706はNMOS、708はL
SI300の出力ピン、709は第１電源V1の入力ピン、710は
基準電位（例えば０ボルト）ピン、707は相手側電源を
入力するピンである。
本実施例ではインバータ702とPMOS703、704で出力回路
制御手段を構成し、第１の半導体スイツチ回路となるPM
OS705と第２の半導体スイツチ回路となるNMOS706で出力
回路を構成している。PMOS703のソースはピン709から第
１の電源電位V1が入力され、PMOS704のソースはピン707
から相手側電源電位V2か入力され、夫夫のドレインは共
通接続されてPMOS705のソースに接続される。
いま、相手側電源指示手段701の出力が“0"レベルのと
き、PMOS703はオフになり、PMOS704がオンになる。した
がつて、PMOS705のソースには相手側電源V2が印加され
る。PMOS705のソース・ドレイン電流路によつて、電源
電位V2から容量性負荷に接続される出力端子708への電
流路が形成される。また、入力信号となる図示しない内
部回路の出力信号NMOS706のゲートも接続され、出力端
子708からV2とは異なる電源電位となる接地電位への電
流路は、NMOS706のソース・ドレインの電流路によつて
形成される、尚、PMSO705とNMOS706とは過渡状態では共
にオン状態になる場合もあるが、定常状態では共にオン
状態にならない様に動作する。このため、PMOS705とNMO
S706からなる出力回路の“0"レベルは０ボルトになり、
“1"レベルはV2ボルトになる。
逆に、相手側電源指示手段701の出力が“1"レベルのと
きは、PMOS703がオン、PMOS704がオフになる。したがつ
て、PMOS705のソースには電源電位V1が印加され、出力
回路の“0"レベルは０ボルト、“1"レベルはV1ボルトに
なる。
第７図（Ｂ）の実施例ではピンを通して相手側電源V2を
導入する代りに、LSI700の内部に周知の直列降下型電源
回路（シリーズレギユレータ）717が設けられており、
その出力電圧が相手側電源V2に等しくなるように設定さ
れる。相手側電源電位に応じて出力の“1"レベルがV1ボ
ルトになるか、V2ボルトになるかの動作は第７図（Ａ）
の実施例と同じである。
第７図（Ｃ）の実施例ではピンを通して相手側電源電位
差V2を入力する代りに、LSI700の内部にレベルシフト回
路727が設けられており、その出力電圧が相手側電源電
位差V2に等しくなるようにレベルシフトが行われる。相
手側電源に応じて出力の“1"レベルがV1ボルトになる
か、V2ボルトになるかは第７図（Ａ）の実施例と同じで
ある。
尚、第７図（Ａ）〜（Ｃ）に於いて、PMOS703,713,723
の代わりにPMOS704,714,724と相手補的に動作するNMOS
を設いて、反転回路702,712,722を省略することも可能
である。
第16図に第１の電源（5V）で動作するCMOSLSIと第２の
電源（3V）で動作するCMOSLSIのより詳細な実施例を示
す。
図において、1610は5V電源で動作するCMOSLSI,1640は3V
電源で動作するCMOSLSIである。
LSI1610において、1611は基準電位ピン、1612は5V電源
が供給される電源ピン、1613は出口ピン、1614は相手側
の3V電源が供給される電源ピン、1615は相手側電源指示
手段としてのプログラムであり、本実施例では“0"レベ
ルの基準電位に接続されている。1616は5V電源で動作す
るインバータ回路、1617〜1619はPMOSであり、1620は第
２の半導体スイツチ回路となるNMOSである。また、1621
は5V電源で動作する内部ゲート回路、1622は5V電源であ
る。
本実施例では、ピン1615が基準電位に接続されているた
め、PMOS1617がオンになり、一方インバータ1616の出力
は“1"レベルになるので、PMOS1618はオフになる。この
ため、第１の半導体スイツチ回路となるPMOS1619のソー
スには第２の電源3Vが供給される。
したがつて、PMOS1619,NMOS1620からなるインバータ回
路は内部ゲート1621の出力レベルに応じて3V電源で動作
する第２のLSI1640に適合した０ボルト又は3Vをピン161
3,1643に出力する。
LSI1640において、1641は基準電位ピン、1642は3V電源
が供給される電源ピン、1643は入力ピン、1644は保護抵
抗、1645,1646は保護ダイオード、1647はPMOS、1648はN
MOSであり、PMOS1647とNMOS1648は3V電源で動作する入
力回路を構成している。また、1649は3V電源で動作する
内部回路ゲート、1650は3V電源である。入力ピン1643に
は０ボルトから3Vまでの信号が入力されるので保護ダイ
オード1645は通常の動作状態でオンになることは有り得
ない。
したがつて、異種電源下で動作するLSI1610と1640間の
正常な接続関係が保障される。
第18図は本実施例の動作タイムチヤートを示すものであ
る。図において、第18図（ａ）は5V電源で動作する内部
ゲート1621の出力波形であり、“1"レベルは5V、“0"レ
ベルは0Vである。第18図（ｂ）は第16図のLSI1610の出
力ピン1613とLSI1640の入力ピン1643の波形であり、実
線で示すように、第16図の相手側電源指示ピン1615が基
準電位に接続されているため、“1"レベルは3V、“0"レ
ベルは0Vになつている。なお、図中、点線で示す波形は
相手側電源が5Vの場合の波形であり、“1"レベルは5Vに
なつている。第18図（ｃ）は第16図の内部ゲート1649の
入力波形、すなわち、PMOS1647,NMOS1648で構成され、3
V電源で動作する入力回路の出力波形であり、その“1"
レベルは3V,“0"レベルは0Vである。
第17図に第１の電源電圧（5V）で動作するBICMOSLSIと
第２の電源電圧（3V）で動作するCMOSLSIのより詳細な
実施例である。
図において、1710は5V電源電圧で動作するBICMOSLSI、1
740は3V電源電圧で動作するCMOSLSIである。
LSI1710において、1711は基準電位ピン、1712は5V電源
が供給される電源ピン、1713は出力ピン、1714は相手側
の3V電源が供給される電源ピン、1715は相手側電源指示
手段としてのプログラムピン、1716は5V電源で動作する
インバータ回路、1717〜1719はPMOSであり、1720〜1722
はNMOSである。ここで、NPNバイポーラトランジスタ172
3はそのコレクタ・エミツタ電流路が選択された電源電
位（3Vor5V）から、容量性負荷となる第２のLSIの入力
バツフアに接続される出力端子1713への電流路を形成す
る。また、NPNバイポーラトランジスタ1724は、そのコ
レクタ・エミツタ電流路が出力端子1713から接地電位へ
の電流路を形成する。
PMOS1719は内部回路1725の出力信号に応答して、そのソ
ース・ドレイン電流路が、選択された電源からNPN1723
のベースへの電流路を形成し、NMOS1721は内部回路の出
力信号に応答して、そのソース・ドレイン電流路が出力
端子1713からNPN1724のベースへの電流路を形成してNPN
1724をOFFからONへ駆動する。また、NMOS1720は内部回
路の出力信号に応答して、そのソース・ドレイン電流路
がNPN1723のベースから接地電位への電流路を形成し、N
PN1723のベースに蓄積された電荷を引き抜いて、NPN172
3をONからOFFへする。さらに、NMOS1722はNPN1723のON,
OFFに応答して、そのソース・ドレイン電流路がNPN1724
のベースから接地電位への電流路を形成して、NPN1724
のベースに蓄積された電荷を引き抜いて、PNP1724をON
からOFFへ移行させる。また、1723,1724はNPNトランジ
スタであり、1725は5V電源で動作する内部ゲート、1726
は5V電源である。
本実施例では、ピン1715が基準電位に接続されているた
め、PMOS1717がオンになり、一方、インバータ1716の出
力は“1"レベルになるので、PMOS1718はオフになる。こ
のため、PMOS1719のソースとNPNトランジスタ1723のコ
レクタには第２の電源3Vが供給される。
したがつて、PMOS1719,NMOS1720,1721,1722、NPNトラン
ジスタ1723,1724とからなるBICMOSインバータ回路は内
部ゲート1725の出力レベルに応じて3V電源で動作する第
２のLSI1740に適合した（０＋VBE）Ｖまたは（3.0＋
VBE）Ｖをピン1713,1743に出力する。ただし、VBEはNPN
トランジスタ1723,1724のベース・エミツタ間接合電圧
で約0.7Vである。
LSI1740において、1741は基準電位ピン、1742は3V電源
電位が供給される電源ピン、1743は入力ピン、1744は保
護抵抗、1745,1746は保護ダイオード、1747はPMOS、174
8はNMOSであり、PMOS1747とNMOS1748は3V電源で動作す
る入力回路を構成している。また、1749は3V電源で動作
する内部ゲート、1750は3V電源である。前述のように、
入力ピン1743には（０＋VBE）から（3.0＋VBE）までの
信号が入力されるので保護ダイオード1745は通常の動作
状態ではオンになることは有り得ない。
したがつて、異種電源電圧下で動作するLSI1710と1740
間の正常な接続関係が保障される。
第19図は本実施例の動作タイムチヤートを示すものであ
る。図において、第19図（ａ）は5V電源電圧で動作する
内部ゲート1725の出力であり、“1"レベルは5V、“0"レ
ベルは0Vである。第19図（ｂ）は第17図のLSI1710の出
力ピン1713とLSI1740の入力ピン1743の波形であり、実
線で示すように、第17図の相手側電源指示ピン1715が基
準電位に接続されているため、“1"レベルは（3.0−
VBE）＝2.3V、“0"レベルは（０＋VBE）＝0.7Vになつて
いる。なお、図中、点線で示す波形は相手側電源が5Vの
場合の波形であり、“1"レベルは（5.0−VBE）＝4.3Vに
なつている。第19図（ｃ）は第17図の内部ゲート1749の
入力波形、すなわち、PMOS1747,NMOS1748で構成され、3
V電源で動作する入力回路の出力波形であり、その“1"
レベルは3V、“0"レベルは0Vである。
尚、LSI1740の入力バツフア回路も、LSI1710の出力バツ
フア回路と同様なBi−CMOS回路を設いることをできる。
また、第18図に於けるLSI1610とLSI1640とは異なる半導
体基板に集積化しても、また、同一半導体基板に集積化
しても良い。第１図〜第３図，第17図等でも同様であ
る。
〔発明の効果〕
以上の説明で明らかなように本発明によるとLSIのユー
ザーは相互接続に供う電力消費の増大や信頼性の低下、
外付け部品の追加、信号遅延の問題から解放され、異な
る電源仕様の複数のLSIを自在に組合せて所望の電子回
路装置を構成できるという効果がある。
また、LSIのメーカは１つのLSIが異なる電源仕様のLSI
のいずれにも接続できるため、ユーザー毎のカスタム設
計が不要になり、製造コストを大幅に削減することがで
きるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図、第４図は本発明の第４の実施例を示す
図、第５図は入力回路の具体的実施例を示す図、第６図
は相手先電源指示手段の実施例を示す図、第７図は出力
回路制御手段の実施例を示す図、第８図は従来例となる
異種電源下で動作する複数LSIの接続例を示す図、第９
図は従来例となるECL回路の接続例を示す図、第10図はC
MOS回路の１例を示す図、第11図はBICMOS回路の１例を
示す図、第12図は従来例となる異種電源で動作するLSI
の出力と入力の接続例を示す図、第13図は従来例となる
異種電源で動作するLSIの出力同志の接続例を示す図、
第14図は従来例となる異種電源で動作するLSIの出力と
入力をオープンドレイン出力で接続した例を示す図、第
15図は異種電源で動作するLSIの出力同志をオープンド
レイン出力で接続した例を示す図、第16図は本発明の第
５の実施例を示す図、第17図は本発明の第６の実施例を
示す図、第18図は第16図のタイムチヤート、第19図は第
17図のタイムチヤートである。 110……第１の半導体集積回路装置、150……第２の半導
体集積回路装置。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−30419（ＪＰ，Ａ) 特開 昭57−10822（ＪＰ，Ａ) 実開 昭56−137236（ＪＰ，Ｕ)

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】動作電源が第１の電源電位で、論理演算を
    行う論理回路を有する第１のLSIを有し、上記第１のLSI
    から他のLSIへ出力信号を出力する半導体集積回路装置
    において、 上記出力信号を上記第１のLSIから他のLSIへ出力するた
    めに、上記他のLSIの動作電源が上記第１の電源電位と
    は異なる第２の電源電位かどうかを決定し、上記決定結
    果に従って指示信号を生成する相手側電源指示手段と、 上記指示信号に応じて、上記第１の電源電位に基づく上
    記出力信号の電位か上記第２の電源電位に基づく上記出
    力信号の電位を選択する出力回路制御手段と、 上記選択された上記出力信号の電位によって上記他のLS
    Iへ上記出力信号を出力する出力回路とを有することを
    特徴とする半導体集積回路装置。
  2. 【請求項２】特許請求の範囲第１項において、 上記相手側電源指示手段は、外部から与えられる２値信
    号を取り込み、上記他のLSIは上記第１の電源電位で動
    作するLSIか上記第１の電源電位とは異なる第２の電源
    電位で動作するLSIかを指示することを特徴とする半導
    体集積回路装置。
  3. 【請求項３】特許請求の範囲第１項において、 上記相手側電源指示手段は、フリップフロップ回路を含
    み、上記フリップフロップ回路に０レベルデータまたは
    １レベルデータを書き込むことにより、上記他のLSIは
    上記第１の電源電位で動作するLSIか上記第１の電源電
    位とは異なる第２の電源電位で動作するLSIかを指示す
    ることを特徴とする半導体集積回路装置。
  4. 【請求項４】特許請求の範囲第１項において、 上記相手側電源指示手段は、上記他のLSIの電源電位と
    あらかじめ設定された参照電圧とを比較する電源識別手
    段とを有し、上記電源識別手段によって、上記他のLSI
    は上記第１の電源電位で動作するLSIか上記第１の電源
    電位とは異なる第２の電源電位で動作するLSIかを指示
    することを特徴とする半導体集積回路装置。
  5. 【請求項５】特許請求の範囲第１項において、 上記出力回路制御手段は、少なくとも一つの上記指示信
    号に応答して、上記指示された電源電位から容量性負荷
    に接続される出力端子への間の第１の電流路を形成する
    第１の半導体スイツチ回路と、少なくとも一つの上記指
    示信号に応答して、定常状態では上記第１の半導体スイ
    ツチ回路とは同時には、オン状態にはならないで、上記
    出力端子から上記指示された電源電位とは異なる電源電
    位への間の第２の電流路を形成する第２の半導体スイツ
    チ回路とを具備することを特徴とする半導体集積回路装
    置。
  6. 【請求項６】特許請求の範囲第１項において、 上記出力回路制御手段は、上記指示信号に応答して上記
    二つの電源電位の内の一方を選択する第３の半導体スイ
    ツチ回路と、上記指示信号の反転信号に応答して上記二
    つの電源電位の内の他方を選択する第４の半導体スイツ
    チ回路とから構成される電源電位選択回路を有すること
    を特徴とする半導体集積回路装置。
  7. 【請求項７】特許請求の範囲第１項において、 上記出力回路制御手段は、上記指示信号に応答して上記
    二つの電源電位の内の一方を選択する第５の半導体スイ
    ツチ回路と、上記指示信号に応答して上記第５の半導体
    スイツチ回路とは相補的に動作して上記二つの電源電位
    の内の他方を選択する第６の半導体スイツチ回路とから
    構成される電源電位選択回路を有することを特徴とする
    半導体集積回路装置。
  8. 【請求項８】特許請求の範囲第１項において、 上記出力回路制御手段は、上記指示信号に応じて、複数
    の電源電位の内の一つを選択する電源電位選択回路を有
    することを特徴とする半導体集積回路装置。
  9. 【請求項９】特許請求の範囲第１項において、 上記出力回路制御手段は、上記第１の電源電位から上記
    第１の電源電位とは異なる電源電位を生成する電源電位
    変換手段とを有し、上記指示信号に応じて、上記第１の
    電源電位を選択する第７の半導体スイツチ回路と、上記
    指示信号に応じて、上記生成された電源電位を選択する
    第８の半導体スイツチ回路とから構成される電源電位選
    択回路を有することを特徴とする半導体集積回路装置。
  10. 【請求項１０】特許請求の範囲第９項において、 上記電源電位変換手段は、直列降下型電源回路（シリー
    ズレギュレータ）を有することを特徴とする半導体集積
    回路装置。
  11. 【請求項１１】特許請求の範囲第９項において、 上記電源電位変換手段は、レベルシフト回路を有するこ
    とを特徴とする半導体集積回路装置。
  12. 【請求項１２】特許請求の範囲第１項において、 上記出力回路は、上記出力回路制御手段によって選択さ
    れた電源電位と接地電位から、少なくとも一つの入力信
    号に応答して、出力信号を生成し、出力することを特徴
    とする半導体集積回路装置。
  13. 【請求項１３】特許請求の範囲第１項において、 上記出力回路は、少なくとも一つの入力信号に応答し
    て、出力信号を出力するために、上記出力回路制御手段
    で選択された電源電位から容量性負荷に接続される出力
    端子への間の第３の電流路を形成する第９の半導体スイ
    ツチ回路と、少なくとも一つの入力信号に応答して、定
    常状態では上記第９の半導体スイツチ回路とは同時に
    は、オン状態にはならないで、上記出力端子から接地電
    位への間の第４の電流路を形成する第10の半導体スイツ
    チ回路とを具備することを特徴とする半導体集積回路装
    置。
  14. 【請求項１４】特許請求の範囲第13項において、 上記第９の半導体スイツチ回路は、ゲートが上記少なと
    も一つの入力信号に接続され、ソースとドレインとの電
    流路が上記第３の電流路を形成する少なくとも一つの電
    界効果型トランジスタで構成される第９の半導体スイツ
    チ回路であることを特徴とする半導体集積回路装置。
  15. 【請求項１５】特許請求の範囲第14項において、 上記少なくとも一つの電界効果型トランジスタは、第１
    導電型の電界効果型トランジスタであることを特徴とす
    る半導体集積回路装置。
  16. 【請求項１６】特許請求の範囲第13項において、 上記第10の半導体スイツチ回路は、ゲートが上記少なく
    とも一つの入力信号に接続され、ソースとドレインとの
    電流路が上記第４の電流路を形成する少なくとも一つの
    電界効果型トランジスタで構成される第10の半導体スイ
    ツチ回路であることを特徴とする半導体集積回路装置。
  17. 【請求項１７】特許請求の範囲第16項において、 上記少なくとも一つの電界効果型トランジスタは、第２
    導電型の電界効果型トランジスタであることを特徴とす
    る半導体集積回路装置。
  18. 【請求項１８】特許請求の範囲第13項において、 上記第９の半導体スイツチ回路は、コレクタとエミツタ
    との電流路が上記第３の電流路を形成する少なくとも一
    つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
    ースとドレインとの電流路が上記選択された電源電位か
    ら上記少なくとも一つのバイポーラトランジスタのベー
    スへの電流路を形成する少なくとも一つの電界効果型ト
    ランジスタと、 上記少なくとも一つのバイポーラトランジスタのベース
    に接続され、上記ベースに蓄積された電荷を引き抜く半
    導体素子とで構成される第９の半導体スイツチ回路であ
    ることを特徴とする半導体集積回路装置。
  19. 【請求項１９】特許請求の範囲第18項において、 上記少なくとも一つのバイポーラトランジスタは、第１
    導電型のベースと第２導電型のコレクタと第２導電型の
    エミツタとを有するバイポーラトランジスタであり、上
    記少なくとも一つの電界効果型トランジスタは、第１導
    電型の電界効果型トランジスタであることを特徴とする
    半導体集積回路装置。
  20. 【請求項２０】特許請求の範囲第13項において、 上記第10の半導体スイツチ回路は、 コレクタとエミツタとの電流路が上記第４の電流路を形
    成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
    ースとドレインとの電流路が上記出力端子から上記少な
    くとも一つのバイポーラトランジスタのベースへの電流
    路を形成する少なくとも一つの電界効果型トランジスタ
    と 上記少なくとも一つのバイポーラトランジスタのベース
    に接続され、上記ベースに蓄着された電荷を引き抜く半
    導体素子とで構成される第10の半導体スイツチ回路であ
    ることを特徴とする半導体集積回路装置。
  21. 【請求項２１】特許請求の範囲第20項において、 上記少なくとも一つのバイポーラトランジスタは、第１
    導電型のベースと第２導電型のコレクタと第２導電型の
    エミツタとを有するバイポーラトランジスタであり、上
    記少なくとも一つの電界効果型トランジスタは、第２導
    電型の電界効果型トランジスタであることを特徴とする
    半導体集積回路装置。
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