JP2004039689A - 電子回路装置 - Google Patents
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Abstract
【課題】各電子素子の素子間接続用端子、外部接続用端子および入出力インターフェース回路の配置を最適化することにより、電力消費の抑制および信号伝達時間の短縮を実現することができる電子回路装置を提供する。
【解決手段】各半導体チップ１，２の互いに隣接する１辺には、接続用パッド３のみが集まって配置されており、残りの他の３辺に沿って入出力インターフェース回路５や、テスト用パッド６、外部接続用パッド７が配置されている。そして、さらに接続用パッド３と電子回路１ａ，２ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【選択図】図１
【解決手段】各半導体チップ１，２の互いに隣接する１辺には、接続用パッド３のみが集まって配置されており、残りの他の３辺に沿って入出力インターフェース回路５や、テスト用パッド６、外部接続用パッド７が配置されている。そして、さらに接続用パッド３と電子回路１ａ，２ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電子回路装置に関し、特に半導体チップ等の複数の電子素子が一つの電子部品として組み立てられている、いわゆるマルチチップモジュール技術を適用した電子回路装置に関する。
【０００２】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、１チップに高度なシステム機能を詰め込んだシステムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ ＯｎＣｈｉｐ） が注目を集めている。
【０００３】
システムオンチップは、従来ボード上で実現してきたシステムを一つのシリコンチップ上で実現するもので、低消費電力、高性能、実装面積削減というメリットが大きいものである。
【０００４】
しかし、最近、システムオンチップの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となり始め、システムオンチップと同等の機能を短期間、低コストで実現できる可能性を秘めるシステムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目されている。
【０００５】
システムインパッケージとは、複数のＬＳＩを単一のパッケージに封止してシステム化を実現したものであり、最終的にはシステムオンチップと同等の機能を低コストで供給することを目指すものである。
【０００６】
システムインパッケージのような従来のマルチチップモジュールでは、基板に実装される各半導体チップの最外周には電子回路に接続する入出力インターフェース回路を介して複数の接続用パッドが配置されており、半導体チップ間の電気的な接続は、基板に形成された配線と両者の接続用パッドとをワイヤーボンディングやはんだボールにより接続することにより行なわれている。
【０００７】
ＳＥＭＩ Ｔｅｃｈｎｏｌｏｇｙ Ｓｙｍｐｏｓｉｕｍ ２００１のセッション９におけるパッケージングの講演では、従来のシステムインパッケージにおいて、コスト低減等のため実装する半導体チップとして標準品を使用するために、標準インターフェース回路を使うことによる無駄な消費電力が発生することが指摘されている。そして、このような消費電力の増大を抑制すべく、半導体チップに標準の入出力インターフェース回路とは別にマルチチップモジュール用の低付加容量の入出力インターフェース回路を搭載する提案がなされている。
【０００８】
【発明が解決しようとする課題】
しかしながら、システムインパッケージのようなマルチチップモジュールでは、複数の半導体チップが搭載されているが、各半導体チップのパッドの中には、必ずしもチップ内の電子回路とモジュール外部との間の接続を司るわけではなく、内部の半導体チップ同士の接続に用いられるパッドもある。
従って、全てのパッドと電子回路との間に入出力インターフェースを設けることは、面積的にも無駄であり、消費電力の大きい入出力インターフェース回路の介在により、全体として余計な電力を消費してしまう。
【０００９】
このような観点から、特開平７−１５３９０２号公報には、論理回路のコア部のみからなる半導体チップを用意し、システムインパッケージの外周において、入出力インターフェース回路のみが形成された半導体チップを用意して、コア部のみからなる半導体チップ間の接続を入出力インターフェース回路を介さずに接続する技術が開示されている。
【００１０】
しかしながら、高速かつ低消費電力なシステムインパッケージを実現するためには、従来のような標準品を用いたり、特開平７−１５３９０２号公報に記載の技術のように一律に機能を分けた半導体チップを作製する方法を採用するのではなく、所望の機能を実現するために搭載する複数の半導体チップの配置および接続関係を考慮した上で、各半導体チップに形成するパッド配置や入出力インターフェース回路の配置等を最適なものとなるようにレイアウト設計し、各半導体チップ間の接続を最短距離にすることが重要である。
【００１１】
本発明は上記の事情に鑑みてなされたものであり、その目的は、各電子素子の素子間接続用端子、外部接続用端子および入出力インターフェース回路の配置を最適化することにより、電力消費の抑制および信号伝達時間の短縮を実現することができる電子回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、基板上に電子回路を有する電子素子が複数搭載され、前記電子素子間が電気的に接続されてなる電子回路装置であって、各電子素子は、接続が必要な他の前記電子素子に隣接する辺に沿って配置され、入出力インターフェース回路を介さずに前記電子回路に接続された複数の素子間接続用端子と、他の辺に沿って配置され、前記入出力インターフェース回路を介して前記電子回路に接続された複数の外部接続用端子とを有する。
【００１３】
他の辺に沿って配置され、前記電子回路のテストのためのテスト用端子を複数有し、前記テスト用端子は、前記入出力インターフェース回路を介して前記電子回路に接続されている。
【００１４】
接続が必要な他の前記電子素子に隣接する辺に沿って、前記素子間接続用端子よりも内側に配置された、前記電子回路のテストのためのテスト用端子を複数有し、前記テスト用端子は、前記入出力インターフェース回路を介して前記電子回路に接続されている。
【００１５】
前記外部接続用端子は、前記電子回路のテストのための接続端子を兼ねる。
【００１６】
本発明の電子回路装置では、各電子素子には、入出力インターフェース回路を介さずに電子回路に接続された複数の素子間接続用端子が、接続が必要な他の電子素子に隣接する辺に沿って配置されていることから、他の辺に配置されるのに比して接続が必要な各電子素子の素子間接続用端子間の距離が短くなり、また、各電子素子の電子回路間において入出力インターフェースを介さずに信号の授受が行なわれる。
【００１７】
【発明の実施の形態】
以下に、本発明の電子回路装置の実施の形態について、図面を参照して説明する。
【００１８】
第１実施形態
図１は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図１に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に２つの半導体チップ１，２が搭載されている。
【００１９】
第１の半導体チップ１は、論理回路あるいはメモリ等の電子回路１ａを備え、第２の半導体チップ２に隣接する１辺に沿って、第２の半導体チップ２との接続を担う接続用パッド３が複数配置されている。この接続用パッド３は、後述するテスト用パッド６およびテスト用兼接続用パッド７よりも小さく、例えば、３０μｍ×３０μｍ角以下である。
【００２０】
接続用パッド３は、電子回路１ａから直接信号を第２の半導体チップ２に伝達できるように、入出力インターフェース回路（Ｉ／Ｏ回路）を介さずに電子回路１ａに電気的に接続されている。また、このような接続用パッド３の配置とするため、第１の半導体チップの電子回路１ａのうち、第２の半導体チップ２との信号の授受を行なう回路を第２の半導体チップ２側に集めるように設計しておく。
【００２１】
さらに、第１の半導体チップ１には、第２の半導体チップ２に隣接する辺以外の他の３辺に沿って、電子回路１ａの外側に、電子回路１ａに接続する入出力インターフェース回路５が複数配置されている。
入出力インターフェース回路５は、取り扱う信号の電圧レベルを外部機器と半導体チップとの間で一致させる等の機能を有し、半導体チップ外からの信号を検知する入力バッファや、チップ外へ信号を駆動する出力バッファ、およびバス形式の双方向性バッファ等がある。
【００２２】
入出力インターフェース回路５の外側には、電子回路１ａのファンクションテスト等のテストを行なう際に、プローバ等と接触させるためのテスト用パッド６と、当該テストを行なう際にプローバ等と接触させ、かつ、テストした後にも支持基板との接続用として用いるテスト用兼接続用パッド７が複数配置されている。なお、テスト用兼接続用パッド７が本発明の外部接続用端子に相当する。
【００２３】
テスト用パッド６およびテスト用兼接続用パッド７は、入出力インターフェース回路５を介して電子回路１ａに接続されている。これにより、テスト時および使用時に、外部機器との信号の電圧レベルを一致させて、電気的な信号の授受が行なわれる。
【００２４】
第２の半導体チップ２は、論理回路あるいはメモリ等の電子回路２ａを備え、第１の半導体チップ１に隣接する１辺に沿って、第１の半導体チップ１との接続を担う接続用パッド３が複数配置されている。
【００２５】
接続用パッド３は、電子回路１ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第２の半導体チップの電子回路２ａのうち、第１の半導体チップ１との信号の授受を行なう回路を第１の半導体チップ１側に集めるように設計しておく。
【００２６】
さらに、第２の半導体チップ２には、第１の半導体チップ１に隣接する辺以外の他の３辺に沿って、電子回路２ａの外側に、電子回路２ａに接続する入出力インターフェース回路５が複数配置されている。
【００２７】
入出力インターフェース回路５の外側には、第１の半導体チップ１と同様に、入出力インターフェース回路５を介して電子回路１ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００２８】
上記の第１の半導体チップ１および第２の半導体チップ２の接続用パッド３同士が、接続配線４により接続されることにより、第１の半導体チップ１および第２の半導体チップ２が電気的に接続されることとなる。
【００２９】
本実施形態に係る電子回路装置は、図１に示すように、２つの半導体チップ１，２を一群として見ると、半導体チップ群１，２の周囲にインターフェース回路５や、テスト用パッド６および外部接続用パッド７が配置された構成をなしており、実質的に一つのチップに電子回路１ａ，２ａが形成された場合のシステムＬＳＩに近い構成を有している。
【００３０】
上記の第１の半導体チップ１および第２の半導体チップ２を接続配線４により接続することとしたが、これは例えば以下に示すように実現される。
図２は、半導体チップ１，２間の電気的接続方法、および支持基板１００への実装の態様の一例を説明するための模式的な断面図である。
【００３１】
図２に示すように、例えば、半導体チップ１，２の接続用パッド３を、接続配線４が形成された接続用半導体チップ１１０を介して接続する。
すなわち、図１に示すような接続配線４が形成された接続用半導体チップ１１０を用意し、当該接続用半導体チップ１１０の接続配線４が形成された面を第１および第２の半導体チップ１，２に向け、接続用半導体チップ１１０の接続配線４と半導体チップ１，２の接続用端子とをバンプ１１１により電気的に接続させて、半導体チップ１，２上に接続用半導体チップ１１０を搭載する。
【００３２】
これにより第１の半導体チップ１の接続用パッド３と、第２の半導体チップ２の接続用パッド３とが、その上に搭載された接続用半導体チップ１１０の接続配線４を介して電気的に接続される。
【００３３】
上記の接続方法を採用する場合には、半導体チップ１，２の電子回路１ａ，２ａの形成面とは反対側の面を支持基板１００に向けて搭載し、半導体チップ１，２のテスト用兼接続用パッド７と、支持基板１００に形成された図示しない配線とをボンディングワイヤ１０２により接続する。なお、この図示しない配線は、それぞれ、周囲に形成された外部接続用パッド１０１に接続されている。
【００３４】
上記構成の電子回路装置では、ボンディングワイヤ１０２を形成せずに、接続用半導体チップ１１０を搭載した状態で、半導体チップ１，２のテスト用パッド６およびテスト用兼接続用パッド７にプローバを接触させることでテストが行なわれる。
テストにより電子回路装置が良品であると判定された場合には、半導体チップ１，２のテスト用兼接続用パッド７と支持基板１００との配線をボンディングワイヤ１０２により接続し、支持基板１００に形成された外部接続用パッド１０１をさらに図示しない実装基板のパッド等に接続することにより使用される。
【００３５】
また、上記の方法の他、図３に示すような方法を採用することにより、半導体チップ１，２間の電気的接続が可能である。
図３は、半導体チップ１，２間の電気的接続方法、および支持基板１００への実装の態様の他の一例を説明するための模式的な断面図である。
【００３６】
図３に示すように、例えば、半導体チップ１，２の接続用パッド３が形成された面を向けて、接続配線４が形成された支持基板１００上に各半導体チップ１，２を搭載する。このとき、支持基板１００の接続配線４と各半導体チップ１，２の接続用パッド３との接続はバンプ１１１を介して行なわれる。
【００３７】
支持基板１００には、接続配線４の他にも、半導体チップ１，２のテスト用パッド６やテスト用兼接続用パッド７と接続するための配線が形成されており、テスト用パッド６およびテスト用兼接続用パッド７と配線との間も、バンプ１１１を介して同時に電気的に接続される。なお、当該配線は、支持基板１００の周囲に形成された接続用パッド１０１のそれぞれに接続されている。
【００３８】
上記構成の電子回路装置では、半導体チップ１，２のテスト用パッド６およびテスト用兼接続用パッド７に配線を介して電気的に接続された外部接続用パッド１０１にプローバを接触させることでテストが行なわれる。
テストにより電子回路装置が良品であると判定された場合には、半導体チップ１，２のテスト用兼接続用パッド７に配線を介して電気的に接続された外部接続用パッド１０１をボンディングワイヤにより図示しない実装基板のパッドと電気的に接続することにより使用されることとなる。
【００３９】
上記構成の本実施形態に係る電子回路装置では、各半導体チップ１，２の互いに隣接する１辺には、接続用パッド３のみが集まって配置されており、残りの他の３辺に沿って入出力インターフェース回路５や、テスト用パッド６、外部接続用パッド７が配置されている。そして、さらに接続用パッド３と電子回路１ａ，２ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【００４０】
このように、各接続用パッド３を互いに隣接する辺のみに設ける、すなわち、接続する相手側の半導体チップに最も近い辺に沿って設けることで、接続配線４により最短距離での接続が可能となり、さらに、信号伝達時間を短縮することができる。
【００４１】
また、各半導体チップ１，２の電子回路１ａ，２ａ間が、余計な入出力インターフェース回路５を介さずに接続されることから、この入出力インターフェース回路５がない分だけ、電力消費が抑制され、信号伝達時間も短縮される。
【００４２】
さらに、本実施形態では、半導体チップ１，２間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。このように、接続配線４の密度が大きくすることができることから、各半導体チップ１，２の一辺に小さい接続用パッド３を集めて配置した場合においても、各接続用パッド３間を確実に接続させることができる。
【００４３】
第２実施形態
図４は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図４に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に３つの半導体チップ１１，１２，１３が搭載されている。なお、図１と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００４４】
第１の半導体チップ１１は、論理回路あるいはメモリ等の電子回路１１ａを備え、第２の半導体チップ１２および第３の半導体チップ１３に隣接する２辺に沿って、第２および第３の半導体チップ１２，１３との接続を担う接続用パッド３が複数配置されている。
【００４５】
接続用パッド３は、電子回路１１ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第１の半導体チップ１１の電子回路１１ａのうち、第２および第３の半導体チップ１２，１３との信号の授受を行なう回路を第２および第３の半導体チップ１２，１３側に集めるように設計しておく。
【００４６】
さらに、第１の半導体チップ１１には、第２および第３の半導体チップ１２，１３に隣接する辺以外の他の２辺に沿って、電子回路１１ａの外側に、電子回路１１ａに接続する入出力インターフェース回路５が複数配置されている。
【００４７】
入出力インターフェース回路５の外側には、入出力インターフェース回路５を介して電子回路１１ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００４８】
第２の半導体チップ１２は、論理回路あるいはメモリ等の電子回路１２ａを備え、第１の半導体チップ１１および第３の半導体チップ１３に隣接する２辺に沿って、第１および第３の半導体チップ１１，１３との接続を担う接続用パッド３が複数配置されている。
【００４９】
接続用パッド３は、電子回路１２ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第２の半導体チップ１２の電子回路１２ａのうち、第１および第３の半導体チップ１１，１３との信号の授受を行なう回路を第１および第３の半導体チップ１１，１３側に集めるように設計しておく。
【００５０】
さらに、第２の半導体チップ１２には、第１および第３の半導体チップ１１，１３に隣接する辺以外の他の２辺に沿って、電子回路１２ａの外側に、電子回路１２ａに接続する入出力インターフェース回路５が複数配置されている。
【００５１】
入出力インターフェース回路５の外側には、入出力インターフェース回路５を介して電子回路１２ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００５２】
第３の半導体チップ１３は、論理回路あるいはメモリ等の電子回路１３ａを備え、第１の半導体チップ１１および第２の半導体チップ１２に隣接する１辺に沿って、第１および第２の半導体チップ１１，１２との接続を担う接続用パッド３が複数配置されている。
【００５３】
接続用パッド３は、電子回路１３ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第３の半導体チップ１３の電子回路１３ａのうち、第１および第２の半導体チップ１１，１２との信号の授受を行なう回路を第１および第２の半導体チップ１１，１２側に集めるように設計しておく。
【００５４】
さらに、第３の半導体チップ１３には、第１および第２の半導体チップ１１，１２に隣接する辺以外の他の３辺に沿って、電子回路１３ａの外側に、電子回路１３ａに接続する入出力インターフェース回路５が複数配置されている。
【００５５】
入出力インターフェース回路５の外側には、入出力インターフェース回路５を介して電子回路１３ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００５６】
第１の半導体チップ１１と第２の半導体チップ１２の接続用パッド３間、第１および第２の半導体チップ１１，１２と第３の半導体チップ１３の接続用パッド３間が、接続配線４によりそれぞれ接続されることで、各半導体チップ間の電気的な接続がなされている。
【００５７】
本実施形態に係る電子回路装置は、第１実施形態と同様、図４に示すように、３つの半導体チップ１１，１２，１３を一群として見ると、半導体チップ群１１，１２，１３の周囲にインターフェース回路５や、テスト用パッド６および外部接続用パッド７が配置された構成をなしており、実質的に一つのチップに電子回路１１ａ，１２ａ，１３ａが形成された場合のシステムＬＳＩに近い構成を有している。
【００５８】
上記の各半導体チップ１１，１２，１３間の接続配線４による接続および支持基板１００への実装については、第１実施形態において図２および図３に示した方法と同様にして行なうことができる。
【００５９】
上記構成の本実施形態に係る電子回路装置によれば、第１実施形態と同様に、各半導体チップ１１，１２，１３間を最短距離で接続配線４により接続することができ、かつ、各半導体チップ１１，１２，１３の各電子回路１１ａ，１２ａ，１３ａ間が、余計な入出力インターフェース回路５を介さずに接続されることから、信号伝達時間の短縮、消費電力の抑制を図ることができる。
【００６０】
さらに、各半導体チップ１１，１２，１３間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。
【００６１】
第３実施形態
図５は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図５に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に２つの半導体チップ２１，２２が搭載されている。なお、図１と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００６２】
第１の半導体チップ２１は、論理回路あるいはメモリ等の電子回路２１ａを備え、第１の半導体チップ２１を区画する４辺に沿って、電子回路２１ａの外側に、電子回路２１ａに接続された入出力インターフェース回路５が複数配置されている。
【００６３】
また、第１の半導体チップ２１には、第２の半導体チップ２２に隣接する１辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第２の半導体チップ２２との接続を担う接続用パッド３が複数配置されている。
【００６４】
接続用パッド３は、電子回路２１ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第１の半導体チップ２１の電子回路２１ａのうち、第２の半導体チップ２２との信号の授受を行なう回路を第２の半導体チップ２２側に集めるように設計しておく。
【００６５】
さらに、第１の半導体チップ２１には、第２の半導体チップ２２に隣接する辺以外の他の３辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００６６】
第２の半導体チップ２２は、論理回路あるいはメモリ等の電子回路２２ａを備え、第２の半導体チップ２２を区画する４辺に沿って、電子回路２２ａの外側に、電子回路２２ａに接続された入出力インターフェース回路５が複数配置されている。
【００６７】
また、第２の半導体チップ２２には、第１の半導体チップ２１に隣接する１辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第１の半導体チップ２１との接続を担う接続用パッド３が複数配置されている。
【００６８】
接続用パッド３は、電子回路２２ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第２の半導体チップ２２の電子回路２２ａのうち、第１の半導体チップ２１との信号の授受を行なう回路を第１の半導体チップ２１側に集めるように設計しておく。
【００６９】
さらに、第２の半導体チップ２２には、第１の半導体チップ２１に隣接する辺以外の他の３辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００７０】
上記の第１の半導体チップ１および第２の半導体チップ２の接続用パッド３同士が、接続配線４により接続されることにより、第１の半導体チップ２１および第２の半導体チップ２２が電気的に接続されることとなる。
【００７１】
上記の第１および第２の半導体チップ２１，２２間の接続配線４による接続および支持基板１００への実装については、第１実施形態において図２および図３に示した方法と同様にして行なうことができる。
【００７２】
上記構成の本実施形態に係る電子回路装置では、第１実施形態と異なり、各半導体チップ２１，２２の互いに隣接する辺には、接続用パッド３以外にも、インターフェース回路５およびテスト用回路６が配置されているが、当該インターフェース回路５およびテスト用回路６は、接続用パッド３と電子回路２１ａ，２２ａとの間の領域に形成され、接続用パッド３は最も外側に配置されている。
また、第１実施形態と同様に、接続用パッド３と電子回路２１ａ，２２ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【００７３】
従って、たとえ半導体チップのレイアウト設計上の問題で、第１実施形態で示したパッドの配置にすることができないような場合であっても、接続用パッド３を互いに隣接する辺で、かつ、最も外側の領域に接続用パッド３を配置することにより、接続配線４により最短距離での接続が可能となり、信号伝達時間を短縮することができる。
【００７４】
また、各半導体チップ２１，２２の電子回路２１ａ，２２ａが、余計な入出力インターフェース回路５を介さずに接続されることから、この入出力インターフェース回路５がない分だけ、電力消費が抑制され、信号伝達時間も短縮される。
【００７５】
さらに、各半導体チップ２１，２２間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。
【００７６】
第４実施形態
図６は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図６に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に３つの半導体チップ３１，３２，３３が搭載されている。なお、図１と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００７７】
第１の半導体チップ３１は、論理回路あるいはメモリ等の電子回路３１ａを備え、第１の半導体チップ３１を区画する４辺に沿って、電子回路３１ａの外側に、電子回路３１ａに接続された入出力インターフェース回路５が複数配置されている。
【００７８】
また、第１の半導体チップ３１には、第２および第３の半導体チップ３２，３３に隣接する２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第２および第３の半導体チップ３２，３３との接続を担う接続用パッド３が複数配置されている。
【００７９】
接続用パッド３は、電子回路３１ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第１の半導体チップ３１の電子回路３１ａのうち、第２および第３の半導体チップ３２，３３との信号の授受を行なう回路を第２および第３の半導体チップ３２，３３側に集めるように設計しておく。
【００８０】
さらに、第１の半導体チップ３１には、第２および第３の半導体チップ３２，３３に隣接する辺以外の他の２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００８１】
第２の半導体チップ３２は、論理回路あるいはメモリ等の電子回路３２ａを備え、第２の半導体チップ３２を区画する４辺に沿って、電子回路３２ａの外側に、電子回路３２ａに接続された入出力インターフェース回路５が複数配置されている。
【００８２】
また、第２の半導体チップ３２には、第１および第３の半導体チップ３１，３３に隣接する２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第１および第３の半導体チップ３１，３３との接続を担う接続用パッド３が複数配置されている。
【００８３】
接続用パッド３は、電子回路３２ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第２の半導体チップ３２の電子回路３２ａのうち、第１および第３の半導体チップ３１，３３との信号の授受を行なう回路を第１および第３の半導体チップ３１，３３側に集めるように設計しておく。
【００８４】
さらに、第２の半導体チップ３２には、第１および第３の半導体チップ３１，３３に隣接する辺以外の他の２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００８５】
第３の半導体チップ３３は、論理回路あるいはメモリ等の電子回路３３ａを備え、第３の半導体チップ３３を区画する４辺に沿って、電子回路３３ａの外側に、電子回路３３ａに接続された入出力インターフェース回路５が複数配置されている。
【００８６】
また、第３の半導体チップ３３には、第１および第２の半導体チップ３１，３２に隣接する１辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第１および第２の半導体チップ３１，３２との接続を担う接続用パッド３が複数配置されている。
【００８７】
接続用パッド３は、電子回路３３ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第３の半導体チップ３３の電子回路３３ａのうち、第１および第２の半導体チップ３１，３２との信号の授受を行なう回路を第１および第２の半導体チップ３１，３２側に集めるように設計しておく。
【００８８】
さらに、第３の半導体チップ３３には、第１および第２の半導体チップ３１，３２に隣接する辺以外の他の３辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００８９】
第１の半導体チップ３１と第２の半導体チップ３２の接続用パッド３間、第１および第２の半導体チップ３１，３２と第３の半導体チップ３３の接続用パッド３間が、接続配線４によりそれぞれ接続されることで、各半導体チップ間の電気的な接続がなされている。
【００９０】
上記の各半導体チップ３１，３２，３３間の接続配線４による接続および支持基板１００への実装については、第１実施形態において図２および図３に示した方法と同様にして行なうことができる。
【００９１】
上記構成の本実施形態に係る電子回路装置によれば、第３実施形態と同様に、各半導体チップ３１，３２，３３の互いに隣接する辺には、接続用パッド３以外にも、インターフェース回路５およびテスト用回路６が配置されているが、当該インターフェース回路５およびテスト用回路６は、接続用パッド３と電子回路３１ａ，３２ａ，３３ａとの間の領域に形成され、接続用パッド３は最も外側に配置されている。
また、第１実施形態と同様に、接続用パッド３と電子回路３１ａ，３２ａ，３３ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【００９２】
従って、たとえ半導体チップのレイアウト上の問題で、第１実施形態で示したパッドの配置にすることができないような場合であっても、各半導体チップの接続用パッド３を互いに隣接する辺で、かつ、最も外側の領域に配置することにより、接続配線４により最短距離での接続が可能となり、信号伝達時間を短縮することができる。
【００９３】
また、各半導体チップ３１，３２，３３の電子回路３１ａ，３２ａ，３３ａが、余計な入出力インターフェース回路５を介さずに接続されることから、この入出力インターフェース回路５がない分だけ、電力消費が抑制され、信号伝達時間も短縮される。
【００９４】
さらに、各半導体チップ３１，３２間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。
【００９５】
本発明の電子回路装置は、上記の実施形態の説明に限定されない。
例えば、インタポーザと称される支持基板１００の構成は特に限定されず、本実施形態のように支持基板１００の半導体チップの搭載面の周囲に外部接続用パッドが配置されている構成の他、支持基板１００の裏面に複数のバンプが配置した構成のものを採用することもできる。
【００９６】
また、接続配線４が形成された接続用半導体チップ１１０を用いたり、支持基板１００に接続用配線４を形成することにより、各半導体チップの接続用パッド３間の電気的接続を行なう例について説明したが、この方法についても特に限定はない。
【００９７】
例えば、支持基板１００に搭載した後に、各半導体チップを被覆する絶縁膜を形成し、当該絶縁膜に接続孔に達するコンタクトホールを形成し、当該コンタクトホール内を埋め込んで各接続用パッド３間を接続するような接続配線４を形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９８】
【発明の効果】
本発明の電子回路装置によれば、各電子素子の素子間接続用端子、外部接続用端子および入出力インターフェース回路の配置を最適化することにより、電力消費の抑制および信号伝達時間の短縮を実現することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る電子回路装置の一例を示す平面図である。
【図２】第１実施形態に係る電子回路装置において、半導体チップ間の電気的接続方法、および支持基板への実装の態様の一例を説明するための模式的な断面図である。
【図３】第１実施形態に係る電子回路装置において、半導体チップ間の電気的接続方法、および支持基板への実装の態様の他の例を説明するための模式的な断面図である。
【図４】第２実施形態に係る電子回路装置の一例を示す平面図である。
【図５】第３実施形態に係る電子回路装置の一例を示す平面図である。
【図６】第４実施形態に係る電子回路装置の一例を示す平面図である。
【符号の説明】
１，２…半導体チップ、１ａ，２ａ…電子回路、３…接続用パッド、４…接続配線、５…入出力インターフェース回路、６…テスト用パッド、７…テスト用兼接続用パッド、１１，１２，１３…半導体チップ、１１ａ，１２ａ，１３ａ…電子回路、２１，２２…半導体チップ、２１ａ，２２ａ…電子回路、３１，３２，３３…半導体チップ、３１ａ，３２ａ，３３ａ…電子回路、１００…支持基板、１０１…外部接続用パッド、１０２…ボンディングワイヤ、１１０…接続用半導体チップ、１１１…バンプ。
【発明の属する技術分野】
本発明は、電子回路装置に関し、特に半導体チップ等の複数の電子素子が一つの電子部品として組み立てられている、いわゆるマルチチップモジュール技術を適用した電子回路装置に関する。
【０００２】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、１チップに高度なシステム機能を詰め込んだシステムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ ＯｎＣｈｉｐ） が注目を集めている。
【０００３】
システムオンチップは、従来ボード上で実現してきたシステムを一つのシリコンチップ上で実現するもので、低消費電力、高性能、実装面積削減というメリットが大きいものである。
【０００４】
しかし、最近、システムオンチップの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となり始め、システムオンチップと同等の機能を短期間、低コストで実現できる可能性を秘めるシステムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目されている。
【０００５】
システムインパッケージとは、複数のＬＳＩを単一のパッケージに封止してシステム化を実現したものであり、最終的にはシステムオンチップと同等の機能を低コストで供給することを目指すものである。
【０００６】
システムインパッケージのような従来のマルチチップモジュールでは、基板に実装される各半導体チップの最外周には電子回路に接続する入出力インターフェース回路を介して複数の接続用パッドが配置されており、半導体チップ間の電気的な接続は、基板に形成された配線と両者の接続用パッドとをワイヤーボンディングやはんだボールにより接続することにより行なわれている。
【０００７】
ＳＥＭＩ Ｔｅｃｈｎｏｌｏｇｙ Ｓｙｍｐｏｓｉｕｍ ２００１のセッション９におけるパッケージングの講演では、従来のシステムインパッケージにおいて、コスト低減等のため実装する半導体チップとして標準品を使用するために、標準インターフェース回路を使うことによる無駄な消費電力が発生することが指摘されている。そして、このような消費電力の増大を抑制すべく、半導体チップに標準の入出力インターフェース回路とは別にマルチチップモジュール用の低付加容量の入出力インターフェース回路を搭載する提案がなされている。
【０００８】
【発明が解決しようとする課題】
しかしながら、システムインパッケージのようなマルチチップモジュールでは、複数の半導体チップが搭載されているが、各半導体チップのパッドの中には、必ずしもチップ内の電子回路とモジュール外部との間の接続を司るわけではなく、内部の半導体チップ同士の接続に用いられるパッドもある。
従って、全てのパッドと電子回路との間に入出力インターフェースを設けることは、面積的にも無駄であり、消費電力の大きい入出力インターフェース回路の介在により、全体として余計な電力を消費してしまう。
【０００９】
このような観点から、特開平７−１５３９０２号公報には、論理回路のコア部のみからなる半導体チップを用意し、システムインパッケージの外周において、入出力インターフェース回路のみが形成された半導体チップを用意して、コア部のみからなる半導体チップ間の接続を入出力インターフェース回路を介さずに接続する技術が開示されている。
【００１０】
しかしながら、高速かつ低消費電力なシステムインパッケージを実現するためには、従来のような標準品を用いたり、特開平７−１５３９０２号公報に記載の技術のように一律に機能を分けた半導体チップを作製する方法を採用するのではなく、所望の機能を実現するために搭載する複数の半導体チップの配置および接続関係を考慮した上で、各半導体チップに形成するパッド配置や入出力インターフェース回路の配置等を最適なものとなるようにレイアウト設計し、各半導体チップ間の接続を最短距離にすることが重要である。
【００１１】
本発明は上記の事情に鑑みてなされたものであり、その目的は、各電子素子の素子間接続用端子、外部接続用端子および入出力インターフェース回路の配置を最適化することにより、電力消費の抑制および信号伝達時間の短縮を実現することができる電子回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、基板上に電子回路を有する電子素子が複数搭載され、前記電子素子間が電気的に接続されてなる電子回路装置であって、各電子素子は、接続が必要な他の前記電子素子に隣接する辺に沿って配置され、入出力インターフェース回路を介さずに前記電子回路に接続された複数の素子間接続用端子と、他の辺に沿って配置され、前記入出力インターフェース回路を介して前記電子回路に接続された複数の外部接続用端子とを有する。
【００１３】
他の辺に沿って配置され、前記電子回路のテストのためのテスト用端子を複数有し、前記テスト用端子は、前記入出力インターフェース回路を介して前記電子回路に接続されている。
【００１４】
接続が必要な他の前記電子素子に隣接する辺に沿って、前記素子間接続用端子よりも内側に配置された、前記電子回路のテストのためのテスト用端子を複数有し、前記テスト用端子は、前記入出力インターフェース回路を介して前記電子回路に接続されている。
【００１５】
前記外部接続用端子は、前記電子回路のテストのための接続端子を兼ねる。
【００１６】
本発明の電子回路装置では、各電子素子には、入出力インターフェース回路を介さずに電子回路に接続された複数の素子間接続用端子が、接続が必要な他の電子素子に隣接する辺に沿って配置されていることから、他の辺に配置されるのに比して接続が必要な各電子素子の素子間接続用端子間の距離が短くなり、また、各電子素子の電子回路間において入出力インターフェースを介さずに信号の授受が行なわれる。
【００１７】
【発明の実施の形態】
以下に、本発明の電子回路装置の実施の形態について、図面を参照して説明する。
【００１８】
第１実施形態
図１は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図１に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に２つの半導体チップ１，２が搭載されている。
【００１９】
第１の半導体チップ１は、論理回路あるいはメモリ等の電子回路１ａを備え、第２の半導体チップ２に隣接する１辺に沿って、第２の半導体チップ２との接続を担う接続用パッド３が複数配置されている。この接続用パッド３は、後述するテスト用パッド６およびテスト用兼接続用パッド７よりも小さく、例えば、３０μｍ×３０μｍ角以下である。
【００２０】
接続用パッド３は、電子回路１ａから直接信号を第２の半導体チップ２に伝達できるように、入出力インターフェース回路（Ｉ／Ｏ回路）を介さずに電子回路１ａに電気的に接続されている。また、このような接続用パッド３の配置とするため、第１の半導体チップの電子回路１ａのうち、第２の半導体チップ２との信号の授受を行なう回路を第２の半導体チップ２側に集めるように設計しておく。
【００２１】
さらに、第１の半導体チップ１には、第２の半導体チップ２に隣接する辺以外の他の３辺に沿って、電子回路１ａの外側に、電子回路１ａに接続する入出力インターフェース回路５が複数配置されている。
入出力インターフェース回路５は、取り扱う信号の電圧レベルを外部機器と半導体チップとの間で一致させる等の機能を有し、半導体チップ外からの信号を検知する入力バッファや、チップ外へ信号を駆動する出力バッファ、およびバス形式の双方向性バッファ等がある。
【００２２】
入出力インターフェース回路５の外側には、電子回路１ａのファンクションテスト等のテストを行なう際に、プローバ等と接触させるためのテスト用パッド６と、当該テストを行なう際にプローバ等と接触させ、かつ、テストした後にも支持基板との接続用として用いるテスト用兼接続用パッド７が複数配置されている。なお、テスト用兼接続用パッド７が本発明の外部接続用端子に相当する。
【００２３】
テスト用パッド６およびテスト用兼接続用パッド７は、入出力インターフェース回路５を介して電子回路１ａに接続されている。これにより、テスト時および使用時に、外部機器との信号の電圧レベルを一致させて、電気的な信号の授受が行なわれる。
【００２４】
第２の半導体チップ２は、論理回路あるいはメモリ等の電子回路２ａを備え、第１の半導体チップ１に隣接する１辺に沿って、第１の半導体チップ１との接続を担う接続用パッド３が複数配置されている。
【００２５】
接続用パッド３は、電子回路１ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第２の半導体チップの電子回路２ａのうち、第１の半導体チップ１との信号の授受を行なう回路を第１の半導体チップ１側に集めるように設計しておく。
【００２６】
さらに、第２の半導体チップ２には、第１の半導体チップ１に隣接する辺以外の他の３辺に沿って、電子回路２ａの外側に、電子回路２ａに接続する入出力インターフェース回路５が複数配置されている。
【００２７】
入出力インターフェース回路５の外側には、第１の半導体チップ１と同様に、入出力インターフェース回路５を介して電子回路１ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００２８】
上記の第１の半導体チップ１および第２の半導体チップ２の接続用パッド３同士が、接続配線４により接続されることにより、第１の半導体チップ１および第２の半導体チップ２が電気的に接続されることとなる。
【００２９】
本実施形態に係る電子回路装置は、図１に示すように、２つの半導体チップ１，２を一群として見ると、半導体チップ群１，２の周囲にインターフェース回路５や、テスト用パッド６および外部接続用パッド７が配置された構成をなしており、実質的に一つのチップに電子回路１ａ，２ａが形成された場合のシステムＬＳＩに近い構成を有している。
【００３０】
上記の第１の半導体チップ１および第２の半導体チップ２を接続配線４により接続することとしたが、これは例えば以下に示すように実現される。
図２は、半導体チップ１，２間の電気的接続方法、および支持基板１００への実装の態様の一例を説明するための模式的な断面図である。
【００３１】
図２に示すように、例えば、半導体チップ１，２の接続用パッド３を、接続配線４が形成された接続用半導体チップ１１０を介して接続する。
すなわち、図１に示すような接続配線４が形成された接続用半導体チップ１１０を用意し、当該接続用半導体チップ１１０の接続配線４が形成された面を第１および第２の半導体チップ１，２に向け、接続用半導体チップ１１０の接続配線４と半導体チップ１，２の接続用端子とをバンプ１１１により電気的に接続させて、半導体チップ１，２上に接続用半導体チップ１１０を搭載する。
【００３２】
これにより第１の半導体チップ１の接続用パッド３と、第２の半導体チップ２の接続用パッド３とが、その上に搭載された接続用半導体チップ１１０の接続配線４を介して電気的に接続される。
【００３３】
上記の接続方法を採用する場合には、半導体チップ１，２の電子回路１ａ，２ａの形成面とは反対側の面を支持基板１００に向けて搭載し、半導体チップ１，２のテスト用兼接続用パッド７と、支持基板１００に形成された図示しない配線とをボンディングワイヤ１０２により接続する。なお、この図示しない配線は、それぞれ、周囲に形成された外部接続用パッド１０１に接続されている。
【００３４】
上記構成の電子回路装置では、ボンディングワイヤ１０２を形成せずに、接続用半導体チップ１１０を搭載した状態で、半導体チップ１，２のテスト用パッド６およびテスト用兼接続用パッド７にプローバを接触させることでテストが行なわれる。
テストにより電子回路装置が良品であると判定された場合には、半導体チップ１，２のテスト用兼接続用パッド７と支持基板１００との配線をボンディングワイヤ１０２により接続し、支持基板１００に形成された外部接続用パッド１０１をさらに図示しない実装基板のパッド等に接続することにより使用される。
【００３５】
また、上記の方法の他、図３に示すような方法を採用することにより、半導体チップ１，２間の電気的接続が可能である。
図３は、半導体チップ１，２間の電気的接続方法、および支持基板１００への実装の態様の他の一例を説明するための模式的な断面図である。
【００３６】
図３に示すように、例えば、半導体チップ１，２の接続用パッド３が形成された面を向けて、接続配線４が形成された支持基板１００上に各半導体チップ１，２を搭載する。このとき、支持基板１００の接続配線４と各半導体チップ１，２の接続用パッド３との接続はバンプ１１１を介して行なわれる。
【００３７】
支持基板１００には、接続配線４の他にも、半導体チップ１，２のテスト用パッド６やテスト用兼接続用パッド７と接続するための配線が形成されており、テスト用パッド６およびテスト用兼接続用パッド７と配線との間も、バンプ１１１を介して同時に電気的に接続される。なお、当該配線は、支持基板１００の周囲に形成された接続用パッド１０１のそれぞれに接続されている。
【００３８】
上記構成の電子回路装置では、半導体チップ１，２のテスト用パッド６およびテスト用兼接続用パッド７に配線を介して電気的に接続された外部接続用パッド１０１にプローバを接触させることでテストが行なわれる。
テストにより電子回路装置が良品であると判定された場合には、半導体チップ１，２のテスト用兼接続用パッド７に配線を介して電気的に接続された外部接続用パッド１０１をボンディングワイヤにより図示しない実装基板のパッドと電気的に接続することにより使用されることとなる。
【００３９】
上記構成の本実施形態に係る電子回路装置では、各半導体チップ１，２の互いに隣接する１辺には、接続用パッド３のみが集まって配置されており、残りの他の３辺に沿って入出力インターフェース回路５や、テスト用パッド６、外部接続用パッド７が配置されている。そして、さらに接続用パッド３と電子回路１ａ，２ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【００４０】
このように、各接続用パッド３を互いに隣接する辺のみに設ける、すなわち、接続する相手側の半導体チップに最も近い辺に沿って設けることで、接続配線４により最短距離での接続が可能となり、さらに、信号伝達時間を短縮することができる。
【００４１】
また、各半導体チップ１，２の電子回路１ａ，２ａ間が、余計な入出力インターフェース回路５を介さずに接続されることから、この入出力インターフェース回路５がない分だけ、電力消費が抑制され、信号伝達時間も短縮される。
【００４２】
さらに、本実施形態では、半導体チップ１，２間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。このように、接続配線４の密度が大きくすることができることから、各半導体チップ１，２の一辺に小さい接続用パッド３を集めて配置した場合においても、各接続用パッド３間を確実に接続させることができる。
【００４３】
第２実施形態
図４は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図４に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に３つの半導体チップ１１，１２，１３が搭載されている。なお、図１と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００４４】
第１の半導体チップ１１は、論理回路あるいはメモリ等の電子回路１１ａを備え、第２の半導体チップ１２および第３の半導体チップ１３に隣接する２辺に沿って、第２および第３の半導体チップ１２，１３との接続を担う接続用パッド３が複数配置されている。
【００４５】
接続用パッド３は、電子回路１１ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第１の半導体チップ１１の電子回路１１ａのうち、第２および第３の半導体チップ１２，１３との信号の授受を行なう回路を第２および第３の半導体チップ１２，１３側に集めるように設計しておく。
【００４６】
さらに、第１の半導体チップ１１には、第２および第３の半導体チップ１２，１３に隣接する辺以外の他の２辺に沿って、電子回路１１ａの外側に、電子回路１１ａに接続する入出力インターフェース回路５が複数配置されている。
【００４７】
入出力インターフェース回路５の外側には、入出力インターフェース回路５を介して電子回路１１ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００４８】
第２の半導体チップ１２は、論理回路あるいはメモリ等の電子回路１２ａを備え、第１の半導体チップ１１および第３の半導体チップ１３に隣接する２辺に沿って、第１および第３の半導体チップ１１，１３との接続を担う接続用パッド３が複数配置されている。
【００４９】
接続用パッド３は、電子回路１２ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第２の半導体チップ１２の電子回路１２ａのうち、第１および第３の半導体チップ１１，１３との信号の授受を行なう回路を第１および第３の半導体チップ１１，１３側に集めるように設計しておく。
【００５０】
さらに、第２の半導体チップ１２には、第１および第３の半導体チップ１１，１３に隣接する辺以外の他の２辺に沿って、電子回路１２ａの外側に、電子回路１２ａに接続する入出力インターフェース回路５が複数配置されている。
【００５１】
入出力インターフェース回路５の外側には、入出力インターフェース回路５を介して電子回路１２ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００５２】
第３の半導体チップ１３は、論理回路あるいはメモリ等の電子回路１３ａを備え、第１の半導体チップ１１および第２の半導体チップ１２に隣接する１辺に沿って、第１および第２の半導体チップ１１，１２との接続を担う接続用パッド３が複数配置されている。
【００５３】
接続用パッド３は、電子回路１３ａに入出力インターフェース回路を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、第３の半導体チップ１３の電子回路１３ａのうち、第１および第２の半導体チップ１１，１２との信号の授受を行なう回路を第１および第２の半導体チップ１１，１２側に集めるように設計しておく。
【００５４】
さらに、第３の半導体チップ１３には、第１および第２の半導体チップ１１，１２に隣接する辺以外の他の３辺に沿って、電子回路１３ａの外側に、電子回路１３ａに接続する入出力インターフェース回路５が複数配置されている。
【００５５】
入出力インターフェース回路５の外側には、入出力インターフェース回路５を介して電子回路１３ａに接続された、テスト用パッド６およびテスト用兼接続用パッド７が複数配置されている。
【００５６】
第１の半導体チップ１１と第２の半導体チップ１２の接続用パッド３間、第１および第２の半導体チップ１１，１２と第３の半導体チップ１３の接続用パッド３間が、接続配線４によりそれぞれ接続されることで、各半導体チップ間の電気的な接続がなされている。
【００５７】
本実施形態に係る電子回路装置は、第１実施形態と同様、図４に示すように、３つの半導体チップ１１，１２，１３を一群として見ると、半導体チップ群１１，１２，１３の周囲にインターフェース回路５や、テスト用パッド６および外部接続用パッド７が配置された構成をなしており、実質的に一つのチップに電子回路１１ａ，１２ａ，１３ａが形成された場合のシステムＬＳＩに近い構成を有している。
【００５８】
上記の各半導体チップ１１，１２，１３間の接続配線４による接続および支持基板１００への実装については、第１実施形態において図２および図３に示した方法と同様にして行なうことができる。
【００５９】
上記構成の本実施形態に係る電子回路装置によれば、第１実施形態と同様に、各半導体チップ１１，１２，１３間を最短距離で接続配線４により接続することができ、かつ、各半導体チップ１１，１２，１３の各電子回路１１ａ，１２ａ，１３ａ間が、余計な入出力インターフェース回路５を介さずに接続されることから、信号伝達時間の短縮、消費電力の抑制を図ることができる。
【００６０】
さらに、各半導体チップ１１，１２，１３間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。
【００６１】
第３実施形態
図５は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図５に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に２つの半導体チップ２１，２２が搭載されている。なお、図１と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００６２】
第１の半導体チップ２１は、論理回路あるいはメモリ等の電子回路２１ａを備え、第１の半導体チップ２１を区画する４辺に沿って、電子回路２１ａの外側に、電子回路２１ａに接続された入出力インターフェース回路５が複数配置されている。
【００６３】
また、第１の半導体チップ２１には、第２の半導体チップ２２に隣接する１辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第２の半導体チップ２２との接続を担う接続用パッド３が複数配置されている。
【００６４】
接続用パッド３は、電子回路２１ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第１の半導体チップ２１の電子回路２１ａのうち、第２の半導体チップ２２との信号の授受を行なう回路を第２の半導体チップ２２側に集めるように設計しておく。
【００６５】
さらに、第１の半導体チップ２１には、第２の半導体チップ２２に隣接する辺以外の他の３辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００６６】
第２の半導体チップ２２は、論理回路あるいはメモリ等の電子回路２２ａを備え、第２の半導体チップ２２を区画する４辺に沿って、電子回路２２ａの外側に、電子回路２２ａに接続された入出力インターフェース回路５が複数配置されている。
【００６７】
また、第２の半導体チップ２２には、第１の半導体チップ２１に隣接する１辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第１の半導体チップ２１との接続を担う接続用パッド３が複数配置されている。
【００６８】
接続用パッド３は、電子回路２２ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第２の半導体チップ２２の電子回路２２ａのうち、第１の半導体チップ２１との信号の授受を行なう回路を第１の半導体チップ２１側に集めるように設計しておく。
【００６９】
さらに、第２の半導体チップ２２には、第１の半導体チップ２１に隣接する辺以外の他の３辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００７０】
上記の第１の半導体チップ１および第２の半導体チップ２の接続用パッド３同士が、接続配線４により接続されることにより、第１の半導体チップ２１および第２の半導体チップ２２が電気的に接続されることとなる。
【００７１】
上記の第１および第２の半導体チップ２１，２２間の接続配線４による接続および支持基板１００への実装については、第１実施形態において図２および図３に示した方法と同様にして行なうことができる。
【００７２】
上記構成の本実施形態に係る電子回路装置では、第１実施形態と異なり、各半導体チップ２１，２２の互いに隣接する辺には、接続用パッド３以外にも、インターフェース回路５およびテスト用回路６が配置されているが、当該インターフェース回路５およびテスト用回路６は、接続用パッド３と電子回路２１ａ，２２ａとの間の領域に形成され、接続用パッド３は最も外側に配置されている。
また、第１実施形態と同様に、接続用パッド３と電子回路２１ａ，２２ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【００７３】
従って、たとえ半導体チップのレイアウト設計上の問題で、第１実施形態で示したパッドの配置にすることができないような場合であっても、接続用パッド３を互いに隣接する辺で、かつ、最も外側の領域に接続用パッド３を配置することにより、接続配線４により最短距離での接続が可能となり、信号伝達時間を短縮することができる。
【００７４】
また、各半導体チップ２１，２２の電子回路２１ａ，２２ａが、余計な入出力インターフェース回路５を介さずに接続されることから、この入出力インターフェース回路５がない分だけ、電力消費が抑制され、信号伝達時間も短縮される。
【００７５】
さらに、各半導体チップ２１，２２間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。
【００７６】
第４実施形態
図６は、いわゆるマルチチップモジュール技術を適用した本実施形態に係る電子回路装置の平面図である。
図６に示すように、本実施形態に係る電子装置では、インタポーザと称されるシリコン等からなる支持基板１００に３つの半導体チップ３１，３２，３３が搭載されている。なお、図１と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００７７】
第１の半導体チップ３１は、論理回路あるいはメモリ等の電子回路３１ａを備え、第１の半導体チップ３１を区画する４辺に沿って、電子回路３１ａの外側に、電子回路３１ａに接続された入出力インターフェース回路５が複数配置されている。
【００７８】
また、第１の半導体チップ３１には、第２および第３の半導体チップ３２，３３に隣接する２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第２および第３の半導体チップ３２，３３との接続を担う接続用パッド３が複数配置されている。
【００７９】
接続用パッド３は、電子回路３１ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第１の半導体チップ３１の電子回路３１ａのうち、第２および第３の半導体チップ３２，３３との信号の授受を行なう回路を第２および第３の半導体チップ３２，３３側に集めるように設計しておく。
【００８０】
さらに、第１の半導体チップ３１には、第２および第３の半導体チップ３２，３３に隣接する辺以外の他の２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００８１】
第２の半導体チップ３２は、論理回路あるいはメモリ等の電子回路３２ａを備え、第２の半導体チップ３２を区画する４辺に沿って、電子回路３２ａの外側に、電子回路３２ａに接続された入出力インターフェース回路５が複数配置されている。
【００８２】
また、第２の半導体チップ３２には、第１および第３の半導体チップ３１，３３に隣接する２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第１および第３の半導体チップ３１，３３との接続を担う接続用パッド３が複数配置されている。
【００８３】
接続用パッド３は、電子回路３２ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第２の半導体チップ３２の電子回路３２ａのうち、第１および第３の半導体チップ３１，３３との信号の授受を行なう回路を第１および第３の半導体チップ３１，３３側に集めるように設計しておく。
【００８４】
さらに、第２の半導体チップ３２には、第１および第３の半導体チップ３１，３３に隣接する辺以外の他の２辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００８５】
第３の半導体チップ３３は、論理回路あるいはメモリ等の電子回路３３ａを備え、第３の半導体チップ３３を区画する４辺に沿って、電子回路３３ａの外側に、電子回路３３ａに接続された入出力インターフェース回路５が複数配置されている。
【００８６】
また、第３の半導体チップ３３には、第１および第２の半導体チップ３１，３２に隣接する１辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用パッド６が複数配置され、当該テスト用パッド６のさらに外側に、第１および第２の半導体チップ３１，３２との接続を担う接続用パッド３が複数配置されている。
【００８７】
接続用パッド３は、電子回路３３ａに入出力インターフェース回路５を介さずに電気的に接続されている。また、このような接続用パッド３の配置とするため、必要に応じて、第３の半導体チップ３３の電子回路３３ａのうち、第１および第２の半導体チップ３１，３２との信号の授受を行なう回路を第１および第２の半導体チップ３１，３２側に集めるように設計しておく。
【００８８】
さらに、第３の半導体チップ３３には、第１および第２の半導体チップ３１，３２に隣接する辺以外の他の３辺に沿って、入出力インターフェース回路５の外側に、当該入出力インターフェース回路５に接続されたテスト用兼接続用パッド７が複数配置されている。
【００８９】
第１の半導体チップ３１と第２の半導体チップ３２の接続用パッド３間、第１および第２の半導体チップ３１，３２と第３の半導体チップ３３の接続用パッド３間が、接続配線４によりそれぞれ接続されることで、各半導体チップ間の電気的な接続がなされている。
【００９０】
上記の各半導体チップ３１，３２，３３間の接続配線４による接続および支持基板１００への実装については、第１実施形態において図２および図３に示した方法と同様にして行なうことができる。
【００９１】
上記構成の本実施形態に係る電子回路装置によれば、第３実施形態と同様に、各半導体チップ３１，３２，３３の互いに隣接する辺には、接続用パッド３以外にも、インターフェース回路５およびテスト用回路６が配置されているが、当該インターフェース回路５およびテスト用回路６は、接続用パッド３と電子回路３１ａ，３２ａ，３３ａとの間の領域に形成され、接続用パッド３は最も外側に配置されている。
また、第１実施形態と同様に、接続用パッド３と電子回路３１ａ，３２ａ，３３ａとは、入出力インターフェース回路５を介さずに直接接続された構成となっている。
【００９２】
従って、たとえ半導体チップのレイアウト上の問題で、第１実施形態で示したパッドの配置にすることができないような場合であっても、各半導体チップの接続用パッド３を互いに隣接する辺で、かつ、最も外側の領域に配置することにより、接続配線４により最短距離での接続が可能となり、信号伝達時間を短縮することができる。
【００９３】
また、各半導体チップ３１，３２，３３の電子回路３１ａ，３２ａ，３３ａが、余計な入出力インターフェース回路５を介さずに接続されることから、この入出力インターフェース回路５がない分だけ、電力消費が抑制され、信号伝達時間も短縮される。
【００９４】
さらに、各半導体チップ３１，３２間の電気的接続は、ボンディングワイヤを使用するのではなく、ウェーハ前工程と同様にして、接続用半導体チップ１１０あるいは支持基板１００に形成した接続配線４を介して行なうことから、配線の密度を大きくすることができ、高速動作が可能となる。
【００９５】
本発明の電子回路装置は、上記の実施形態の説明に限定されない。
例えば、インタポーザと称される支持基板１００の構成は特に限定されず、本実施形態のように支持基板１００の半導体チップの搭載面の周囲に外部接続用パッドが配置されている構成の他、支持基板１００の裏面に複数のバンプが配置した構成のものを採用することもできる。
【００９６】
また、接続配線４が形成された接続用半導体チップ１１０を用いたり、支持基板１００に接続用配線４を形成することにより、各半導体チップの接続用パッド３間の電気的接続を行なう例について説明したが、この方法についても特に限定はない。
【００９７】
例えば、支持基板１００に搭載した後に、各半導体チップを被覆する絶縁膜を形成し、当該絶縁膜に接続孔に達するコンタクトホールを形成し、当該コンタクトホール内を埋め込んで各接続用パッド３間を接続するような接続配線４を形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９８】
【発明の効果】
本発明の電子回路装置によれば、各電子素子の素子間接続用端子、外部接続用端子および入出力インターフェース回路の配置を最適化することにより、電力消費の抑制および信号伝達時間の短縮を実現することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る電子回路装置の一例を示す平面図である。
【図２】第１実施形態に係る電子回路装置において、半導体チップ間の電気的接続方法、および支持基板への実装の態様の一例を説明するための模式的な断面図である。
【図３】第１実施形態に係る電子回路装置において、半導体チップ間の電気的接続方法、および支持基板への実装の態様の他の例を説明するための模式的な断面図である。
【図４】第２実施形態に係る電子回路装置の一例を示す平面図である。
【図５】第３実施形態に係る電子回路装置の一例を示す平面図である。
【図６】第４実施形態に係る電子回路装置の一例を示す平面図である。
【符号の説明】
１，２…半導体チップ、１ａ，２ａ…電子回路、３…接続用パッド、４…接続配線、５…入出力インターフェース回路、６…テスト用パッド、７…テスト用兼接続用パッド、１１，１２，１３…半導体チップ、１１ａ，１２ａ，１３ａ…電子回路、２１，２２…半導体チップ、２１ａ，２２ａ…電子回路、３１，３２，３３…半導体チップ、３１ａ，３２ａ，３３ａ…電子回路、１００…支持基板、１０１…外部接続用パッド、１０２…ボンディングワイヤ、１１０…接続用半導体チップ、１１１…バンプ。
Claims (4)
- 基板上に電子回路を有する電子素子が複数搭載され、前記電子素子間が電気的に接続されてなる電子回路装置であって、
各電子素子は、
接続が必要な他の前記電子素子に隣接する辺に沿って配置され、入出力インターフェース回路を介さずに前記電子回路に接続された複数の素子間接続用端子と、
他の辺に沿って配置され、前記入出力インターフェース回路を介して前記電子回路に接続された複数の外部接続用端子と
を有する電子回路装置。 - 他の辺に沿って配置され、前記電子回路のテストのためのテスト用端子を複数有し、
前記テスト用端子は、前記入出力インターフェース回路を介して前記電子回路に接続されている
請求項１記載の電子回路装置。 - 接続が必要な他の前記電子素子に隣接する辺に沿って、前記素子間接続用端子よりも内側に配置された、前記電子回路のテストのためのテスト用端子を複数有し、
前記テスト用端子は、前記入出力インターフェース回路を介して前記電子回路に接続されている
請求項１記載の電子回路装置。 - 前記外部接続用端子は、前記電子回路のテストのための接続端子を兼ねる
請求項１記載の電子回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191064A JP2004039689A (ja) | 2002-06-28 | 2002-06-28 | 電子回路装置 |
| KR1020030041543A KR20040002701A (ko) | 2002-06-28 | 2003-06-25 | 전자회로장치 및 집적회로장치 |
| TW092117289A TW200406906A (en) | 2002-06-28 | 2003-06-25 | Electronic circuit apparatus and integrated circuit device |
| US10/603,688 US6911844B2 (en) | 2002-06-28 | 2003-06-26 | Electronic circuit apparatus and integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191064A JP2004039689A (ja) | 2002-06-28 | 2002-06-28 | 電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004039689A true JP2004039689A (ja) | 2004-02-05 |
Family
ID=31700799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002191064A Abandoned JP2004039689A (ja) | 2002-06-28 | 2002-06-28 | 電子回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6911844B2 (ja) |
| JP (1) | JP2004039689A (ja) |
| KR (1) | KR20040002701A (ja) |
| TW (1) | TW200406906A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20040002701A (ko) | 2004-01-07 |
| TW200406906A (en) | 2004-05-01 |
| US20040080341A1 (en) | 2004-04-29 |
| US6911844B2 (en) | 2005-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20051228 |