JP2011210954A - 半導体装置 - Google Patents

Abstract

【課題】消費電力を低減することができるとともに、コストを低減することができる半導体装置を提供する。
【解決手段】複数のチップ１，２を同一パッケージ内に内蔵する半導体装置１００であって、チップ１，２は、チップ１，２と外部とを接続する外部接続用の信号Ｉ／Ｏ端子１０１，２０１と、チップ１，２間を接続するチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２と、を備え、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の信号電圧振幅は、外部接続用の信号Ｉ／Ｏ端子１０１，２０１の信号電圧振幅よりも小さいように構成した。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数のチップを１パッケージに内蔵した、マルチチップ半導体装置に関する。

近年、ＬＳＩの多機能化、高性能化が望まれている。そのため、１パッケージに複数のチップを内蔵するシステムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目されている。システムインパッケージ技術を用いることにより、システムの小型化や低コスト化を実現することが可能となる。

ＬＳＩに内蔵されたチップとＬＳＩの外部端子との電気的接続方法としては、ワイヤーボンディングやはんだバンプといった方法が知られている。ＬＳＩに内蔵されているチップ間の電気的接続方法としては、それぞれのチップを平面上に並べてワイヤーボンディングにより接続する方法が知られている。また、ＬＳＩに内蔵されているチップ間の電気的接続方法として、それぞれのチップを積載してワイヤーボンディングにより電気的に接続する方法が知られている。また、積載したチップ間を、バンプにより電気的に接続する方法も知られている。また、積載したチップ間を、シリコン貫通ビアにより電気的に接続する方法も知られている。

しかし、これらのチップ内に形成される接続用のＩ／Ｏ端子の静電破壊耐圧を確保する必要がある。また、当該Ｉ／Ｏ端子の入出力バッファの性能を確保する必要がある。これらの要因により、当該Ｉ／Ｏ端子のサイズは大きくて消費電力が大きいという問題がある。

特許文献１には、２個のチップを積載して、当該２個のチップをワイヤーボンディングで電気的に接続するシステムインパッケージが記載されている。
また、特許文献２、３には、複数のチップが、平面上に並べて配置され、互いに電気的に接続されているシステムインパッケージが記載されている。
また、特許文献４には、複数の電子素子が平面上に並べて配置されたシステムインパッケージが記載されている。特許文献４に記載のシステムインパッケージでは、電子素子間は、入出力インターフェース回路を介さずに電気的に接続されており、電子素子と外部端子とは、入出力インターフェース回路を介して電気的に接続されている。

特開２００１−１８５６７６号公報 特開２００２−２７０７５９号公報 特開平０２−２２６７５３号公報 特開２００４−０３９６８９号公報

しかしながら、特許文献１−３に記載の技術では、外部端子に直接接続されていないチップを外部からコントロールする場合、必ず、外部端子に直接接続されているチップを介してコントロールをする必要がある。換言すれば、外部端子に直接接続されていないチップを外部から直接コントロールすることはできない。そのため、動作の遅延や消費電力が増大してしまうという問題がある。また、ＬＳＩ内部において、複数のチップに対応するＩ／Ｏ端子が増加するため、当該Ｉ／Ｏ端子の増加に伴って、発熱や消費電力が増大してしまうという問題がある。

また、特許文献４に記載の技術では、電子素子間が入出力インターフェース回路を介して接続されていないため、信号駆動能力に問題があり、高速化に対応することができないという問題がある。

本発明の第１の態様に係る半導体装置は、複数のチップを同一パッケージ内に内蔵する半導体装置である。前記チップは、外部接続用端子と、チップ間接続用端子を備える。前記外部接続用端子は、前記チップと外部とを接続する。前記チップ間接続用端子は、前記チップ間を接続する。そして、前記チップ間接続用端子の信号電圧振幅は、前記外部接続用端子の信号電圧振幅よりも小さいようになっている。

本発明の第１の態様においては、チップ間接続用端子の信号電圧振幅が、外部接続用端子の信号電圧振幅よりも小さくなっている。これにより、半導体装置の内部の信号電圧振幅を低くすることができ、半導体装置の消費電力を低減することができる。
また、チップ間接続用端子に接続する回路に、低電圧用の小さい電子素子を使用することができる。これにより、チップのサイズを縮小することができる。また、これにより、半導体装置のコストを低減することができる。

本発明により、消費電力を低減することができるとともに、コストを低減することができる。

本発明に係る半導体装置の概念を説明する平面図である。 本発明の実施の形態１に係る半導体装置の一例を示す平面図である。 本発明の実施の形態２に係る半導体装置の一例を示す平面図である。 本発明の実施の形態２に係る半導体装置の一例を示すブロック図である。 本発明の実施の形態３に係る半導体装置の一例を示すブロック図である。 本発明の実施の形態４に係る半導体装置の一例を示すブロック図である。 本発明の実施の形態５に係る半導体装置に備えられるチップの一例を示す模式図である。 本発明の実施の形態６に係るチップ間接続用の信号Ｉ／Ｏ端子に用いられる出力用ＭＯＳトランジスタを示す模式図（図８（ａ））、本発明の実施の形態６に係る外部接続用の信号Ｉ／Ｏ端子に用いられる出力用ＭＯＳトランジスタを示す模式図（図８（ｂ））である。 本発明の実施の形態７に係る半導体装置のチップに設けられる信号Ｉ／Ｏ端子を示す平面図である。 本発明の実施の形態８に係る半導体装置の一例を示す平面図である。 本発明の実施の形態８に係る半導体装置におけるチップ間接続用の信号Ｉ／Ｏ端子の接続方法を説明するフローチャートである。 本発明の実施の形態９に係る半導体装置の一例を示す平面図である。 本発明の実施の形態９に係る半導体装置におけるチップ間接続用の信号Ｉ／Ｏ端子の接続方法を説明するフローチャートである。 本発明の実施の形態１０に係る半導体装置の一例を示す平面図である。 本発明の実施の形態１１に係る半導体装置に備えられるチップの一例を示す模式図である。

以下に、本発明を適用可能な実施の形態を説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
図１は、本発明に係る半導体装置１００の概念を説明する平面図である。
半導体装置１００は、図１に示すように、同一パッケージ内に、チップ１（第１のチップ）、チップ２（第２のチップ）を内蔵している。
チップ１は、外部接続用の信号Ｉ／Ｏ端子１０１（外部接続用端子）と、チップ間接続用の信号Ｉ／Ｏ端子１０２（チップ間接続用端子）を備えている。
チップ２は、外部接続用の信号Ｉ／Ｏ端子２０１（外部接続用端子）と、チップ間接続用の信号Ｉ／Ｏ端子２０２（チップ間接続用端子）を備えている。
また、チップ１及びチップ２は、電源端子などを備えていてもよいが、図１では特に示していない。
本発明に係る半導体装置１００では、２個のチップ１、２が平面上に並べて配置され、チップ１，２と外部端子との間、及びチップ１とチップ２との間がワイヤーボンディングによって電気的に接続されている例を示している。しかし、本発明に係る半導体装置１００において、複数のチップが積載されていてもよいし、複数のチップがはんだバンプにより接続されていてもよい。

次に、本発明に係る半導体装置１００の動作について説明する。
半導体装置１００において、チップ間接続用の信号Ｉ／Ｏ端子１０２、及び、チップ間接続用の信号Ｉ／Ｏ端子２０２の信号電圧振幅ＶＡ０３は、外部接続用の信号Ｉ／Ｏ端子１０１の信号電圧振幅ＶＡ１０４よりも小さい。
また、半導体装置１００において、チップ間接続用の信号Ｉ／Ｏ端子１０２、及び、チップ間接続用の信号Ｉ／Ｏ端子２０２の信号電圧振幅ＶＡ０３は、外部接続用の信号Ｉ／Ｏ端子２０１の信号電圧振幅ＶＡ２０４よりも小さい。

本発明に係る半導体装置１００においては、チップ間接続用の信号Ｉ／Ｏ端子１０２、及び、チップ間接続用の信号Ｉ／Ｏ端子２０２の信号電圧振幅ＶＡ０３が、外部接続用の信号Ｉ／Ｏ端子１０１の信号電圧振幅ＶＡ１０４、及び、外部接続用の信号Ｉ／Ｏ端子２０１の信号電圧振幅ＶＡ２０４よりも小さくなっている。これにより、半導体装置１００の内部の信号電圧振幅を低くすることができ、半導体装置１００の消費電力を低減することができる。
また、チップ１，２のチップ間接続用Ｉ／Ｏ端子１０２，２０２に接続する内部回路に、低電圧用の小さい電子素子を使用することができる。これにより、チップ１，２のサイズを縮小することができる。また、これにより、半導体装置１００のコストを低減することができる。
なお、チップ１，２間は、外部接続用の信号Ｉ／Ｏ端子１０１，２０１よりも低インピーダンスで接続することができる。また、チップ間接続用の信号Ｉ／Ｏ端子２０１，２０２の信号電圧振幅を小さくしても信号の劣化は少ない。
また、チップ間接続用の信号Ｉ／Ｏ端子２０１，２０２の信号電圧振幅を小さくすることにより、チップ間接続用の信号Ｉ／Ｏ端子２０１，２０２間の消費電力を低減することができる。さらに、チップ間接続用の信号Ｉ／Ｏ端子２０１，２０２の信号電圧振幅を小さくすることにより、チップ間接続用の信号Ｉ／Ｏ端子２０１，２０２のドライバートランジスタのサイズを小さくすることができる。

実施の形態１．
図２は、本発明の実施の形態１に係る半導体装置１００Ａの一例を示す平面図である。
半導体装置１００Ａは、図１に示す半導体装置１００と同様の構成を備えている。具体的には、図２に示すように、半導体装置１００Ａは、チップ１、チップ２を内蔵している。また、チップ１，２は、平面上に並べて配置されている。

チップ１は、基準電圧Ｖｒｅｆに等しい電圧を有する基準信号を、Ｖｒｅｆ供給用Ｉ／Ｏ端子を介してチップ２に入力する。

チップ２は、信号Ｉ／Ｏ端子２０１，２０２の他、降圧レギュレータ回路２０３（第２の電圧変換回路）、外部電源配線２０４、内部電源配線２０５（低電圧電源配線）、外部接続用の入出力回路２０６、チップ間接続用の入出力回路２０７（チップ間接続用入出力回路）を備えている。

外部接続用の入出力回路２０６は、外部接続用の信号Ｉ／Ｏ端子２０１を介して外部と接続されている。
また、外部電源配線２０４は、外部接続用の入出力回路２０６に接続されている。
そして、外部電源配線２０４を介して、外部の高電圧ＶＤＤがチップ２に供給されるようになっている。

降圧レギュレータ回路２０３は、比較器２０３Ａ、スイッチングトランジスタ２０３Ｂを備えている。そして、比較器２０３Ａは、内部電源配線２０５の電圧と、チップ１から供給される基準電圧Ｖｒｅｆとを比較する。そして、スイッチングトランジスタ２０３Ｂは、比較器２０３Ａの比較結果に応じてＯＮ／ＯＦＦいずれかの状態をとる。これにより、降圧レギュレータ回路２０３は、内部電源配線２０５を介して、基準電圧Ｖｒｅｆに等しい電圧ＶＤＤＬを出力する。

内部電源配線２０５には、チップ間接続用の入出力回路２０７が接続されている。また、チップ間接続用の入出力回路２０７は、チップ間接続用の信号Ｉ／Ｏ端子２０２を介して、チップ１に接続されている。そのため、チップ間接続用の入出力回路２０７から、基準電圧Ｖｒｅｆに等しい電圧振幅ＶＤＤＬを有する信号が、信号Ｉ／Ｏ端子２０２を介してチップ１の信号Ｉ／Ｏ端子１０２へ入力される。

以上に説明した本発明の実施の形態１に係る半導体装置１００Ａによれば、チップ１とチップ２との間で入出力される信号の信号電圧振幅を、外部から供給される高電圧ＶＤＤよりも低い電圧ＶＤＤＬとすることができる。このため、半導体装置１００Ａの消費電力を低減することができる。
また、チップ１，２のチップ間接続用Ｉ／Ｏ端子１０２，２０２に接続する内部回路に、低電圧用の小さい電子素子を使用することができる。これにより、チップ１，２のサイズを縮小することができる。また、これにより、半導体装置１００Ａのコストを低減することができる。

また、一方のチップ１から基準電圧Ｖｒｅｆを他方のチップ２に供給するため、両チップ１，２の信号電圧振幅を容易に一致させることができる。
また、チップ１，２に外部の高電圧ＶＤＤより低い電圧を外部から供給しなくても、チップ２内部で、基準電圧Ｖｒｅｆに等しい低電圧の信号電圧振幅を有する信号を生成することができる。そのため、外部電源を１つにすることができる。

実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置１００Ｂの一例を示す平面図である。また、図４は、本発明の実施の形態２に係る半導体装置１００Ｂの一例を示すブロック図である。
半導体装置１００Ｂは、図１に示す半導体装置１００と同様の構成を備えている。具体的には、図３に示すように、半導体装置１００Ｂは、チップ１、チップ２を内蔵している。また、チップ１，２は、平面上に並べて配置されている。

チップ１は、信号Ｉ／Ｏ端子１０２の他、降圧レギュレータ回路１０３（第１の電圧変換回路）、外部電源配線１０４、チップ間接続用の入出力回路１０５、基準電圧発生回路１０６（基準信号発生回路）を備えている。なお、チップ１は、外部接続用の信号Ｉ／Ｏ端子１０１、外部接続用の入出力回路等を備えているが、図示省略する。
そして、チップ１は、基準電圧発生回路１０６によって生成された基準電圧Ｖｒｅｆに等しい電圧を有する基準信号を、Ｖｒｅｆ供給用Ｉ／Ｏ端子を介してチップ２に入力する。
また、基準電圧発生回路１０６によって生成された基準電圧Ｖｒｅｆは、降圧レギュレータ回路１０３に供給される。また、降圧レギュレータ回路１０３には、外部電源配線１０４を介して、外部から高電圧ＶＤＤが供給される。

降圧レギュレータ回路１０３は、比較器１０３Ａ、スイッチングトランジスタ１０３Ｂを備えている。そして、比較器１０３Ａは、降圧レギュレータ回路１０３の出力電圧と、基準電圧発生回路１０６から供給される基準電圧Ｖｒｅｆとを比較する。そして、スイッチングトランジスタ１０３Ｂは、比較器１０３Ａの比較結果に応じてＯＮ／ＯＦＦいずれかの状態をとる。これにより、降圧レギュレータ回路１０３は、基準電圧Ｖｒｅｆに等しい電圧ＶＤＤＬを、チップ間接続用の入出力回路１０５に入力する。

チップ２は、信号Ｉ／Ｏ端子２０２の他、降圧レギュレータ回路２０３、外部電源配線２０４、入出力回路２０７を備えている。なお、チップ２は、外部接続用の信号Ｉ／Ｏ端子２０１、外部接続用の入出力回路２０６等を備えているが、図示省略する。
また、チップ１から、信号Ｉ／Ｏ端子２０２を介して、基準電圧Ｖｒｅｆが降圧レギュレータ回路２０３に供給される。
また、降圧レギュレータ回路１０３には、外部電源配線２０４を介して、外部から高電圧ＶＤＤが供給される。

降圧レギュレータ回路２０３は、比較器２０３Ａ、スイッチングトランジスタ２０３Ｂを備えている。そして、比較器２０３Ａは、降圧レギュレータ回路２０３の出力電圧と、チップ１から供給される基準電圧Ｖｒｅｆとを比較する。そして、スイッチングトランジスタ２０３Ｂは、比較器２０３Ａの比較結果に応じてＯＮ／ＯＦＦいずれかの状態をとる。これにより、降圧レギュレータ回路２０３は、基準電圧Ｖｒｅｆに等しい電圧ＶＤＤＬ信号を、チップ間接続用の入出力回路２０７に入力する。

以上に説明した本発明の実施の形態２に係る半導体装置１００Ｂによれば、実施の形態１に係る半導体装置１００Ａと同様の効果を得られる。
特に、比較的大きな面積を必要とする基準電圧発生回路１０６をチップ１にのみ形成すればよい。そのため、両方のチップ１，２に基準電圧発生回路を形成する場合に比べて、半導体装置１００Ｂのサイズを低減することができる。これにより、半導体装置１００Ｂのコストを低減することができる。
また、一方のチップ１から基準電圧Ｖｒｅｆを他方のチップ２に供給するため、両チップ１，２の信号電圧振幅を容易に一致させることができる。

実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置１００Ｃの一例を示すブロック図である。
図５に示すように、本発明の実施の形態３に係る半導体装置１００Ｃは、チップ１が降圧レギュレータ回路１０３を備えていない点が、実施の形態２に係る半導体装置１００Ｂと異なるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図５に示すように、本発明の実施の形態３に係る半導体装置１００Ｃでは、チップ１に降圧レギュレータ回路１０３を備えていないため、さらに、チップ１のサイズを低減することができる。

実施の形態４．
図６は、本発明の実施の形態４に係る半導体装置１００Ｄの一例を示すブロック図である。
図６に示すように、本発明の実施の形態４に係る半導体装置１００Ｄは、スリープ信号発生回路１０７を備える点が、実施の形態２に係る半導体装置１００Ｂと異なるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。

スリープ信号発生回路１０７は、チップ１に備えられている。また、スリープ信号発生回路１０７は、チップ１の降圧レギュレータ回路１０３に接続されている。また、スリープ信号発生回路１０７は、チップ２の降圧レギュレータ回路２０３に接続されている。
そして、スリープ信号発生回路１０７は、スリープ信号を降圧レギュレータ回路１０３及び降圧レギュレータ回路２０３に入力する。
降圧レギュレータ回路１０３及び降圧レギュレータ回路２０３は、スリープ信号が入力されると、当該降圧レギュレータ回路１０３及び降圧レギュレータ回路２０３から出力される電圧を停止する。又は、降圧レギュレータ回路１０３及び降圧レギュレータ回路２０３は、スリープ信号が入力されると、通常動作よりも低い電圧の信号を出力する。
これにより、半導体装置１００Ｄのスリープ時における消費電力をさらに低減することができる。

実施の形態５．
図７は、本発明の実施の形態５に係る半導体装置に備えられるチップ１の一例を示す模式図である。
図７に示すように、本発明の実施の形態５に係る半導体装置は、基準電圧発生回路１０６、降圧レギュレータ回路１０３を備えない点が、他の実施の形態に係る半導体装置と異なるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。

図７に示すように、チップ１は、外部接続用の信号Ｉ／Ｏ端子１０１を介して外部から高電圧ＶＤＤが供給される。そして、当該高電圧ＶＤＤは、外部接続用の入出力回路１０７及び外部電源配線１０４に供給される。

また、図７に示すように、チップ１において、内部回路３の内部コア電圧がチップ間接続用の入出力回路１０５に供給される。そして、当該内部コア電圧に等しい信号電圧振幅ＶＤＤを有する信号が、チップ間接続用の信号Ｉ／Ｏ端子１０２を介して、チップ２に入出力される。

本発明の実施の形態５に係る半導体装置においては、チップ１の内部コア電圧と、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の信号電圧振幅を等しくすることができる。そのため、チップ間接続用の入出力回路１０５と、内部回路３との間に、レベルシフト回路を設ける必要がない。これにより、チップ１の面積をより小さくすることができる。

実施の形態６．
本発明の実施の形態６に係る半導体装置は、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の構成に特徴を有しており、他の構成は、本発明の他の実施の形態とほぼ同じであるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図８（ａ）に、本発明の実施の形態６に係るチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２に用いられる出力用ＭＯＳトランジスタ４を示し、図８（ｂ）に、本発明の実施の形態６に係る外部接続用の信号Ｉ／Ｏ端子１０１，２０１に用いられる出力用ＭＯＳトランジスタ５を示す。

図８（ａ），（ｂ）に示すように、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２に用いられる出力用ＭＯＳトランジスタ４のサイズは、外部接続用の信号Ｉ／Ｏ端子１０２，２０２に用いられる出力用ＭＯＳトランジスタ５よりも小さくなっている。
具体的には、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２に用いられる出力用ＭＯＳトランジスタ４のゲート絶縁膜は、外部接続用の信号Ｉ／Ｏ端子１０２，２０２に用いられる出力用ＭＯＳトランジスタ５のゲート絶縁膜よりも薄く形成されている。

外部接続用の信号Ｉ／Ｏ端子１０２，２０２の信号電圧振幅は、外部から供給される高電圧ＶＤＤと等しい。そのため、ゲート絶縁膜の絶縁耐圧ゲート絶縁膜の厚さを薄くすることはできない。しかし、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の信号電圧振幅は、外部から供給される高電圧ＶＤＤより低い電圧ＶＤＤＬと等しい。そのため、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２に用いられる出力用ＭＯＳトランジスタ４のゲート絶縁膜の厚さを、出力ＭＯＳトランジスタ５よりも薄くすることができる。

そして、ゲート絶縁膜の厚さを薄くすることにより、出力用ＭＯＳトランジスタ４のサイズを小さくすることができ、信号Ｉ／Ｏ端子１０２，２０２の占有面積を小さくすることができる。また、ゲート絶縁膜の厚さを薄くすることにより、出力用ＭＯＳトランジスタ４の性能を向上することができる。

実施の形態７．
本発明の実施の形態７に係る半導体装置では、チップ１又はチップ２の少なくとも何れかに設けられる信号Ｉ／Ｏ端子に特徴を有しており、他の構成は、本発明の他の実施の形態とほぼ同じであるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図９に、本発明の実施の形態７に係る半導体装置のチップ１に設けられる信号Ｉ／Ｏ端子を示す。なお、チップ２においても、図９に示すように、チップ１と同様の信号Ｉ／Ｏ端子が設けられていてもよい。

図９に示すように、チップ１は、外部接続用の信号Ｉ／Ｏ端子１０１Ａ（外部接続用端子）、外部接続及びテスト用の信号Ｉ／Ｏ端子１０１Ｂ（共用端子）、テスト専用の信号Ｉ／Ｏ端子１０１Ｃ（テスト用端子）、チップ間接続用の信号Ｉ／Ｏ端子１０２を備えている。
そして、当該チップ１をウエハソートする場合、外部接続用の信号Ｉ／Ｏ端子１０１Ａ、外部接続及びテスト用の信号Ｉ／Ｏ端子１０１Ｂ、テスト専用の信号Ｉ／Ｏ端子１０１Ｃを用いて、当該チップ１の性能テストが行われる。

そのため、当該チップ１をウエハソートする場合、外部接続用の信号Ｉ／Ｏ端子１０１Ａ、外部接続及びテスト用の信号Ｉ／Ｏ端子１０１Ｂ、テスト専用の信号Ｉ／Ｏ端子１０１Ｃに対してはプロービングが実施されるが、チップ間接続用の信号Ｉ／Ｏ端子１０２に対してはプロービングが実施されない。
従って、チップ間接続用の信号Ｉ／Ｏ端子１０２に対して、プロービングによる電気的ストレスが付与されない。そのため、チップ間接続用の信号Ｉ／Ｏ端子１０２に接続される電子素子の電気的耐圧が低くてもよい。これにより、チップ１の集積度をより高くすることができる。

実施の形態８．
本発明の実施の形態８に係る半導体装置１００Ｅは、チップ１，２に備えられる静電保護機能を有する素子（以下、単に、静電保護素子と称する。）１０８，２０８に特徴を有しており、他の構成は、本発明の他の実施の形態とほぼ同じであるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図１０に、本発明の実施の形態８に係る半導体装置１００Ｅの一例を示す。また、図１１に、本発明の実施の形態８に係る半導体装置１００Ｅにおけるチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の接続方法を示す。

図１０に示すように、チップ１は、チップ間接続用の信号Ｉ／Ｏ端子１０２に接続され、信号Ｉ／Ｏ端子１０２を静電的に保護する静電保護素子１０８を備えている。
また、チップ２は、チップ間接続用の信号Ｉ／Ｏ端子２０２に接続され、信号Ｉ／Ｏ端子２０２を静電的に保護する静電保護素子２０８を備えている。
そして、チップ１の信号Ｉ／Ｏ端子１０２に接続される静電保護素子１０８のサイズは、チップ２の信号Ｉ／Ｏ端子２０２に接続される静電保護素子２０８よりも大きくなっている。
なお、静電保護素子１０８，２０８としては、ＭＯＳトランジスタのドレイン電極から基板への放電を利用するものや、ダイオードを利用するもの等を用いることができる。

次に、実施の形態８に係る半導体素子１００Ｅにおけるチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の接続方法について、図１１を参照しながら説明する。
まず、チップ１側の信号Ｉ／Ｏ端子１０２にボンディングを形成する（ステップＳ１）。

次に、チップ２側の信号Ｉ／Ｏ端子２０１にボンディングを形成する（ステップＳ２）
これにより、チップ１の信号Ｉ／Ｏ端子１０２と、チップ２の信号Ｉ／Ｏ端子２０１との間にワイヤーループが形成される。

次に、チップ間を接続する装置に備えられたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が予め決定されたペア情報に基づいて、チップ１とチップ２との間に、ペアとなる信号Ｉ／Ｏ端子１０１，２０１があるか否かを判断する（ステップＳ３）。
ステップＳ３において、チップ１とチップ２との間に、ペアとなる信号Ｉ／Ｏ端子１０１，２０１がある場合には（ステップＳ３；Ｙｅｓ）、ステップＳ１に戻る。
ステップＳ３において、チップ１とチップ２との間に、ペアとなる信号Ｉ／Ｏ端子１０１，２０１がない場合には（ステップＳ３；Ｎｏ）、本処理を終了する。

以上に説明した本発明の実施の形態８に係る半導体素子１００Ｅにおいては、チップ２に備えられる静電保護素子のサイズが小さいため、半導体素子１００Ｅの製造コストを低減することができる。
また、ボンディング工程で発生する静電ストレスを、先に、サイズの大きい静電保護素子１０８で吸収する。そのため、チップ２の信号Ｉ／Ｏ端子２０１にボンディングを形成する際に静電ストレスが発生しても、静電保護素子２０８よりもサイズが大きい静電保護素子１０８で当該静電ストレスを吸収することができる。従って、ボンディング時における静電ストレスによる破壊にも強い。

実施の形態９．
実施の形態９に係る半導体装置１００Ｆは、実施の形態８に係る半導体素子１００Ｅと同様の構成を有するため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図１２に、本発明の実施の形態９に係る半導体装置１００Ｆの一例を示す。また、図１３に、本発明の実施の形態９に係る半導体装置１００Ｆにおけるチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の接続方法を示す。

次に、実施の形態９に係る半導体素子１００Ｆにおけるチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の接続方法について、図１３を参照しながら説明する。
まず、チップ１側の信号Ｉ／Ｏ端子１０２にはんだバンプを形成する（ステップＳ１０１）。

次に、ステップＳ１０１に形成したはんだバンプを熱リフローにより溶解して、チップ１にチップ２を貼り合わせることにより、チップ１側の信号Ｉ／Ｏ端子１０２とチップ２側の信号Ｉ／Ｏ端子２０２とを接続する（ステップＳ１０２）。

以上に説明した本発明の実施の形態９に係る半導体素子１００Ｆにおいては、実施の形態８と同様の効果を得ることができる。特に、はんだバンプによりチップ１及びチップ２を接続する際の静電破壊を防止することができる。

実施の形態１０．
実施の形態１０に係る半導体装置１００Ｇでは、チップ１及びチップ２に設けられる信号Ｉ／Ｏ端子に特徴を有しており、他の構成は、本発明の他の実施の形態とほぼ同じであるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図１４に、本発明の実施の形態１０に係る半導体装置１００Ｇのチップ１及びチップ２に設けられる信号Ｉ／Ｏ端子１０１Ｄ，・・・を示す。

図１４に示すように、チップ１は、外部接続用の信号Ｉ／Ｏ端子１０１Ｄ（外部接続用端子）、外部接続用の信号Ｉ／Ｏ端子１０１Ｅ（外部接続用端子）、チップ間接続用の信号Ｉ／Ｏ端子１０２を備えている。
また、チップ２は、外部接続用の信号Ｉ／Ｏ端子２０１Ａ（外部接続用端子）、外部接続用の信号Ｉ／Ｏ端子２０１Ｂ（外部接続用端子）、チップ間接続用の信号Ｉ／Ｏ端子２０２を備えている。

また、チップ１の信号Ｉ／Ｏ端子１０１Ｄ、１０１Ｅは、外部と接続され、外部から高電圧ＶＤＤが供給される。また、チップ１の信号Ｉ／Ｏ端子１０２は、チップ２の信号Ｉ／Ｏ端子２０２と接続されている。
また、チップ１の信号Ｉ／Ｏ端子１０１Ｅは、チップ２の信号Ｉ／Ｏ端子２０１Ａと接続されている。換言すれば、チップ２の信号Ｉ／Ｏ端子２０１Ａは、チップ１の信号Ｉ／Ｏ端子１０１Ｅを介して外部と接続されている。そのため、チップ２の信号Ｉ／Ｏ端子２０１Ａには、チップ１の信号Ｉ／Ｏ端子１０１Ｅを介して、外部から高電圧ＶＤＤが供給される。
また、チップ２の信号Ｉ／Ｏ端子２０１Ｂは、外部と接続され、外部から高電圧ＶＤＤが供給される。

以上に説明した本発明の実施の形態１０に係る半導体装置１００Ｇにおいては、チップ２の信号Ｉ／Ｏ端子２０１Ａは、チップ１の信号Ｉ／Ｏ端子１０１Ｅを介して外部と接続されている。そのため、チップ２の外部接続数を低減することができる。また、一方のチップ１にのみ外部接続すればよい。

実施の形態１１．
本発明の実施の形態１１に係る半導体装置では、チップ１又はチップ２の少なくとも何れかに設けられる信号Ｉ／Ｏ端子に特徴を有しており、他の構成は、本発明の他の実施の形態とほぼ同じであるため、同一の構成については、同一の符号を付すとともに、その説明を省略する。
図１５に、本発明の実施の形態７に係る半導体装置のチップ１に設けられる信号Ｉ／Ｏ端子を示す。なお、チップ２においても、図１５に示すように、チップ１と同様の信号Ｉ／Ｏ端子が設けられていてもよい。

図１５に示すように、チップ１は、テスト用端子６Ａ，６Ｂ，６Ｃを備えている。また、チップ１は、チップ間接続用の信号Ｉ／Ｏ端子１０２Ａ，１０２Ｂ，１０２Ｃ（チップ間接続用端子）を備えている。また、チップ１は、信号Ｉ／Ｏ端子１０２Ａ，１０２Ｂ，１０２Ｃにそれぞれ接続されるレジスタ１０９Ａ，１０９Ｂ，１０９Ｃを備えている。

レジスタ１０９Ａ，１０９Ｂ，１０９Ｃは、それぞれ、テスト用端子６Ａ，６Ｂ，６Ｃと接続されている。また、レジスタ１０９Ａとレジスタ１０９Ｂとは接続されている。
そして、レジスタ１０９Ａ，１０９Ｂは、シフトレジスタを構成している。そのため、テスト用端子６Ａから、レジスタ１０９Ａ，１０９Ｂにデータが設定される。また、テスト用端子６Ｂから、レジスタ１０９Ａ，１０９Ｂに保持されたデータが読み出される。
また、テスト用端子６Ｃから、レジスタ１０９Ｃに直接データが設定され、テスト用端子６Ｃから、レジスタ１０９Ｃに保持されたデータが読み出される。

以上に説明した本発明の実施の形態１１に係る半導体装置においては、チップ間接続用の信号Ｉ／Ｏ端子１０２Ａ，１０２Ｂ，１０２Ｃの機能を、当該信号Ｉ／Ｏ端子１０２Ａ，１０２Ｂ，１０２Ｃに対してプロービングしなくても、テスト用端子６ａ，６Ｂ，６Ｃを使用してテストすることができる。

なお、本発明は、以上の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で適宜設計変更されるものとする。

１ チップ（第１のチップ）
１０１，１０１Ａ，１０１Ｄ，１０１Ｅ 外部接続用の信号Ｉ／Ｏ端子（外部接続用端子）
１０１Ｂ 外部接続用及びテスト用の信号Ｉ／Ｏ端子（共用端子）
１０１Ｃ テスト専用の信号Ｉ／Ｏ端子（テスト用端子）
１０２，１０２Ａ，１０２Ｂ，１０２Ｃ チップ間接続用の信号Ｉ／Ｏ端子（チップ間接続用端子）
１０３ 降圧レギュレータ回路（第１の電圧変換回路）
１０６ 基準電圧発生回路（基準信号発生回路）
１０７ スリープ信号発生回路
１０８ 静電保護素子
１０９Ａ，１０９Ｂ，１０９Ｃ レジスタ
２ チップ（第２のチップ）
２０１，２０１Ａ，２０１Ｂ 外部接続用の信号Ｉ／Ｏ端子（外部接続用端子）
２０２ チップ間接続用の信号Ｉ／Ｏ端子（チップ間接続用端子）
２０３ 降圧レギュレータ回路（第２の電圧変換回路）
２０５ 内部電源配線（低電圧電源配線）
２０７ 入出力回路（チップ間接続用入出力回路）
２０８ 静電保護素子
３ 内部回路
４，５ 出力ＭＯＳトランジスタ
６Ａ，６Ｂ，６Ｃ テスト用端子
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ 半導体装置

Claims (13)

1. 複数のチップを同一パッケージ内に内蔵する半導体装置であって、
   前記チップは、
   前記チップと外部とを接続する外部接続用端子と、
   前記チップ間を接続するチップ間接続用端子と、
   を備え、
   前記チップ間接続用端子の信号電圧振幅は、前記外部接続用端子の信号電圧振幅よりも小さい半導体装置。
2. 第１のチップから第２のチップに入力される、前記第２のチップの動作を制御する信号の信号電圧振幅が、外部から前記第２のチップに入力される、前記第２のチップの動作を制御する信号の信号電圧振幅よりも低く、且つ、外部から前記第１のチップに入力される、前記第１のチップの動作を制御する信号の信号電圧振幅よりも低い請求項１に記載の半導体装置。
3. 第１のチップは、外部電圧よりも低い基準電圧に等しい電圧を有する基準信号を、前記第２のチップに入力し、
   前記第２のチップは、
   前記外部電圧に等しい電圧を供給する第２の外部電源配線と、
   前記第２のチップの前記外部電圧よりも低い電圧を供給する低電圧電源配線と、
   前記第２の外部電源配線から供給される電圧を、前記基準信号の電圧と等しい電圧を有するように変換して前記低電圧電源配線に出力する第２の電圧変換回路と、
   前記低電圧電源配線に接続され、前記第２のチップの第２のチップ間接続用端子に前記チップ間接続用の信号電圧振幅に等しい信号電圧振幅を有する信号を供給するチップ間接続用入出力回路と、
   を備える請求項１又は２に記載の半導体装置。
4. 前記第１のチップは、前記基準信号を生成する基準信号発生回路を備える請求項２又は３に記載の半導体装置。
5. 前記第１のチップは、
   前記外部電圧に等しい電圧を供給する第１の外部電源配線と、
   前記第１の外部電源配線及び前記基準信号発生回路と接続され、前記第１の外部電源配線から供給される電圧を、前記基準信号の電圧と等しい電圧を有するように変換して出力する第１の電圧変換回路と、
   を備える請求項２乃至４の何れか一項に記載の半導体装置。
6. スリープ信号を生成するスリープ信号発生回路を備え、
   前記スリープ信号は、前記第１の電圧変換回路及び前記第２の電圧変換回路の少なくとも一方に入力され、
   前記スリープ信号が入力された場合、前記第１の電圧変換回路及び前記第２の電圧変換回路の少なくとも一方は、電圧出力を停止するか、又は、前記基準電圧よりも低い電圧を出力する請求項３乃至５の何れか一項に記載の半導体装置。
7. 第１のチップは、内部回路の内部コア電圧に等しい電圧を有する内部信号を前記第２のチップに入力し、
   前記第２のチップは、
   前記外部電圧に等しい電圧を有する信号を供給する第２の外部電源配線と、
   前記第２の外部電源配線から供給される信号を、前記内部信号の電圧と等しい電圧を有するように変換して出力する第２の電圧変換回路と、
   を備える請求項１又は２に記載の半導体装置。
8. 前記チップ間接続用端子に用いられるＭＯＳトランジスタのゲート絶縁膜は、前記外部接続用端子に用いられるＭＯＳトランジスタ５のゲート絶縁膜よりも薄く、
   前記チップ間接続用端子に用いられる前記ＭＯＳトランジスタのサイズは、前記外部接続用端子に用いられる前記ＭＯＳトランジスタよりも小さい請求項１乃至７の何れか一項に記載の半導体装置。
9. 前記チップは、前記外部接続用端子、外部接続用及びテスト用に用いられる共用端子、テスト用端子、及び、前記チップ間接続用端子を備え、
   前記チップをウエハソートする場合、前記外部接続用端子、前記共用端子、前記テスト用端子を用いて、前記チップの性能テストが行われる請求項１乃至８の何れか一項に記載の半導体装置。
10. 前記チップは、前記チップ間接続用端子を静電的に保護する静電保護素子を備え、
    隣接して接続される前記チップの一方のチップに備えられる前記静電保護素子のサイズは、他方のチップに備えられる前記静電保護素子のサイズよりも大きく、
    前記隣接して接続される前記チップのうち、前記一方のチップの前記チップ間接続用端子にワイヤーの一端がボンディングされた後に、前記他方のチップの前記チップ間接続用端子に前記ワイヤーの他端がボンディングされる請求項１乃至９の何れか一項に記載の半導体装置。
11. 前記チップは、前記チップ間接続用端子を静電的に保護する静電保護素子を備え、
    隣接して接続される前記チップの一方のチップに備えられる前記静電保護素子のサイズは、他方のチップに備えられる前記静電保護素子のサイズよりも大きく、
    前記隣接して接続される前記チップのうち、前記一方のチップの前記チップ間接続用端子にはんだバンプが形成された後に、前記はんだバンプが溶解されるとともに、前記一方のチップと前記他方のチップとが張り合わされる請求項１乃至９の何れか一項に記載の半導体装置。
12. 隣接して接続される前記チップの一方のチップの前記外部接続用端子のうち少なくとも一つは、他方のチップの前記外部接続用端子のうち少なくとも一つと接続され、
    前記他方のチップの前記外部接続用端子と接続される、前記一方のチップの前記外部接続用端子は、外部と接続され、
    前記一方のチップの前記外部接続用端子と接続される、前記他方のチップの前記外部接続用端子は、外部と接続されていない請求項１乃至１１の何れか一項に記載の半導体装置。
13. 前記チップは、テスト用端子と、前記テスト用端子と前記チップ間接続用端子とに接続されるレジスタを備え、
    前記テスト用端子からデータが前記レジスタに設定されるとともに、前記テスト用端子から前記レジスタに保持されているデータが読み出される請求項１乃至１２の何れか一項に記載の半導体装置。

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