JP2008293206A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】本発明による半導体集積回路装置は少なくとも2つの半導体チップを含み、当該半導体チップの一方が、基準電位を生成してこれをリファレンス信号として出力する基準電位発生回路と、電源電圧の供給に応じて機能を発揮する機能回路とを含み、他方の半導体チップが、当該リファレンス信号を受け入れてこれに基づいて当該機能回路に当該電源電圧を供給するレギュレータ回路を含む。
【選択図】図1
Description
40 抵抗素子
50、60、70 可変抵抗素子
51〜54、61〜64、71〜74 調整用トランジスタ
55〜58、65〜68、75〜78 調整用抵抗素子
59 基準用抵抗素子
81 低閾値PMOSトランジスタ
82 低閾値NMOSトランジスタ
91〜98 ヒューズ
100、200 半導体チップ
110、120、130、140 レギュレータ回路
111 バイアス部
112 出力部
121、131、141 リファレンス部
210 基準電位発生回路
211 基準電位調整部
220 機能回路
230 トリミング信号発生回路
231〜234 ヒューズ回路
300 半導体集積回路装置
BH ハイバイアス電圧
BL ローバイアス電圧
GND 接地電位
N1〜N4、N12〜N14、N21、N31〜N34 ノード
T1、T2、T12〜T17、T21、T31〜T34、T50〜T53、T60〜T63、T70〜T73 端子
VCC 電源電位
TRIM トリミング信号
VREF リファレンス信号若しくはリファレンス電圧
VOUT 電源電圧
Claims (14)
- 少なくとも2つの半導体チップを含む半導体集積回路装置であって、
前記半導体チップの一方が、
基準電位を生成してこれをリファレンス信号として出力する基準電位発生回路と、電源電圧の供給に応じて機能を発揮する機能回路と、を含み、
前記半導体チップの他方が、
前記リファレンス信号を受け入れてこれに基づいて前記機能回路に前記電源電圧を供給するレギュレータ回路を含むことを特徴とする半導体集積回路装置。 - 前記レギュレータ回路は、前記リファレンス信号を非反転入力端子に受け入れてこれに基づいて前記電源電圧を出力端子に出力するボルテージフォロワ回路を含むことを特徴とする請求項1に記載の半導体集積回路装置。
- 前記基準電位発生回路は、各々がダイオード接続されているPMOSトランジスタ及びNMOSトランジスタを直列接続してなる基準電位調整部を含むことを特徴とする請求項1に記載の半導体集積回路装置。
- 少なくとも2つの半導体チップを含む半導体集積回路装置であって、
前記半導体チップの一方が、
トリミング信号を生成してこれを出力するトリミング信号発生回路と、電源電圧の供給に応じて機能を発揮する機能回路と、を含み、
前記半導体チップの他方が、
前記トリミング信号を受け入れてこれに基づいてリファレンス電圧を発生するリファレンス部と、前記リファレンス電圧に基づいて前記機能回路に前記電源電圧を供給する出力部と、を含むことを特徴とする半導体集積回路装置。 - 前記トリミング信号発生回路は、電源電位と接地電位との間に接続されたヒューズ回路で構成されていることを特徴とする請求項4に記載の半導体装置。
- 前記ヒューズ回路は、出力ノードと前記電源電位との間に接続されているヒューズと、前記出力ノードと前記接地電位との間に接続されているヒューズと、前記出力ノードから前記トリミング信号を出力する出力端子とを少なくとも含むことを特徴とする請求項5に記載の半導体集積回路装置。
- 前記リファレンス部は、ソースが電源電位に接続され且つドレインが出力ノードに接続され且つゲートがバイアス電圧入力端子に接続されているPMOSトランジスタと、前記出力ノードと接地電位との間に接続されている可変抵抗素子と、前記出力ノードから前記リファレンス電圧を出力する出力端子とからなることを特徴とする請求項4に記載の半導体集積回路装置。
- 前記可変抵抗素子は、一端が接地電位に接続されている基準用抵抗素子と、前記基準用抵抗素子の他端と前記出力ノードと間に直列に接続されている複数の調整用抵抗素子と、ドレインが前記調整用抵抗素子の一端に接続され且つソースが前記調整用抵抗素子の他端に接続され且つゲートが前記トリミング信号を受け入れるトリミング信号入力端子に接続されている複数のトランジスタと、からなることを特徴とする請求項7に記載の半導体集積回路装置。
- 前記リファレンス部は、ダイオード接続され且つドレインが前記可変抵抗素子に接続され且つソースが接地電位に接続されているNMOSトランジスタを有することを特徴とする請求項7に記載の半導体集積回路装置。
- 前記可変抵抗素子は、前記出力ノードと前記NMOSトランジスタのドレインとの間に直列に接続されている複数の調整用抵抗素子と、ドレインが前記調整用抵抗素子の一端に接続され且つソースが前記調整用抵抗素子の他端に接続され且つゲートが前記トリミング信号を受け入れるトリミング信号入力端子に接続されている複数のトランジスタと、からなることを特徴とする請求項9に記載の半導体集積回路装置。
- 前記リファレンス部は、ソースが電源電位に接続され且つドレインが出力ノードに接続され且つゲートがバイアス電圧入力端子に接続されている第1のPMOSトランジスタと、可変抵抗素子と、ダイオード接続され且つソースが前記出力ノードに接続され且つドレインが前記可変抵抗素子の一端に接続されている第2のPMOSトランジスタと、ダイオード接続され且つドレインが前記可変抵抗素子の他端に接続され且つソースが接地電位に接続されているNMOSトランジスタと、前記出力ノードから前記リファレンス電圧を出力する出力端子とからなることを特徴とする請求項4に記載の半導体集積回路装置。
- 前記可変抵抗素子は、前記第2のPMOSトランジスタのドレインと前記NMOSトランジスタのドレインとの間に直列に接続されている複数の調整用抵抗素子と、ドレインが前記調整用抵抗素子の一端に接続され且つソースが前記調整用抵抗素子の他端に接続され且つゲートが前記トリミング信号を受け入れるトリミング信号入力端子に接続されている複数のトランジスタと、からなることを特徴とする請求項11に記載の半導体集積回路装置。
- 前記出力部は、前記リファレンス電圧を非反転入力端子に受け入れてこれに基づいて前記電源電圧を出力端子に出力するボルテージフォロワ回路を含むことを特徴とする請求項4に記載の半導体集積回路装置。
- 前記機能回路はRAMであることを特徴とする請求項1又は4に記載の半導体集積回路装置。
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