JP2004311595A - 半導体集積回路及びその製造方法 - Google Patents
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Abstract
【課題】本発明は、製品仕様としてのアナログ特性を高精度にすることができ、検査工程の時間を短縮することができる半導体集積回路の製造方法を提供するものである。
【解決手段】複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、特性調整手段７を有しているチップ１０１と、特性調整手段７を有していないチップ１０２とを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路１を形成する工程と、その後、特性調整手段７を用いて、特性調整手段７を有しているチップ１０１の特性及び特性調整手段７を有していないチップ１０２の特性を調整する工程とを有するようにする。
【選択図】 図１
【解決手段】複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、特性調整手段７を有しているチップ１０１と、特性調整手段７を有していないチップ１０２とを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路１を形成する工程と、その後、特性調整手段７を用いて、特性調整手段７を有しているチップ１０１の特性及び特性調整手段７を有していないチップ１０２の特性を調整する工程とを有するようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路として、電子回路の機能／動作パラメータの設定、基準電圧発生回路の出力電圧の微調整等の目的でトリミング回路が組み込まれているものが広く用いられている（例えば特許文献１参照）。
【０００３】
このようなトリミング回路を有する半導体集積回路の構成を図３に示す。
尚、図３の場合は、半導体集積回路を構成しているチップの回路構成を示している。
この半導体集積回路３０は、外部より入力されるディジタル信号に基づいてアナログ信号の出力を行うチップ（ＩＣチップ）３０１が、図示せざるも、例えば基板上に搭載されて、このようなチップ３０１が搭載された基板がパッケージとして組み立てられて形成されたものである。
【０００４】
チップ３０１は、ディジタル回路３２及びアナログ回路３３と、通信手段（シリアル通信手段）３４と、メモリ手段３５と、アナログ調整手段３６とから構成されている。
【０００５】
ディジタル回路３２は、外部からのディジタル入力を処理してディジタル信号を出力する回路であり、第１のアナログ回路３３は、例えばＤＡ変換器等によりディジタル回路３２から入力されるディジタル信号をアナログ信号に変換して出力するものである。
【０００６】
また、シリアル通信手段３４は、外部より入力された情報（データ）またはコマンドに基づいて、メモリ手段３５への情報の書き込み及びメモリ手段３５の切断動作を制御するものであり、例えばＩ２Ｃ（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシリアルプロトコルに基づいて制御されている。
【０００７】
また、メモリ手段３５は、前述したシリアル通信手段３４から出力された情報を保持する手段であり、例えばザッピング用ツェナーダイオードやレーザーで切断するタイプのヒューズ素子により構成されている。
【０００８】
また、アナログ調整手段３６は、前述したメモリ手段３５から入力された情報に基づいて、第１のアナログ回路３３を調整する信号を発生する手段である。
【０００９】
そして、このような構成のチップ３０１においては、シリアル通信手段３４、メモリ手段３５及びアナログ調整手段３６とにより特性調整手段３７（所謂トリミング回路）が構成され、例えば製造過程における特性を調整する工程（検査工程）において、この特性調整手段３７により、第１のアナログ回路３３の特性がトリミング処理される。
【００１０】
【特許文献１】
特開平８−２０４５８２号公報
【００１１】
【発明が解決しようとする課題】
ところで、上述した図３の場合では、１つのチップ３０１から１つの半導体集積回路３０を構成しているが、複数のチップから１つの半導体集積回路を構成することが考えられている。
【００１２】
このように複数のチップから構成された半導体集積回路は、例えば１つのチップから構成された半導体集積回路３０では足りない程大きい電圧を出力しなければならず、所謂振幅の大きい電圧が必要とされる場合を想定して考えられたものである。
振幅の大きい電圧が必要とされる場合は、出力側に接続されて駆動される負荷として、例えば液晶等の表示装置や例えばモーター等の動力関係の装置が挙げられる。
【００１３】
このような複数のチップから構成された半導体集積回路の構成を図４に示す。尚、図４の場合は、半導体集積回路を構成している複数のチップの回路構成を示している。
また、図４の場合は、例えば２つのチップ（第１のチップ４０１及び第２のチップ４０２）から構成された半導体集積回路、所謂２イン１型のマルチチップ集積回路４０の構成を示している。
マルチチップ集積回路４０は、上述したように第１のチップ４０１と第２のチップ４０２とから構成されており、図示せざるも、これら第１及び第２のチップ４０１，４０２が例えば同一の基板上に搭載されて、このような第１及び第２のチップ４０１，４０２が搭載された基板がパッケージとして組み立てられて形成されたものである。
【００１４】
第１のチップ４０１は、ディジタル入力に基づいてアナログ信号を発生させる働きをするものである。また、第２のチップ４０２は、駆動される負荷に基づいたアナログ特性を得るために、第１のチップ４０１から入力されたアナログ信号を増幅または電位シフトして出力する働きをするものである。
【００１５】
第１のチップ４０１は、図３に示したチップ３０１と同様に、ディジタル回路４２及び第１のアナログ回路４３と、通信手段（シリアル通信手段）４４と、メモリ手段４５と、第１のアナログ調整手段４６とから構成されている。
【００１６】
ディジタル回路４２は、上述したように、外部からのディジタル入力を処理してディジタル信号を出力するものであり、第１のアナログ回路４３は、例えばＤＡ変換器等によりディジタル回路４２より入力されたディジタル信号をアナログ信号に変換して出力するものである。
【００１７】
また、シリアル調整手段４４は、上述したように、外部より入力された情報またはコマンドに基づいてメモリ手段４５への情報の書き込み及びメモリ手段４５の切断動作を制御する手段であり、例えばＩ２Ｃ（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシリアルプロトコルに基づいて制御される。
【００１８】
また、メモリ手段４５は、上述したように、前述したシリアル通信手段４４から出力された情報の保持及びシリアル通信手段４４からの情報を後述する第１のアナログ調整手段４６へと出力するものであり、例えばザッピング用ツェナーダイオードやレーザーで切断するタイプのヒューズ素子により構成されている。
【００１９】
また、アナログ調整手段４６は、上述したように、前述したメモリ手段４５から入力される情報に基づいて、第１のアナログ回路４３を調整する信号を発生するものである。
【００２０】
このような構成の第１のチップ４０１においては、後述する製造過程における特性を調整する工程（検査工程）の際に、第１のアナログ回路４３の特性がトリミング処理される対象となっている。
【００２１】
一方、第２のチップ４０２は、第２のアナログ回路５３と、通信手段（シリアル通信手段）５４と、メモリ手段５５と、第２のアナログ調整手段５６、さらには基準電圧・電流発生手段５８とから構成されている。
【００２２】
第２のアナログ回路５３は、仕様に基づいた特性のアナログ信号を得るために、第１のチップ４０１から出力されたアナログ信号を増幅または電位シフトして、負荷を駆動するための回路であり、基準電圧・電流発生手段５８は、外部に出力されるアナログ信号の基準電圧または基準電流を発生させる回路である。
ここで、出力側へのアナログ特性が主要とされる場合は、出力側のチップに基準電圧・電流発生回路を設けるのが一般的とされている。
尚、シリアル通信手段５４、メモリ手段５５、第２のアナログ調整手段５６、は、第１のチップ４０１の場合と同様であるので、重複説明は省略する。
【００２３】
このような構成の第２のチップ４０２においては、後述する製造過程における特性を調整する工程（検査工程）の際に、第２のアナログ回路５３の特性がトリミング処理される対象となっている。
【００２４】
そして、このような構成とされた第１及び第２のチップ４０１，４０２に対して、それぞれ個別に検査工程が行われた後、パッケージとして組み立てられることで半導体集積回路４０が形成される。
【００２５】
ここで、第１のチップ４０１の検査工程では、上述したように、第１のチップ４０１に設けられた、シリアル通信手段４４、メモリ手段４５及び第１のアナログ調整手段４６とからなる特性調整手段４７により、例えば第１のアナログ回路４３の特性がトリミング処理される。
また、第２のチップ４０２の検査工程では、第２のチップ４０２に設けられた、シリアル通信手段５４、メモリ手段５５及び第２のアナログ調整手段５６とからなる特性調整手段５７により、例えば第２のアナログ回路５３の特性がトリミング処理される。
【００２６】
しかしながら、上述した製造過程においては、このようなトリミング処理を行う検査工程をそれぞれ別々に行った後に、第１及び第２のチップ４０１，４０２が搭載された基板をパッケージとして組み立てるので、製品仕様として、高精度のアナログ特性を得ることが困難であった。
【００２７】
即ち、パッケージとして組み立てる際に例えば樹脂モールド技術を用いるような場合では、モールドストレスによりアナログ回路に用いられている素子の特性が変動することに起因して、上述したマルチチップ集積回路のような複雑な形状を有する半導体集積回路４０においても、第１及び第２のアナログ回路４３，５３のアナログ特性が複雑に変動してしまう。
【００２８】
即ち、上述したように、トリミング処理等の特性の調整を行った後で、パッケージとして組み立てて製品としているので、樹脂モールド技術を用いてパッケージ化した場合では、特性の調整を行っても、モールドストレスにより、製造された半導体集積回路のアナログ特性が複雑に変動してしまう。
【００２９】
このようなアナログ特性の変動は、製品を製造してみないと予測不可能であり、従って、上述したように、製品仕様として高精度のアナログ特性を得ることが困難となっていた。
【００３０】
また、前述した検査工程でのトリミング処理では、第１及び第２のチップ４０１，４０２にそれぞれ設けられた特性調整手段４７，５７により、それぞれ個別に第１及び第２のアナログ回路４３、４４のトリミング処理を行っているので、トリミング処理に要する時間が長くなり、これに合わせて検査工程に要する時間も長くなっていた。
そして、例えば半導体集積回路を３個以上のチップから構成した場合は、トリミング処理に要する時間がさらに長くなり、この場合は、検査工程に要する時間も長くなると共に、例えばマルチチップ集積回路４０の製造コストを増大させてしまう。
【００３１】
また、特に第２のチップ４０２は、上述したように、駆動される負荷に基づいて高耐圧が要求されるので、トランジスタ等の素子サイズが大きくなる傾向にある。このような傾向において、基板上にアナログ調整手段５４及びメモリ手段５５、並びにシリアル通信手段５６等を多数搭載させて第２のチップ４０２を構成した場合、第２のチップ４０２の面積が著しく増大してしまい、マルチチップ集積回路４０としてのチップ面積も増大してしまう。
【００３２】
これにより、例えばマルチチップ集積回路の製造コストが増大してしまうこととなる。そのため、第２のチップ４０２に対しては、基準電圧の値を基板状態で調整する程度以上のトリミング処理は困難となる。
【００３３】
本発明は、上述した点に鑑み、複数のチップに対する特性の調整が可能であり、且つ簡素な構成を有する半導体集積回路を提供するものである。
また、本発明は、製品仕様としてのアナログ特性を高精度にすることができ、検査工程の時間を短縮することができる半導体集積回路の製造方法を提供するものである。
【００３４】
【課題を解決するための手段】
本発明は、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路であって、複数のチップのうち、一部のチップのみに、複数のチップの特性を調整する特性調整手段が設けられている構成とする。
【００３５】
上述の本発明によれば、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路であって、複数のチップのうち、一部のチップのみに、複数のチップの特性を調整する特性調整手段が設けられているので、一部のチップに設けられた特性調整手段により、この一部のチップ以外の、特性調整手段が設けられていないチップの特性を調整することができる。
また、半導体集積回路を構成する複数のチップのうち、一部のチップを除いては特性調整手段が取り除かれた構成となるので、半導体集積回路の構成を簡素化することができる。
【００３６】
本発明は、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、特性調整手段を有しているチップと、特性調整手段を有していないチップとを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路を形成する工程と、その後、特性調整手段を用いて、特性調整手段を有しているチップの特性及び前記特性調整手段を有していないチップの特性を調整する工程とを有するようにする。
【００３７】
上述の本発明によれば、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、特性調整手段を有しているチップと、特性調整手段を有していないチップとを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路を形成する工程と、その後、特性調整手段を用いて、特性調整手段を有しているチップの特性及び前記特性調整手段を有していないチップの特性を調整する工程とを有するので、パッケージとして組み立てて半導体集積回路を形成する工程において、例えば樹脂モールド技術を用いるような場合、モールドストレス等の影響により特性が変動してしまったとしても、この工程の後の特性を調整する工程の際に、この変動を調整することができる。即ち、パッケージとして組み立てる際のモールドストレス等の影響に関係なく、製品として形成された半導体集積回路として高精度の特性を得ることができる。
【００３８】
また、各チップ毎に設けられた特性調整手段により、それぞれ特性を調整する場合に比べて、特性を調整する際に要する時間を短縮することができる。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
先ず、本発明に係る半導体集積回路の一実施の形態を図１に示す。
尚、図１の場合は、半導体集積回路を構成している複数のチップの回路構成を示している。
本実施の形態の半導体集積回路１は、２つのチップ（第１のチップ１０１及び第２のチップ１０２）から構成された半導体集積回路、所謂２イン１型のマルチチップ集積回路１であり、図示せざるも、これら第１及び第２のチップ１０１，１０２が例えば同一の基板上に搭載されて、このような第１及び第２のチップ１０１，１０２が搭載された基板がパッケージとして組み立てられて形成された構成である。
【００４０】
第１のチップ１０１は、外部からのディジタル入力に基づいて、アナログ信号を出力するものであり、第２のチップ１０２は、駆動される負荷（例えば液晶等の表示装置やモーター等の駆動装置）に基づいたアナログ特性を得るために、第１のチップから出力されたアナログ信号を、増幅または電位シフトしてアナログ出力する働きをするものである。
【００４１】
第１のチップ１０１は、外部からのディジタル入力を処理し、ディジタル信号を出力するディジタル回路２と、例えばＤＡ変換器等によりディジタル回路２から入力されたディジタル信号をアナログ信号に変換して出力する第１のアナログ回路３とから構成されている。
この第１のチップ１０１においては、第１のアナログ回路３の特性が、後述する製造過程において、例えば特性が調整される工程（所謂検査工程）でのトリミング処理の際に調整される。
【００４２】
一方、第２のチップ１０２は、第１のチップ１０１の第１のアナログ回路３から入力されたアナログ信号を増幅または電位シフトして出力する第２のアナログ回路１３と、外部に出力されるアナログ出力の基準電圧または基準電流を発生させる基準電圧・電流発生回路１８と、さらには第３のアナログ回路２３から構成されている。
この第２のチップ１０２においては、第２のアナログ回路１３の特性が、後述する製造過程において、例えば特性が調整される工程（所謂検査工程）でのトリミング処理の際に調整される。
【００４３】
そして、本実施の形態においては、特に、第１及び第２のチップ１０１，１０２のうち、一方の第１のチップ１０１のみに、第１のチップ１０１の第１のアナログ回路３に加えて、第２のチップ１０２の第２のアナログ回路１３の特性をも調整する所謂特性調整手段７が設けられた構成である。
【００４４】
即ち、複数のチップから構成された１つの半導体集積回路において、各チップ毎に特性調整手段を設けるのではなく、本実施の形態では、１つのチップにのみに特性調整手段が設けられた構成である。
この第１のチップ１０１のみに設けられた特性調整手段７は、通信手段（シリアル通信手段）４とメモリ手段５とアナログ回路調整手段６とから構成され、上述したように、製造過程において、第１のチップ１０１の第１のアナログ回路３のアナログ特性をトリミング処理し、さらには第２のチップ１０２の第２のアナログ回路１３のアナログ特性をもトリミング処理するものである。
【００４５】
シリアル通信手段４は、外部から入力された情報（データ）またはコマンドに基づいて、後述するメモリ手段５へ情報を書き込んだり、メモリ手段５の切断動作を制御すものであり、例えばＩ２Ｃ（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシリアルプロトコルに基づいて制御される。
【００４６】
メモリ手段５は、前述したシリアル通信手段４より書き込まれた情報を保持したり、書き込まれた情報を後述するアナログ調整手段に出力するものである。
このメモリ手段５は、例えば電気的に切断を行うヒューズ素子から構成されており、ヒューズ素子の切断用の電源は、例えば第１のチップ１０１の他の素子の特性が破壊されてしまわないよう、第１のチップ１０１を作製する過程における素子定格以内に規定されている。また、このメモリ手段５は、ヒューズ素子の状態を変化させることなく試験的に調整用の情報を出力する機能を合せ持っている。
【００４７】
アナログ調整手段６は、前述したメモリ手段５から出力された情報に基づいて、第１のアナログ回路３さらには第２のアナログ回路１３の特性を調整するための信号を出力するものである。
【００４８】
ここで、特性調整手段７から発生された出力（即ちアナログ回路調整手段６から発生された出力）は、第１のチップ１０１上に搭載されている第１のアナログ回路３の特性を調整すると共に、第２のチップ１０２上に搭載されている第３のアナログ回路２３及び基準電圧・電流発生手段１８の特性を調整する。この際、基準電圧・電流発生手段１８から発生されるアナログ基準に応じて（比例して）、アナログ調整手段６からは出力が発生され、このアナログ調整手段６から発生された出力が第１のアナログ回路３の特性を調整する。
また、第１のアナログ回路３を介して、アナログ調整手段６から発生された出力は、第２のチップ１０２の第２のアナログ回路１３の特性を調整する。
【００４９】
本実施の形態の半導体集積回路１によれば、半導体集積回路１を構成する第１及び第２のチップ１０１，１０２のうち、第１のチップ１０１のみに、第１のチップ１０１に設けられた第１のアナログ回路３、さらには、第２のチップ１０２に設けられた第２のアナログ回路１３、第３のアナログ回路２３、基準電圧・電流発生手段１８の特性を調整する特性調整手段７が設けられているので、第１及び第２のチップ毎に特性調整手段が設けられた半導体集積回路の場合と比較して、第２のチップの構成が簡素化されたものとなる。
【００５０】
第２のチップ１０２は、高耐圧が要求されるために素子サイズが大きくなるが、このように、第２のチップ１０２から特性調整手段が取り除かれたことで、構成が簡素化され、第２のチップ１０２の面積が小さくなる。
従って、半導体集積回路としての面積も縮小することができる。
【００５１】
尚、上述した実施の形態の半導体集積回路１においては、第１のチップ１０１にディジタル回路２を搭載して構成したが、ディジタル回路２は必ずしも必要ではない。
また、第２のチップ１０２に、第２のアナログ回路１３の他に、第３のアナログ回路２３を搭載して構成したが、第３のアナログ回路２３は必ずしも必要ではない。
【００５２】
次に、本発明に係る半導体集積回路の製造方法の一実施の形態を、図２のフローチャートを用いて説明する。
尚、本実施の形態では、図１に示した構成のチップからなる半導体集積回路１を製造する場合について説明する。
また、図２の場合では、特性調整手段７が設けられたチップ（第１のチップ１０１）と、特性調整手段７が設けられていないチップ（第２のチップ１０２）が既に形成された状態から説明する。
先ず、ステップ１に示すように、例えば同一の基板上に、特性調整手段７を有している第１のチップ１０１と、特性調整手段７を有していない第２のチップ１０２とを搭載する。
尚、第１及び第２のチップ１０１，１０２は、既に、後述するトリミング処理等の特性を調整する検査工程において、トリミング処理することが可能な範囲に検査済みである。即ち、後述する検査工程において、トリミング処理を行うチップのみが基板上に搭載されることとなる。
【００５３】
次に、ステップ２に示すように、このように第１及び第２のチップ１０１，１０２が搭載された基板をパッケージとして組み立てて半導体集積回路を形成する。
即ち、第１及び第２のチップ１０１，１０２が搭載された基板を、例えばチップ・ボンディングによってパッケージのリードフレームに取り付け、第１及び第２のチップ１０１，１０２の電極とリード線とをワイヤーボンディングで接続した後、例えば樹脂モールド技術をもちいてパッケージとして組み立て、半導体集積回路１を形成する。
【００５４】
そして、本実施の形態では、特に、このように製品としての半導体集積回路１を形成した後に、ステップ３に示すように、トリミング処理等の特性を調整する検査工程を行うようにする。
即ち、上述したように、半導体集積回路１を構成している第１及び第２のチップ１０１，１０２において、トリミング処理対象とされている第１及び第２のアナログ回路３，１３に対してトリミング処理を行う。
【００５５】
この際、本実施の形態においては、第１のチップ１０１の第１のアナログ回路３のトリミング処理、さらには、第２のチップ１０２の第２のアナログ回路１３１３のトリミング処理をも、シリアル通信手段４、メモリ手段５及びアナログ調整手段６からなる特性調整手段７を用いて行うようにする。
【００５６】
具体的に説明すると、第１のチップ１０１のみに設けられた特性調整手段７において、外部から第１のチップ１０１へのディジタル入力に基づいて、第２のチップ１０２からのアナログ出力の誤差が所望の値以内に収まるように、シリアル通信手段４、メモリ手段５を介して調整用の情報（メモリプログラミング）がアナログ調整手段６に入力される。そして、調整用の情報が決定したら、対応するヒューズを切断する等のトリミング処理を行い、メモリ手段５に情報の書き込みを行う。
【００５７】
アナログ調整手段６に入力された調整用の情報に基づいて、アナログ調整手段６から発生された出力は、第１のチップ１０１上に搭載されている第１のアナログ回路３の特性を調整すると共に、第２のチップ１０２上に搭載されている第３のアナログ回路２３及び基準電圧・電流発生手段１８の特性を調整する。この際、基準電圧・電流発生手段１８から発生されるアナログ基準に応じて（比例して）、アナログ調整手段６から出力が発生し、このアナログ調整手段６から発生された出力により第１のアナログ回路３をトリミング処理する。
また、第１のアナログ回路３を介して、アナログ調整手段６から発生された出力により、第２のチップ１０２の第２のアナログ回路１３をトリミング処理する。
【００５８】
このように第１のチップ１０１にのみ設けられた特性調整手段７により、第１のチップ１０１の第１のアナログ回路３をトリミング処理すると同時に、第２のチップ１０２に設けられた第２のアナログ回路１３のトリミング処理を同時に行えるのは、第１のアナログ回路３がアナログ信号を発生する機能を持つのとは異なり、第２のアナログ回路１３は、第１のアナログ回路３からの出力を増幅または電位シフトする機能を持ち、第２のアナログ回路１３の特性のうち、調整対象（トリミング処理対象）となる誤差はいずれも第１のアナログ回路３の誤差に換算することができるからである。従って、第２のアナログ回路１３で調整する誤差範囲が、第１のアナログ回路３の誤差及び第２のアナログ回路１３の誤差の合計を包含するように設計すれば充分である。
【００５９】
そして、第１及び第２のチップ１０１及び１０２に設けられた第１及び第２のアナログ回路３，１３のトリミング処理を終えて検査工程が終了する。
この後は、半導体集積回路１に対してさらに例えば特性試験等が行われる。
【００６０】
上述した本実施の形態の半導体集積回路の製造方法によれば、第１及び第２のチップ１０１，１０２が搭載された基板を、パッケージとして組み立てて製品として半導体集積回路を形成した後に、第１及び第２のチップ１０１，１０２に設けられた第１及び第２のアナログ回路３，１３のトリミング処理を行うようにしたので、パッケージとして組み立てて半導体集積回路を形成する工程において例えば樹脂モールド技術を用いるような場合において、モールドストレス等の影響により特性が変動してしまったとしても、この工程の後に行われる、特性を調整する工程の際に、この特性の変動を調整することができる。
即ち、パッケージとして組み立てる際のモールドストレス等の影響に関係なく、製品として形成された半導体集積回路として高精度の特性を得ることができる。
【００６１】
また、第１のチップ１０１のみに設けられた特性調整手段７を用いて、第１のチップ１０１の第１のアナログ回路３のアナログ特性をトリミング処理すると共に、第２のチップ１０２の第２のアナログ回路１３のアナログ特性をもトリミング処理するようにしたので、第１及び第２のチップ毎にそれぞれトリミング処理を行う場合と比較して、トリミング処理に要する時間を短縮することができる。このように、トリミング処理に要する時間を短縮することができるため、トリミング処理を行う検査工程に要する時間も短縮することができる。
例えば多数のチップから半導体集積回路を構成しているような場合は、大幅にトリミング処理に要する時間を短縮することができるので、検査工程に要する時間も大幅に短縮することができる。
【００６２】
上述した実施の形態では、第１のチップ１０１に外部からディジタル入力が行われ、第２のチップ１０２からアナログ出力を行う構成の半導体集積回路１を示したが、例えばこのような構成の半導体集積回路１とは異なり、第２のチップ１０２に外部からアナログ入力が行われ、第１のチップ１０１からディジタル出力を行う構成の半導体集積回路とすることもできる。
【００６３】
また、上述した実施の形態においては、２つのチップから構成した半導体集積回路を示したが、本発明において、半導体集積回路を構成するチップは２つには限らず、３つ以上のチップにより構成してもよい。また多数のチップにより半導体集積回路を構成する場合には、その一部（複数も可）のチップに特性調整手段を設けるようにすることもできる。
【００６４】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００６５】
【発明の効果】
本発明に係る半導体集積回路によれば、複数のチップのうち一部のチップのみに特性調整手段が設けられているので、例えば、各チップ毎に特性調整手段が設けられた場合に比べて構成を簡素化することができる。これにより、縮小された半導体集積回路を得ることができる。
特に、高耐圧が要求され各素子サイズが大きくなっていたチップでは、特性調整手段が除かれたことにより、チップ面積を小さくすることができる。
【００６６】
また、本発明に係る半導体集積回路の製造方法によれば、例えばモールドストレス等の影響により特性が変動してしまったとしても、このようなモールドストレス等の影響に関係なく、製品とされた半導体集積回路として高精度の特性を得ることができる。
【００６７】
また、例えば各チップ毎に特性を調整する場合に比べて特性を調整する工程に要する時間を短縮することができる。これにより、半導体集積回路の製造に要する時間も短縮することができる。
また、例えば多数のチップから半導体集積回路を構成するような場合は、大幅に特性を調整するに要する時間を短縮することができる。従って、半導体集積回路の製造に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の回路構成の一実施の形態を示す図である。
【図２】本発明に係る半導体集積回路の製造方法の一実施の形態を示すフローチャート図である。
【図３】従来の半導体集積回路の回路構成を示す図である。
【図４】半導体集積回路の回路構成を示す図である。
【符号の説明】
１・・・半導体集積回路、１０１・・・第１のチップ、１０２・・・第２のチップ、２・・・ディジタル回路、３・・・第１のアナログ回路、４・・・通信手段、５・・・メモリ手段、６・・・アナログ調整手段、７・・・特性調整手段、１３・・・第２のアナログ回路、１８・・・基準電圧・電流発生回路、２３・・・第３のアナログ回路
【発明の属する技術分野】
本発明は、半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路として、電子回路の機能／動作パラメータの設定、基準電圧発生回路の出力電圧の微調整等の目的でトリミング回路が組み込まれているものが広く用いられている（例えば特許文献１参照）。
【０００３】
このようなトリミング回路を有する半導体集積回路の構成を図３に示す。
尚、図３の場合は、半導体集積回路を構成しているチップの回路構成を示している。
この半導体集積回路３０は、外部より入力されるディジタル信号に基づいてアナログ信号の出力を行うチップ（ＩＣチップ）３０１が、図示せざるも、例えば基板上に搭載されて、このようなチップ３０１が搭載された基板がパッケージとして組み立てられて形成されたものである。
【０００４】
チップ３０１は、ディジタル回路３２及びアナログ回路３３と、通信手段（シリアル通信手段）３４と、メモリ手段３５と、アナログ調整手段３６とから構成されている。
【０００５】
ディジタル回路３２は、外部からのディジタル入力を処理してディジタル信号を出力する回路であり、第１のアナログ回路３３は、例えばＤＡ変換器等によりディジタル回路３２から入力されるディジタル信号をアナログ信号に変換して出力するものである。
【０００６】
また、シリアル通信手段３４は、外部より入力された情報（データ）またはコマンドに基づいて、メモリ手段３５への情報の書き込み及びメモリ手段３５の切断動作を制御するものであり、例えばＩ２Ｃ（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシリアルプロトコルに基づいて制御されている。
【０００７】
また、メモリ手段３５は、前述したシリアル通信手段３４から出力された情報を保持する手段であり、例えばザッピング用ツェナーダイオードやレーザーで切断するタイプのヒューズ素子により構成されている。
【０００８】
また、アナログ調整手段３６は、前述したメモリ手段３５から入力された情報に基づいて、第１のアナログ回路３３を調整する信号を発生する手段である。
【０００９】
そして、このような構成のチップ３０１においては、シリアル通信手段３４、メモリ手段３５及びアナログ調整手段３６とにより特性調整手段３７（所謂トリミング回路）が構成され、例えば製造過程における特性を調整する工程（検査工程）において、この特性調整手段３７により、第１のアナログ回路３３の特性がトリミング処理される。
【００１０】
【特許文献１】
特開平８−２０４５８２号公報
【００１１】
【発明が解決しようとする課題】
ところで、上述した図３の場合では、１つのチップ３０１から１つの半導体集積回路３０を構成しているが、複数のチップから１つの半導体集積回路を構成することが考えられている。
【００１２】
このように複数のチップから構成された半導体集積回路は、例えば１つのチップから構成された半導体集積回路３０では足りない程大きい電圧を出力しなければならず、所謂振幅の大きい電圧が必要とされる場合を想定して考えられたものである。
振幅の大きい電圧が必要とされる場合は、出力側に接続されて駆動される負荷として、例えば液晶等の表示装置や例えばモーター等の動力関係の装置が挙げられる。
【００１３】
このような複数のチップから構成された半導体集積回路の構成を図４に示す。尚、図４の場合は、半導体集積回路を構成している複数のチップの回路構成を示している。
また、図４の場合は、例えば２つのチップ（第１のチップ４０１及び第２のチップ４０２）から構成された半導体集積回路、所謂２イン１型のマルチチップ集積回路４０の構成を示している。
マルチチップ集積回路４０は、上述したように第１のチップ４０１と第２のチップ４０２とから構成されており、図示せざるも、これら第１及び第２のチップ４０１，４０２が例えば同一の基板上に搭載されて、このような第１及び第２のチップ４０１，４０２が搭載された基板がパッケージとして組み立てられて形成されたものである。
【００１４】
第１のチップ４０１は、ディジタル入力に基づいてアナログ信号を発生させる働きをするものである。また、第２のチップ４０２は、駆動される負荷に基づいたアナログ特性を得るために、第１のチップ４０１から入力されたアナログ信号を増幅または電位シフトして出力する働きをするものである。
【００１５】
第１のチップ４０１は、図３に示したチップ３０１と同様に、ディジタル回路４２及び第１のアナログ回路４３と、通信手段（シリアル通信手段）４４と、メモリ手段４５と、第１のアナログ調整手段４６とから構成されている。
【００１６】
ディジタル回路４２は、上述したように、外部からのディジタル入力を処理してディジタル信号を出力するものであり、第１のアナログ回路４３は、例えばＤＡ変換器等によりディジタル回路４２より入力されたディジタル信号をアナログ信号に変換して出力するものである。
【００１７】
また、シリアル調整手段４４は、上述したように、外部より入力された情報またはコマンドに基づいてメモリ手段４５への情報の書き込み及びメモリ手段４５の切断動作を制御する手段であり、例えばＩ２Ｃ（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシリアルプロトコルに基づいて制御される。
【００１８】
また、メモリ手段４５は、上述したように、前述したシリアル通信手段４４から出力された情報の保持及びシリアル通信手段４４からの情報を後述する第１のアナログ調整手段４６へと出力するものであり、例えばザッピング用ツェナーダイオードやレーザーで切断するタイプのヒューズ素子により構成されている。
【００１９】
また、アナログ調整手段４６は、上述したように、前述したメモリ手段４５から入力される情報に基づいて、第１のアナログ回路４３を調整する信号を発生するものである。
【００２０】
このような構成の第１のチップ４０１においては、後述する製造過程における特性を調整する工程（検査工程）の際に、第１のアナログ回路４３の特性がトリミング処理される対象となっている。
【００２１】
一方、第２のチップ４０２は、第２のアナログ回路５３と、通信手段（シリアル通信手段）５４と、メモリ手段５５と、第２のアナログ調整手段５６、さらには基準電圧・電流発生手段５８とから構成されている。
【００２２】
第２のアナログ回路５３は、仕様に基づいた特性のアナログ信号を得るために、第１のチップ４０１から出力されたアナログ信号を増幅または電位シフトして、負荷を駆動するための回路であり、基準電圧・電流発生手段５８は、外部に出力されるアナログ信号の基準電圧または基準電流を発生させる回路である。
ここで、出力側へのアナログ特性が主要とされる場合は、出力側のチップに基準電圧・電流発生回路を設けるのが一般的とされている。
尚、シリアル通信手段５４、メモリ手段５５、第２のアナログ調整手段５６、は、第１のチップ４０１の場合と同様であるので、重複説明は省略する。
【００２３】
このような構成の第２のチップ４０２においては、後述する製造過程における特性を調整する工程（検査工程）の際に、第２のアナログ回路５３の特性がトリミング処理される対象となっている。
【００２４】
そして、このような構成とされた第１及び第２のチップ４０１，４０２に対して、それぞれ個別に検査工程が行われた後、パッケージとして組み立てられることで半導体集積回路４０が形成される。
【００２５】
ここで、第１のチップ４０１の検査工程では、上述したように、第１のチップ４０１に設けられた、シリアル通信手段４４、メモリ手段４５及び第１のアナログ調整手段４６とからなる特性調整手段４７により、例えば第１のアナログ回路４３の特性がトリミング処理される。
また、第２のチップ４０２の検査工程では、第２のチップ４０２に設けられた、シリアル通信手段５４、メモリ手段５５及び第２のアナログ調整手段５６とからなる特性調整手段５７により、例えば第２のアナログ回路５３の特性がトリミング処理される。
【００２６】
しかしながら、上述した製造過程においては、このようなトリミング処理を行う検査工程をそれぞれ別々に行った後に、第１及び第２のチップ４０１，４０２が搭載された基板をパッケージとして組み立てるので、製品仕様として、高精度のアナログ特性を得ることが困難であった。
【００２７】
即ち、パッケージとして組み立てる際に例えば樹脂モールド技術を用いるような場合では、モールドストレスによりアナログ回路に用いられている素子の特性が変動することに起因して、上述したマルチチップ集積回路のような複雑な形状を有する半導体集積回路４０においても、第１及び第２のアナログ回路４３，５３のアナログ特性が複雑に変動してしまう。
【００２８】
即ち、上述したように、トリミング処理等の特性の調整を行った後で、パッケージとして組み立てて製品としているので、樹脂モールド技術を用いてパッケージ化した場合では、特性の調整を行っても、モールドストレスにより、製造された半導体集積回路のアナログ特性が複雑に変動してしまう。
【００２９】
このようなアナログ特性の変動は、製品を製造してみないと予測不可能であり、従って、上述したように、製品仕様として高精度のアナログ特性を得ることが困難となっていた。
【００３０】
また、前述した検査工程でのトリミング処理では、第１及び第２のチップ４０１，４０２にそれぞれ設けられた特性調整手段４７，５７により、それぞれ個別に第１及び第２のアナログ回路４３、４４のトリミング処理を行っているので、トリミング処理に要する時間が長くなり、これに合わせて検査工程に要する時間も長くなっていた。
そして、例えば半導体集積回路を３個以上のチップから構成した場合は、トリミング処理に要する時間がさらに長くなり、この場合は、検査工程に要する時間も長くなると共に、例えばマルチチップ集積回路４０の製造コストを増大させてしまう。
【００３１】
また、特に第２のチップ４０２は、上述したように、駆動される負荷に基づいて高耐圧が要求されるので、トランジスタ等の素子サイズが大きくなる傾向にある。このような傾向において、基板上にアナログ調整手段５４及びメモリ手段５５、並びにシリアル通信手段５６等を多数搭載させて第２のチップ４０２を構成した場合、第２のチップ４０２の面積が著しく増大してしまい、マルチチップ集積回路４０としてのチップ面積も増大してしまう。
【００３２】
これにより、例えばマルチチップ集積回路の製造コストが増大してしまうこととなる。そのため、第２のチップ４０２に対しては、基準電圧の値を基板状態で調整する程度以上のトリミング処理は困難となる。
【００３３】
本発明は、上述した点に鑑み、複数のチップに対する特性の調整が可能であり、且つ簡素な構成を有する半導体集積回路を提供するものである。
また、本発明は、製品仕様としてのアナログ特性を高精度にすることができ、検査工程の時間を短縮することができる半導体集積回路の製造方法を提供するものである。
【００３４】
【課題を解決するための手段】
本発明は、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路であって、複数のチップのうち、一部のチップのみに、複数のチップの特性を調整する特性調整手段が設けられている構成とする。
【００３５】
上述の本発明によれば、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路であって、複数のチップのうち、一部のチップのみに、複数のチップの特性を調整する特性調整手段が設けられているので、一部のチップに設けられた特性調整手段により、この一部のチップ以外の、特性調整手段が設けられていないチップの特性を調整することができる。
また、半導体集積回路を構成する複数のチップのうち、一部のチップを除いては特性調整手段が取り除かれた構成となるので、半導体集積回路の構成を簡素化することができる。
【００３６】
本発明は、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、特性調整手段を有しているチップと、特性調整手段を有していないチップとを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路を形成する工程と、その後、特性調整手段を用いて、特性調整手段を有しているチップの特性及び前記特性調整手段を有していないチップの特性を調整する工程とを有するようにする。
【００３７】
上述の本発明によれば、複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、特性調整手段を有しているチップと、特性調整手段を有していないチップとを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路を形成する工程と、その後、特性調整手段を用いて、特性調整手段を有しているチップの特性及び前記特性調整手段を有していないチップの特性を調整する工程とを有するので、パッケージとして組み立てて半導体集積回路を形成する工程において、例えば樹脂モールド技術を用いるような場合、モールドストレス等の影響により特性が変動してしまったとしても、この工程の後の特性を調整する工程の際に、この変動を調整することができる。即ち、パッケージとして組み立てる際のモールドストレス等の影響に関係なく、製品として形成された半導体集積回路として高精度の特性を得ることができる。
【００３８】
また、各チップ毎に設けられた特性調整手段により、それぞれ特性を調整する場合に比べて、特性を調整する際に要する時間を短縮することができる。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
先ず、本発明に係る半導体集積回路の一実施の形態を図１に示す。
尚、図１の場合は、半導体集積回路を構成している複数のチップの回路構成を示している。
本実施の形態の半導体集積回路１は、２つのチップ（第１のチップ１０１及び第２のチップ１０２）から構成された半導体集積回路、所謂２イン１型のマルチチップ集積回路１であり、図示せざるも、これら第１及び第２のチップ１０１，１０２が例えば同一の基板上に搭載されて、このような第１及び第２のチップ１０１，１０２が搭載された基板がパッケージとして組み立てられて形成された構成である。
【００４０】
第１のチップ１０１は、外部からのディジタル入力に基づいて、アナログ信号を出力するものであり、第２のチップ１０２は、駆動される負荷（例えば液晶等の表示装置やモーター等の駆動装置）に基づいたアナログ特性を得るために、第１のチップから出力されたアナログ信号を、増幅または電位シフトしてアナログ出力する働きをするものである。
【００４１】
第１のチップ１０１は、外部からのディジタル入力を処理し、ディジタル信号を出力するディジタル回路２と、例えばＤＡ変換器等によりディジタル回路２から入力されたディジタル信号をアナログ信号に変換して出力する第１のアナログ回路３とから構成されている。
この第１のチップ１０１においては、第１のアナログ回路３の特性が、後述する製造過程において、例えば特性が調整される工程（所謂検査工程）でのトリミング処理の際に調整される。
【００４２】
一方、第２のチップ１０２は、第１のチップ１０１の第１のアナログ回路３から入力されたアナログ信号を増幅または電位シフトして出力する第２のアナログ回路１３と、外部に出力されるアナログ出力の基準電圧または基準電流を発生させる基準電圧・電流発生回路１８と、さらには第３のアナログ回路２３から構成されている。
この第２のチップ１０２においては、第２のアナログ回路１３の特性が、後述する製造過程において、例えば特性が調整される工程（所謂検査工程）でのトリミング処理の際に調整される。
【００４３】
そして、本実施の形態においては、特に、第１及び第２のチップ１０１，１０２のうち、一方の第１のチップ１０１のみに、第１のチップ１０１の第１のアナログ回路３に加えて、第２のチップ１０２の第２のアナログ回路１３の特性をも調整する所謂特性調整手段７が設けられた構成である。
【００４４】
即ち、複数のチップから構成された１つの半導体集積回路において、各チップ毎に特性調整手段を設けるのではなく、本実施の形態では、１つのチップにのみに特性調整手段が設けられた構成である。
この第１のチップ１０１のみに設けられた特性調整手段７は、通信手段（シリアル通信手段）４とメモリ手段５とアナログ回路調整手段６とから構成され、上述したように、製造過程において、第１のチップ１０１の第１のアナログ回路３のアナログ特性をトリミング処理し、さらには第２のチップ１０２の第２のアナログ回路１３のアナログ特性をもトリミング処理するものである。
【００４５】
シリアル通信手段４は、外部から入力された情報（データ）またはコマンドに基づいて、後述するメモリ手段５へ情報を書き込んだり、メモリ手段５の切断動作を制御すものであり、例えばＩ２Ｃ（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシリアルプロトコルに基づいて制御される。
【００４６】
メモリ手段５は、前述したシリアル通信手段４より書き込まれた情報を保持したり、書き込まれた情報を後述するアナログ調整手段に出力するものである。
このメモリ手段５は、例えば電気的に切断を行うヒューズ素子から構成されており、ヒューズ素子の切断用の電源は、例えば第１のチップ１０１の他の素子の特性が破壊されてしまわないよう、第１のチップ１０１を作製する過程における素子定格以内に規定されている。また、このメモリ手段５は、ヒューズ素子の状態を変化させることなく試験的に調整用の情報を出力する機能を合せ持っている。
【００４７】
アナログ調整手段６は、前述したメモリ手段５から出力された情報に基づいて、第１のアナログ回路３さらには第２のアナログ回路１３の特性を調整するための信号を出力するものである。
【００４８】
ここで、特性調整手段７から発生された出力（即ちアナログ回路調整手段６から発生された出力）は、第１のチップ１０１上に搭載されている第１のアナログ回路３の特性を調整すると共に、第２のチップ１０２上に搭載されている第３のアナログ回路２３及び基準電圧・電流発生手段１８の特性を調整する。この際、基準電圧・電流発生手段１８から発生されるアナログ基準に応じて（比例して）、アナログ調整手段６からは出力が発生され、このアナログ調整手段６から発生された出力が第１のアナログ回路３の特性を調整する。
また、第１のアナログ回路３を介して、アナログ調整手段６から発生された出力は、第２のチップ１０２の第２のアナログ回路１３の特性を調整する。
【００４９】
本実施の形態の半導体集積回路１によれば、半導体集積回路１を構成する第１及び第２のチップ１０１，１０２のうち、第１のチップ１０１のみに、第１のチップ１０１に設けられた第１のアナログ回路３、さらには、第２のチップ１０２に設けられた第２のアナログ回路１３、第３のアナログ回路２３、基準電圧・電流発生手段１８の特性を調整する特性調整手段７が設けられているので、第１及び第２のチップ毎に特性調整手段が設けられた半導体集積回路の場合と比較して、第２のチップの構成が簡素化されたものとなる。
【００５０】
第２のチップ１０２は、高耐圧が要求されるために素子サイズが大きくなるが、このように、第２のチップ１０２から特性調整手段が取り除かれたことで、構成が簡素化され、第２のチップ１０２の面積が小さくなる。
従って、半導体集積回路としての面積も縮小することができる。
【００５１】
尚、上述した実施の形態の半導体集積回路１においては、第１のチップ１０１にディジタル回路２を搭載して構成したが、ディジタル回路２は必ずしも必要ではない。
また、第２のチップ１０２に、第２のアナログ回路１３の他に、第３のアナログ回路２３を搭載して構成したが、第３のアナログ回路２３は必ずしも必要ではない。
【００５２】
次に、本発明に係る半導体集積回路の製造方法の一実施の形態を、図２のフローチャートを用いて説明する。
尚、本実施の形態では、図１に示した構成のチップからなる半導体集積回路１を製造する場合について説明する。
また、図２の場合では、特性調整手段７が設けられたチップ（第１のチップ１０１）と、特性調整手段７が設けられていないチップ（第２のチップ１０２）が既に形成された状態から説明する。
先ず、ステップ１に示すように、例えば同一の基板上に、特性調整手段７を有している第１のチップ１０１と、特性調整手段７を有していない第２のチップ１０２とを搭載する。
尚、第１及び第２のチップ１０１，１０２は、既に、後述するトリミング処理等の特性を調整する検査工程において、トリミング処理することが可能な範囲に検査済みである。即ち、後述する検査工程において、トリミング処理を行うチップのみが基板上に搭載されることとなる。
【００５３】
次に、ステップ２に示すように、このように第１及び第２のチップ１０１，１０２が搭載された基板をパッケージとして組み立てて半導体集積回路を形成する。
即ち、第１及び第２のチップ１０１，１０２が搭載された基板を、例えばチップ・ボンディングによってパッケージのリードフレームに取り付け、第１及び第２のチップ１０１，１０２の電極とリード線とをワイヤーボンディングで接続した後、例えば樹脂モールド技術をもちいてパッケージとして組み立て、半導体集積回路１を形成する。
【００５４】
そして、本実施の形態では、特に、このように製品としての半導体集積回路１を形成した後に、ステップ３に示すように、トリミング処理等の特性を調整する検査工程を行うようにする。
即ち、上述したように、半導体集積回路１を構成している第１及び第２のチップ１０１，１０２において、トリミング処理対象とされている第１及び第２のアナログ回路３，１３に対してトリミング処理を行う。
【００５５】
この際、本実施の形態においては、第１のチップ１０１の第１のアナログ回路３のトリミング処理、さらには、第２のチップ１０２の第２のアナログ回路１３１３のトリミング処理をも、シリアル通信手段４、メモリ手段５及びアナログ調整手段６からなる特性調整手段７を用いて行うようにする。
【００５６】
具体的に説明すると、第１のチップ１０１のみに設けられた特性調整手段７において、外部から第１のチップ１０１へのディジタル入力に基づいて、第２のチップ１０２からのアナログ出力の誤差が所望の値以内に収まるように、シリアル通信手段４、メモリ手段５を介して調整用の情報（メモリプログラミング）がアナログ調整手段６に入力される。そして、調整用の情報が決定したら、対応するヒューズを切断する等のトリミング処理を行い、メモリ手段５に情報の書き込みを行う。
【００５７】
アナログ調整手段６に入力された調整用の情報に基づいて、アナログ調整手段６から発生された出力は、第１のチップ１０１上に搭載されている第１のアナログ回路３の特性を調整すると共に、第２のチップ１０２上に搭載されている第３のアナログ回路２３及び基準電圧・電流発生手段１８の特性を調整する。この際、基準電圧・電流発生手段１８から発生されるアナログ基準に応じて（比例して）、アナログ調整手段６から出力が発生し、このアナログ調整手段６から発生された出力により第１のアナログ回路３をトリミング処理する。
また、第１のアナログ回路３を介して、アナログ調整手段６から発生された出力により、第２のチップ１０２の第２のアナログ回路１３をトリミング処理する。
【００５８】
このように第１のチップ１０１にのみ設けられた特性調整手段７により、第１のチップ１０１の第１のアナログ回路３をトリミング処理すると同時に、第２のチップ１０２に設けられた第２のアナログ回路１３のトリミング処理を同時に行えるのは、第１のアナログ回路３がアナログ信号を発生する機能を持つのとは異なり、第２のアナログ回路１３は、第１のアナログ回路３からの出力を増幅または電位シフトする機能を持ち、第２のアナログ回路１３の特性のうち、調整対象（トリミング処理対象）となる誤差はいずれも第１のアナログ回路３の誤差に換算することができるからである。従って、第２のアナログ回路１３で調整する誤差範囲が、第１のアナログ回路３の誤差及び第２のアナログ回路１３の誤差の合計を包含するように設計すれば充分である。
【００５９】
そして、第１及び第２のチップ１０１及び１０２に設けられた第１及び第２のアナログ回路３，１３のトリミング処理を終えて検査工程が終了する。
この後は、半導体集積回路１に対してさらに例えば特性試験等が行われる。
【００６０】
上述した本実施の形態の半導体集積回路の製造方法によれば、第１及び第２のチップ１０１，１０２が搭載された基板を、パッケージとして組み立てて製品として半導体集積回路を形成した後に、第１及び第２のチップ１０１，１０２に設けられた第１及び第２のアナログ回路３，１３のトリミング処理を行うようにしたので、パッケージとして組み立てて半導体集積回路を形成する工程において例えば樹脂モールド技術を用いるような場合において、モールドストレス等の影響により特性が変動してしまったとしても、この工程の後に行われる、特性を調整する工程の際に、この特性の変動を調整することができる。
即ち、パッケージとして組み立てる際のモールドストレス等の影響に関係なく、製品として形成された半導体集積回路として高精度の特性を得ることができる。
【００６１】
また、第１のチップ１０１のみに設けられた特性調整手段７を用いて、第１のチップ１０１の第１のアナログ回路３のアナログ特性をトリミング処理すると共に、第２のチップ１０２の第２のアナログ回路１３のアナログ特性をもトリミング処理するようにしたので、第１及び第２のチップ毎にそれぞれトリミング処理を行う場合と比較して、トリミング処理に要する時間を短縮することができる。このように、トリミング処理に要する時間を短縮することができるため、トリミング処理を行う検査工程に要する時間も短縮することができる。
例えば多数のチップから半導体集積回路を構成しているような場合は、大幅にトリミング処理に要する時間を短縮することができるので、検査工程に要する時間も大幅に短縮することができる。
【００６２】
上述した実施の形態では、第１のチップ１０１に外部からディジタル入力が行われ、第２のチップ１０２からアナログ出力を行う構成の半導体集積回路１を示したが、例えばこのような構成の半導体集積回路１とは異なり、第２のチップ１０２に外部からアナログ入力が行われ、第１のチップ１０１からディジタル出力を行う構成の半導体集積回路とすることもできる。
【００６３】
また、上述した実施の形態においては、２つのチップから構成した半導体集積回路を示したが、本発明において、半導体集積回路を構成するチップは２つには限らず、３つ以上のチップにより構成してもよい。また多数のチップにより半導体集積回路を構成する場合には、その一部（複数も可）のチップに特性調整手段を設けるようにすることもできる。
【００６４】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００６５】
【発明の効果】
本発明に係る半導体集積回路によれば、複数のチップのうち一部のチップのみに特性調整手段が設けられているので、例えば、各チップ毎に特性調整手段が設けられた場合に比べて構成を簡素化することができる。これにより、縮小された半導体集積回路を得ることができる。
特に、高耐圧が要求され各素子サイズが大きくなっていたチップでは、特性調整手段が除かれたことにより、チップ面積を小さくすることができる。
【００６６】
また、本発明に係る半導体集積回路の製造方法によれば、例えばモールドストレス等の影響により特性が変動してしまったとしても、このようなモールドストレス等の影響に関係なく、製品とされた半導体集積回路として高精度の特性を得ることができる。
【００６７】
また、例えば各チップ毎に特性を調整する場合に比べて特性を調整する工程に要する時間を短縮することができる。これにより、半導体集積回路の製造に要する時間も短縮することができる。
また、例えば多数のチップから半導体集積回路を構成するような場合は、大幅に特性を調整するに要する時間を短縮することができる。従って、半導体集積回路の製造に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の回路構成の一実施の形態を示す図である。
【図２】本発明に係る半導体集積回路の製造方法の一実施の形態を示すフローチャート図である。
【図３】従来の半導体集積回路の回路構成を示す図である。
【図４】半導体集積回路の回路構成を示す図である。
【符号の説明】
１・・・半導体集積回路、１０１・・・第１のチップ、１０２・・・第２のチップ、２・・・ディジタル回路、３・・・第１のアナログ回路、４・・・通信手段、５・・・メモリ手段、６・・・アナログ調整手段、７・・・特性調整手段、１３・・・第２のアナログ回路、１８・・・基準電圧・電流発生回路、２３・・・第３のアナログ回路
Claims (6)
- 複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路であって、
前記複数のチップのうち、一部のチップのみに、前記複数のチップの特性を調整する特性調整手段が設けられている
ことを特徴とする半導体集積回路。 - 前記特性調整手段は、通信手段とメモリ手段と調整手段とから構成され、
前記通信手段は、外部から入力された情報に基づいて前記メモリ手段を制御すものであり、
前記メモリ手段は、前記通信手段から入力された前記情報の保持を行い、且つ前記調整手段へ前記情報の出力を行うものであり、
前記調整手段は、前記メモリ手段から出力された前記情報に基づいて、特性を調整するための信号を出力するものである
ことを特徴とする請求項１記載の半導体集積回路。 - 前記メモリ手段はヒューズ素子を用いていることを特徴とする請求項２記載の半導体集積回路。
- 複数のチップが搭載され、パッケージとして組み立てられた半導体集積回路の製造方法であって、
特性調整手段を有しているチップと、前記特性調整手段を有していないチップとを含む複数のチップを搭載し、パッケージとして組み立てて半導体集積回路を形成する工程と、
その後、前記特性調整手段を用いて、前記特性調整手段を有しているチップの特性及び前記特性調整手段を有していないチップの特性を調整する工程とを有する
ことを特徴とする半導体集積回路の製造方法。 - 前記特性調整手段は、通信手段とメモリ手段と調整手段とから構成され、
前記通信手段は、外部から入力された情報に基づいて前記メモリ手段を制御すものであり、
前記メモリ手段は、前記通信手段から入力された前記情報の保持を行い、且つ前記調整手段へ前記情報の出力を行うものであり、
前記調整手段は、前記メモリ手段から出力された前記情報に基づいて、特性を調整するための信号を出力するものである
ことを特徴とする請求項４記載の半導体集積回路の製造方法。 - 前記メモリ手段はヒューズ素子を用いていることを特徴とする請求項５記載の半導体集積回路の製造方法。
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