JP2009099683A

JP2009099683A - 半導体集積回路及びその故障救済方法、半導体集積回路装置

Info

Publication number: JP2009099683A
Application number: JP2007268224A
Authority: JP
Inventors: Kazuyuki Uchida; 和幸内田
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2007-10-15
Filing date: 2007-10-15
Publication date: 2009-05-07

Abstract

【課題】信号処理部及びメモリ部を有する半導体集積回路の信号処理部の故障を救済する。
【解決手段】半導体集積回路５０にはプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。プロセッサ１とインターフェース部１１は第１のモジュール部を、メモリ２とインターフェース部１２は第２のモジュール部を、アナログコア３とインターフェース部１３は第３のモジュール部を、ＩＰコア４とインターフェース部１４は第４のモジュール部を、ＩＰコア５とインターフェース部１５は第５のモジュール部を、ＩＰコア６とインターフェース部１６は第６のモジュール部をそれぞれ構成する。外部バス７のモジュール選別回路２２は、第１乃至６のモジュール部が不良の場合、遮断制御信号に基づいて第１乃至６のモジュール部への電源供給、クロック供給、及びバス接続を遮断する。
【選択図】図１

Description

本発明は、プロセッサ或いはＣＰＵとメモリが搭載される半導体集積回路及びその故障救済方法、半導体集積回路装置に関する。

近年、半導体素子の微細化、高集積度化、低電圧化の進展に伴い、製品規模が増大した半導体集積回路であるＳｏＣ（System on a Chip）やシステムＬＳＩが多数開発及び製品化されている。また、複数の半導体集積回路チップを高密度に搭載したモジュール、ＳｉＰ（System in Package）、或いはＭＣＰ（Multi Chip Package）などが開発及び製品化されている（例えば、特許文献１参照。）。

特許文献１などに記載される高密度で多機能なモジュール製品、ＳｏＣ、或いはシステムＬＳＩでは、メモリ、プロセッサ、アナログ回路、或いは入出力回路などが搭載される。高集積度化されたメモリでは、テストで不良と判定された場合でもリダンダンシー技術などを用いて救済することが可能である。一方、大規模なプロセッサやＣＰＵ（Central Processing Unit）などのデジタル信号処理部では、テストで不良と判定された場合、救済することができないという問題点がある。また、デジタル信号処理部がテストで不良と判定された場合、デジタル信号処理部が搭載される半導体集積回路チップは不良品としてリジェクトされるので、デジタル信号処理部が搭載される半導体集積回路は高集積度化及び多機能化が進展するにつれて歩留が大幅に低下するという問題点がある。
特開平６−６１４１６号公報

本発明は、信号処理部の故障を救済することができる半導体集積回路及びその故障救済方法、半導体集積回路装置を提供する。

本発明の一態様の半導体集積回路は、第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、前記第１のモジュール部が不良と判定された場合、前記第１のモジュール部と前記バスの間を遮断し、前記第１のモジュール部への電源の供給を遮断し、前記第１のモジュール部へのクロックの供給を遮断し、前記第２のモジュール部が不良と判定された場合、前記第２のモジュール部と前記バスの間を遮断し、前記第２のモジュール部への電源の供給を遮断し、前記第２のモジュール部へのクロックの供給を遮断するモジュール選別回路とを具備することを特徴とする。

更に、本発明の一態様の半導体集積回路装置は、第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、モジュール選別回路を有する外部バスとを備える半導体集積回路を搭載した半導体集積回路装置であって、前記第２のモジュール部が良品と判定され、前記第１のモジュール部が不良と判定され、前記モジュール選別回路に基づいて前記第１のモジュール部と前記バスの間が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部への電源の供給が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第１のチップと、前記第１のモジュール部が良品と判定され、前記第２のモジュール部が不良と判定され、前記モジュール選別回路に基づいて前記第２のモジュール部と前記バスの間が遮断され、前記モジュール選別回路に基づいて前記第２のモジュール部への電源の供給が遮断され、前記モジュール選別回路に基づいて前記第２のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第２のチップとを具備し、前記半導体集積回路装置の第１のチップと前記半導体集積回路装置の第２のチップとは前記外部バスで接続され、前記半導体集積回路装置の第１のチップと前記半導体集積回路装置の第２のチップは封止されていることを特徴とする。

更に、本発明の一態様の半導体集積回路の故障救済方法は、第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、モジュール選別回路を有する外部バスとを備える半導体集積回路の故障救済方法であって、前記第２のモジュール部が良品と判定され、前記第１のモジュール部が不良と判定された前記半導体集積回路装置の第１のチップを、前記モジュール選別回路に基づいて前記第１のモジュール部と前記バスの間を遮断し、前記モジュール選別回路に基づいて前記第１のモジュール部への電源の供給を遮断し、前記モジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給を遮断する工程と、前記第１のモジュール部が良品と判定され、前記第２のモジュール部が不良と判定された前記半導体集積回路装置の第２のチップを、前記モジュール選別回路に基づいて前記第２のモジュール部と前記バスの間を遮断し、前記モジュール選別回路に基づいて前記第２のモジュール部への電源の供給を遮断し、前記モジュール選別回路に基づいて前記第２のモジュール部へのクロックの供給を遮断する工程と、前記第１のモジュール部と前記バスの間が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部への電源の供給が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第１のチップと、前記第２のモジュール部と前記バスの間が遮断され、前記第２のモジュール部への電源の供給が遮断され、前記第２のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第２のチップとを前記外部バスで接続し、封止する工程とを具備することを特徴とする。

本発明によれば、信号処理部の故障を救済することができる半導体集積回路及びその故障救済方法、半導体集積回路装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路及びその故障救済方法、半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路を示すブロック図、図２はモジュール選別制御回路及びモジュール選別回路を示すブロック図である。本実施例では、プロセッサが不良の半導体集積回路チップとプロセッサが良品のチップを用いて良品の半導体集積回路を得ている。

図１に示すように、半導体集積回路５０には、プロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。半導体集積回路５０は、各種ＩＰコアがモジュール化され、プラットフォーム化されたＳｏＣ（System on a Chip）である。

プロセッサ１とインターフェース部１１は、第１のモジュール部を構成する。プロセッサ１は、インターフェース部１１を介して主バス８から各種信号を入力し、インターフェース部１１を介して演算処理した信号などを主バス８に出力する。プロセッサ１は、半導体集積回路５０の全体を制御する。

メモリ２とインターフェース部１２は、第２のモジュール部を構成する。メモリ２は、インターフェース部１２を介して主バス８から転送される情報を書き込んでその情報を格納する。メモリ２は、インターフェース部１２を介して格納されている情報を読み出して主バス８に出力する。

アナログコア３とインターフェース部１３は、第３のモジュール部を構成する。アナログコア３は、例えばＡＤＣ（Analog to Digital Converter）やＤＡＣ（Digital to Analog Converter）などを備え、インターフェース部１３を介して入力されるアナログ信号をデジタル信号に変換して主バス８に出力したり、インターフェース部１３を介して入力されるデジタル信号をアナログ信号に変換して主バス８に出力したりする。

ＩＰ（Intellectual Property）コア４とインターフェース部１４は、第４のモジュール部を構成する。ＩＰコア４は、例えばグラフィックス機能を担当するＩＰコアである。ＩＰコア４は、インターフェース部１４を介して主バス８から各種信号を入力し、インターフェース部１４を介して信号処理した信号などを主バス８に出力する。

ＩＰコア５とインターフェース部１５は、第５のモジュール部を構成する。ＩＰコア５は、例えばビデオ機能を担当するＩＰコアである。ＩＰコア５は、インターフェース部１５を介して主バス８から各種信号を入力し、インターフェース部１５を介して信号処理した信号などを主バス８に出力する。

ＩＰコア６とインターフェース部１６は、第６のモジュール部を構成する。ＩＰコア６は、例えばオーディオ機能を担当するＩＰコアである。ＩＰコア６は、インターフェース部１６を介して主バス８から各種信号を入力し、インターフェース部１６を介して信号処理した信号などを主バス８に出力する。

主バス８は、第１乃至第６のモジュール部に接続され、第１乃至第６のモジュール部にデータ或いは信号を出力し、第１乃至第６のモジュール部から出力されるデータ或いは信号を入力し、入力された信号を他のモジュール部或いは外部バス７に転送する。

外部バス７は、主バス８に接続され、半導体集積回路５０の外部と信号及び情報の交信ができ、半導体集積回路５０の他のチップに設けられる主バス８と接続できる構造となっている。外部バス７には、図示しないバスインターフェース部が設けられ、バスインターフェース部１１乃至１６と同じ速度、同じタイミングで動作する。

図２に示すように、外部バス７には、モジュール選別制御回路２１とモジュール選別回路２２が設けられる。ここでは、モジュール選別制御回路２１を外部バス７に設けているが、外部バス７の外部或いは半導体集積回路５０の外部に設けてもよい。

モジュール選別制御回路２１は、電源遮断制御信号Ｓｐｗ１乃至６、クロック遮断制御信号Ｓｃｌｋ１乃至６、及びバス遮断制御信号Ｓｂｕｓ１乃至６を生成する。

電源遮断制御信号Ｓｐｗ１は、第１のモジュール部への電源を遮断するための信号である。第１のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ１の信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ１の信号レベルがディセーブルとなる。

ここで、信号レベルがイネーブルとは、電源を遮断できる信号レベルであり、信号レベルがディセーブルとは、電源を遮断できない信号レベルである。例えばイネーブル状態が“Ｈｉｇｈ”レベルの場合、ディセーブル状態が“Ｌｏｗ”レベルとなる。イネーブル状態が“Ｌｏｗ”レベルの場合、ディセーブル状態が“Ｈｉｇｈ”レベルとなる。

電源遮断制御信号Ｓｐｗ２は、第２のモジュール部への電源を遮断するための信号である。第２のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ２の信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ２の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ３は、第３のモジュール部への電源を遮断するための信号である。第３のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ３の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ３の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ４は、第４のモジュール部への電源を遮断するための信号である。第４のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ４の信号レベルがイネーブルとなり、第４のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ４の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ５は、第５のモジュール部への電源を遮断するための信号である。第５のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ５の信号レベルがイネーブルとなり、第５のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ５の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ６は、第６のモジュール部への電源を遮断するための信号である。第６のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ６の信号レベルがイネーブルとなり、第６のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ６の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ１は、第１のモジュール部へ供給されるクロック信号を遮断するための信号である。第１のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ１の信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ１の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ２は、第２のモジュール部へ供給されるクロック信号を遮断するための信号である。第２のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ２の信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ２の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ３は、第３のモジュール部へ供給されるクロック信号を遮断するための信号である。第３のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ３の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ３の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ４は、第４のモジュール部へ供給されるクロック信号を遮断するための信号である。第４のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ４の信号レベルがイネーブルとなり、第４のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ４の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ５は、第５のモジュール部へ供給されるクロック信号を遮断するための信号である。第５のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ５の信号レベルがイネーブルとなり、第５のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ５の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ６は、第６のモジュール部へ供給されるクロック信号を遮断するための信号である。第６のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ６の信号レベルがイネーブルとなり、第６のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ６の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ１は、第１のモジュール部と主バス８の間を遮断するための信号である。第１のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ１の信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ１の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ２は、第２のモジュール部と主バス８の間を遮断するための信号である。第２のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ２の信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ２の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ３は、第３のモジュール部と主バス８の間を遮断するための信号である。第３のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ３の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ３の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ４は、第４のモジュール部と主バス８の間を遮断するための信号である。第４のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ４の信号レベルがイネーブルとなり、第４のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ４の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ５は、第５のモジュール部と主バス８の間を遮断するための信号である。第５のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ５の信号レベルがイネーブルとなり、第５のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ５の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ６は、第６のモジュール部と主バス８の間を遮断するための信号である。第６のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ６の信号レベルがイネーブルとなり、第６のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ６の信号レベルがディセーブルとなる。

モジュール選別回路２２は、モジュール選別制御回路２１から出力される電源遮断制御信号Ｓｐｗ１乃至６、クロック遮断制御信号Ｓｃｌｋ１乃至６、及びバス遮断制御信号Ｓｂｕｓ１乃至６が入力され、信号レベルがイネーブルの場合、モジュール部への電源供給、モジュール部へのクロック信号の供給、及びモジュール部と主バス８の間の接続を遮断する。信号レベルがディセーブルの場合、モジュール部への電源供給、モジュール部へのクロック信号の供給、及びモジュール部と主バス８の間の接続が行えるようにする。

例えば、プロセッサ１とインターフェース部１１から構成される第１のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ１、クロック遮断制御信号Ｓｃｌｋ１、及びバス遮断制御信号Ｓｂｕｓ１の信号レベルがイネーブルとなり、第１のモジュール部への電源供給、クロック供給、及びバス接続が遮断される。

ここで、電源遮断は図示しない電源遮断回路を用いて行い、クロック遮断は図示しないクロック遮断回路を用いて行い、バス遮断は図示しないバス遮断回路を用いて行う。電源遮断回路、クロック遮断回路、及びバス遮断回路の遮断方法は、例えばＥヒューズやレーザ光で切断するヒューズなどを用いて遮断する。なお、電源遮断回路、クロック遮断回路、及びバス遮断回路の代わりに半導体集積回路５０の外部から制御して遮断してもよい。

次に、半導体集積回路の故障の救済について図３及び図４を参照して説明する。図３は半導体集積回路の故障救済方法を示すプロセスフロー、図４は半導体集積回路の２つのチップを搭載した半導体集積回路装置を示す断面図である。ここでは、プロセッサ１及びインターフェース部１１から構成される第１のモジュール部のみ良品である半導体集積回路５０のチップＡとプロセッサ１及びインターフェース部１１から構成される第１のモジュール部以外が良品である半導体集積回路５０のチップＢとを樹脂封止して製品として出荷可能としている。

図３に示すように、まず、半導体集積回路５０のチップを良否判定テストを行う（ステップＳ１）。次に、半導体集積回路５０のチップが所定の規格を満足している場合、樹脂封止され良品として製品出荷される。プロセッサ１及びインターフェース部１１から構成される第１のモジュール部だけが良品のチップをチップＡとする。プロセッサ１及びインターフェース部１１から構成される第１のモジュール部以外が良品のチップをチップＢとする（ステップＳ２）。

続いて、プロセッサ１及びインターフェース部１１から構成される第１のモジュール部とメモリ２及びインターフェース部１２から構成される第２のモジュール部とが不良と判定され、それ以外のモジュール部、外部バス７、及び主バス８が良品と判定された半導体集積回路５０のチップは、メモリ２のメモリリダンダンシ処理を行う（ステップＳ３）。

そして、メモリリダンダンシ処理で救済されたメモリ２とインターフェース部１２から構成される第２のモジュール部が良品と判定された半導体集積回路５０のチップは、チップＢとする。メモリ２が救済されないチップは使用されない（ステップＳ４）。

次に、半導体集積回路５０のチップＡでは、不良と判定された第２乃至６のモジュール部への電源供給、クロック供給、及びバス接続が遮断される。半導体集積回路５０のチップＢでは、不良と判定された第１のモジュール部への電源供給、クロック供給、及びバス接続が遮断される（ステップＳ５）。

続いて、不良と判定されたモジュール部の遮断処理された半導体集積回路５０のチップＡと不良と判定されたモジュール部の遮断処理された半導体集積回路５０のチップＢとを積層形成し、樹脂封止する。

図４に示すように、縦方向にチップが積層形成され、樹脂封止されたＶＳＰ（Vertical Stacked Package）である半導体集積回路装置６０では、セラミックなどからなる絶縁性基板３１の裏面側（第２主面側）に複数の外部端子３２が設けられる。絶縁性基板３１の表面側（第１主面側）に半導体集積回路５０のチップＡが設けられ、図示しない接着材で絶縁性基板３１に接着固定される。

半導体集積回路５０のチップＡは、ボンディングワイヤ３３ｃを介して絶縁性基板３１上の図示しないインナーリードに接続される。なお、半導体集積回路５０に設けられる端子（ボンディングパッド）がすべて外部バス７に接続される場合はボンディングワイヤ３３ｃは不要となる。

半導体集積回路５０のチップＢは、樹脂３４を介して半導体集積回路５０のチップＡのほぼ上部に積層配置形成される。半導体集積回路５０のチップＡの外部バス７の部分が露呈されるようにスライドして配置形成する。半導体集積回路５０のチップＡの外部バス７と半導体集積回路５０のチップＢの外部バス７とは、ボンディングワイヤ３３ａを介して接続される。半導体集積回路５０のチップＢの外部バス７に接続される端子（ボンディングパッド）は、ボンディングワイヤ３３ｂ及びボンディングワイヤ３３ｄを介して、それぞれ絶縁性基板３１上の図示しないインナーリードに接続される。絶縁性基板３１の表面（第１主面）、半導体集積回路５０のチップＡ、半導体集積回路５０のチップＢ、及びボンディングワイヤ３３ａ乃至ｄは、樹脂３４で封止される。

第１のモジュール部が良品である半導体集積回路５０のチップＡと第１のモジュール部以外が良品である半導体集積回路５０のチップＢとが搭載される半導体集積回路装置６０は、全てのモジュール部が良品である半導体集積回路５０のチップが搭載される半導体集積回路装置と特性が同一で、外部端子の配置が同一で、外形を同一にすることができる。このため、出荷する製品としては外観上及び特性上差異がない。

上述したように、本実施例の半導体集積回路及びその故障救済方法、半導体集積回路装置では、プロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。プロセッサ１とインターフェース部１１は、第１のモジュール部を構成する。メモリ２とインターフェース部１２は、第２のモジュール部を構成する。アナログコア３とインターフェース部１３は、第３のモジュール部を構成する。ＩＰコア４とインターフェース部１４は、第４のモジュール部を構成する。ＩＰコア５とインターフェース部１５は、第５のモジュール部を構成する。ＩＰコア６とインターフェース部１６は、第６のモジュール部を構成する。主バス８は、第１乃至第６のモジュール部に接続され、第１乃至第６のモジュール部にデータ或いは信号を出力し、第１乃至第６のモジュール部から出力されるデータ或いは信号を入力し、入力された信号を他のモジュール部或いは外部バス７に転送する。外部バス７は、主バス８に接続され、半導体集積回路５０の外部と信号及び情報の交信ができ、半導体集積回路５０の他のチップに設けられる主バス８と接続できる構造となっている。外部バス７に設けられるモジュール選別回路２２は、第１乃至６のモジュール部が不良と判定された場合、遮断制御信号に基づいて第１乃至６のモジュール部への電源供給、クロック供給、及びバス接続を遮断する。第１のモジュール部のみ良品と判定された半導体集積回路５０のチップＡと第１のモジュール部以外が良品と判定された半導体集積回路５０のチップＢとは、外部バス７で接続され、積層形成され、樹脂封止されて１つの半導体集積回路５０の製品となる。

このため、従来、プロセッサが不良と判定された半導体集積回路チップは、救済することができず廃棄されていたが、プロセッサ２を含むモジュール部のみ良品のチップとプロセッサ２を含むモジュール部以外が良品のチップを用いて、デジタル信号処理部であるプロセッサを救済することができ、良品の半導体集積回路５０を得ることができる。また、デジタル信号処理部を有する半導体集積回路でデジタル信号処理部が高集積度化及び多機能化された場合、デジタル信号処理部を救済することができるので半導体集積回路の歩留の低下を抑制することができる。

なお、本実施例では、一部モジュール部が不良の半導体集積回路５０の２つのチップを用いて、半導体集積回路５０を救済して良品としているが、必ずしも２つのチップに限定されるものではなく、３つのチップ以上を用いて半導体集積回路５０を救済して良品としてもよい。

次に、本発明の実施例２に係る半導体集積回路及びその故障救済方法、半導体集積回路装置について、図面を参照して説明する。図５は半導体集積回路を示すブロック図、図６はモジュール選別制御回路及びモジュール選別回路を示すブロック図である。本実施例では、プロセッサ及びメモリを有する第１の半導体集積回路チップとプロセッサ及びメモリを有する第２の半導体集積回路チップ用いて良品の第１の半導体集積回路を得ている。

図５に示すように、半導体集積回路５１には、プロセッサ１、メモリ２、ＩＰコア４、外部バス７ａ、主バス８ａ、及びインターフェース部１１、インターフェース部１２、及びインターフェース部１４が設けられる。半導体集積回路５１は、各種ＩＰコアがモジュール化され、プラットフォーム化されたＳｏＣ（System on a Chip）であり、実施例１の半導体集積回路５０に設けられるモジュール部を備え、半導体集積回路５０よりも機能が少ない。具体的には、プロセッサを有するモジュール部とメモリを有するモジュール部が同一構成となっている。

プロセッサ１とインターフェース部１１は、第１のモジュール部を構成する。プロセッサ１は、インターフェース部１１を介して主バス８ａから各種信号を入力し、インターフェース部１１を介して演算処理した信号などを主バス８ａに出力する。プロセッサ１は、半導体集積回路５１の全体を制御する。

メモリ２とインターフェース部１２は、第２のモジュール部を構成する。メモリ２は、インターフェース部１２を介して主バス８ａから転送される情報を書き込んでその情報を格納する。メモリ２は、インターフェース部１２を介して格納されている情報を読み出して主バス８ａに出力する。

ＩＰコア４とインターフェース部１４は、第３のモジュール部を構成する。ＩＰコア４は、例えばグラフィックス機能を担当するＩＰコアである。ＩＰコア４は、インターフェース部１４を介して主バス８ａから各種信号を入力し、インターフェース部１４を介して信号処理した信号などを主バス８ａに出力する。

主バス８ａは、第１乃至第３のモジュール部に接続され、第１乃至第３のモジュール部にデータ或いは信号を出力し、第１乃至第３のモジュール部から出力されるデータ或いは信号を入力し、入力された信号を他のモジュール部或いは外部バス７ａに転送する。

外部バス７ａは、主バス８ａに接続され、半導体集積回路５１の外部と信号及び情報の交信ができ、半導体集積回路５０の他のチップに設けられる主バス８や半導体集積回路５１の他のチップに設けられる主バス８ａと接続できる構造となっている。外部バス７ａには、図示しないバスインターフェース部が設けられ、バスインターフェース部１１、バスインターフェース部１２、及びバスインターフェース部１４と同じ速度、同じタイミングで動作する。

図６に示すように、外部バス７ａには、モジュール選別制御回路２１ａとモジュール選別回路２２ａが設けられる。ここでは、モジュール選別制御回路２１ａを外部バス７ａに設けているが、外部バス７ａの外部或いは半導体集積回路５１の外部に設けてもよい。

モジュール選別制御回路２１ａは、電源遮断制御信号Ｓｐｗ１、電源遮断制御信号Ｓｐｗ２、電源遮断制御信号Ｓｐｗ４、クロック遮断制御信号Ｓｃｌｋ１、クロック遮断制御信号Ｓｃｌｋ２、クロック遮断制御信号Ｓｃｌｋ４、バス遮断制御信号Ｓｂｕｓ１、バス遮断制御信号Ｓｂｕｓ２、及びバス遮断制御信号Ｓｂｕｓ４を生成する。

電源遮断制御信号Ｓｐｗ４は、第３のモジュール部への電源を遮断するための信号である。第３のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ４の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ４の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ４は、第３のモジュール部へ供給されるクロック信号を遮断するための信号である。第３のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ３の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ４の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ１は、第１のモジュール部と主バス８ａの間を遮断するための信号である。第１のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ１の信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ１の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ２は、第２のモジュール部と主バス８ａの間を遮断するための信号である。第２のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ２の信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ２の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ４は、第３のモジュール部と主バス８の間を遮断するための信号である。第３のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ４の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ４の信号レベルがディセーブルとなる。

モジュール選別回路２２ａは、モジュール選別制御回路２１ａから出力される電源遮断制御信号Ｓｐｗ１、電源遮断制御信号Ｓｐｗ２、電源遮断制御信号Ｓｐｗ４、クロック遮断制御信号Ｓｃｌｋ１、クロック遮断制御信号Ｓｃｌｋ２、クロック遮断制御信号Ｓｃｌｋ４、バス遮断制御信号Ｓｂｕｓ１、バス遮断制御信号Ｓｂｕｓ２、及びバス遮断制御信号Ｓｂｕｓ４が入力され、信号レベルがイネーブルの場合、モジュール部への電源供給、モジュール部へのクロック信号の供給、及びモジュール部と主バス８ａの間の接続を遮断する。信号レベルがディセーブルの場合、モジュール部への電源供給、モジュール部へのクロック信号の供給、及びモジュール部と主バス８ａの間の接続が行えるようにする。

ここで、電源遮断は図示しない電源遮断回路を用いて行い、クロック遮断は図示しないクロック遮断回路を用いて行い、バス遮断は図示しないバス遮断回路を用いて行う。電源遮断回路、クロック遮断回路、及びバス遮断回路の遮断方法は、例えばＥヒューズやレーザ光で切断するヒューズなどを用いて遮断する。

次に、半導体集積回路の故障の救済について図７及び図８を参照して説明する。図７は半導体集積回路の故障救済方法を示すプロセスフロー、図８は第１の半導体集積回路チップと第２の半導体集積回路チップを搭載した半導体集積回路装置を示す断面図である。ここでは、プロセッサ１及びインターフェース部１１から構成される第１のモジュール部のみ良品である半導体集積回路５０のチップＡとプロセッサ１及びインターフェース部１１から構成される第１のモジュール部以外が良品である半導体集積回路５１のチップＣとを樹脂封止して製品として出荷可能としている。

図７に示すように、まず、半導体集積回路５０のチップと半導体集積回路５１のチップの良否判定テストを行う。プロセッサ１及びインターフェース部１１から構成される第１のモジュール部のみ良品である半導体集積回路５０のチップＡの選択と不良のモジュール部の遮断は実施例１と同様なので説明を省略する（ステップＳ１）。

次に、半導体集積回路５１のチップが所定の規格を満足している場合、樹脂封止され良品として製品出荷される。プロセッサ１及びインターフェース部１１から構成される第１のモジュール部以外が良品の半導体集積回路５１のチップをチップＣとする（ステップＳ２ａ）。

続いて、プロセッサ１及びインターフェース部１１から構成される第１のモジュール部とメモリ２及びインターフェース部１２から構成される第２のモジュール部とが不良と判定され、第３のモジュール部、外部バス７ａ、及び主バス８ａが良品と判定された半導体集積回路５１のチップは、メモリ２のメモリリダンダンシ処理を行う（ステップＳ３ａ）。

そして、メモリリダンダンシ処理で救済されたメモリ２とインターフェース部１２から構成される第２のモジュール部が良品と判定された半導体集積回路５１のチップは、チップＣとする。メモリ２が救済されないチップは使用されない（ステップＳ４ａ）。

次に、半導体集積回路５１のチップＣでは、不良と判定された第１及び第３のモジュール部への電源供給、クロック供給、及びバス接続が遮断される（ステップＳ５ａ）。

続いて、不良と判定されたモジュール部の遮断処理された半導体集積回路５０のチップＡと不良と判定されたモジュール部の遮断処理された半導体集積回路５１のチップＣとを積層形成し、樹脂封止する。

図８に示すように、縦方向にチップが積層形成され、樹脂封止されたＶＳＰ（Vertical Stacked Package）である半導体集積回路装置６１では、セラミックなどからなる絶縁性基板３１の裏面側（第２主面側）に複数の外部端子３２が設けられる。絶縁性基板３１の表面側（第１主面側）に半導体集積回路５０のチップＡが設けられ、図示しない接着材で絶縁性基板３１に接着固定される。

半導体集積回路５１のチップＣは、樹脂３４を介して半導体集積回路５０のチップＡのほぼ上部に積層配置形成される。半導体集積回路５０のチップＡの外部バス７の部分が露呈されるようにスライドして配置形成する。半導体集積回路５０のチップＡの外部バス７と半導体集積回路５１のチップＣの外部バス７ａとは、ボンディングワイヤ３３ａを介して接続される。半導体集積回路５１のチップＣの外部バス７ａに接続される端子（ボンディングパッド）は、ボンディングワイヤ３３ｂ及びボンディングワイヤ３３ｄを介して、それぞれ絶縁性基板３１上の図示しないインナーリードに接続される。絶縁性基板３１の表面（第１主面）、半導体集積回路５０のチップＡ、半導体集積回路５１のチップＣ、及びボンディングワイヤ３３ａ乃至ｄは、樹脂３４で封止される。

第１のモジュール部が良品である半導体集積回路５０のチップＡと第１のモジュール部以外が良品である半導体集積回路５１のチップＣとが搭載される半導体集積回路装置６１は、全てのモジュール部が良品である半導体集積回路５１のチップが搭載される半導体集積回路装置と特性が同一で、外部端子の配置が同一で、外形を同一にすることができる。このため、出荷する製品としては外観上及び特性上差異がない。

上述したように、本実施例の半導体集積回路及びその故障救済方法、半導体集積回路装置では、半導体集積回路装置５０にプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。半導体集積回路５１にプロセッサ１、メモリ２、ＩＰコア４、外部バス７ａ、主バス８ａ、及びインターフェース部１１、インターフェース部１２、及びインターフェース部１４が設けられる。半導体集積回路５１では、プロセッサ１とインターフェース部１１は第１のモジュール部を構成し、メモリ２とインターフェース部１２は第２のモジュール部を構成し、ＩＰコア４とインターフェース部１４は第３のモジュール部を構成する。主バス８ａは、第１乃至第３のモジュール部に接続され、第１乃至第３のモジュール部にデータ或いは信号を出力し、第１乃至第３のモジュール部から出力されるデータ或いは信号を入力し、入力された信号を他のモジュール部或いは外部バス７ａに転送する。外部バス７ａは、主バス８ａに接続され、半導体集積回路５１の外部と信号及び情報の交信ができ、半導体集積回路５０の他のチップに設けられる主バス８や半導体集積回路５１の他のチップに設けられる主バス８ａと接続できる構造となっている。外部バス７ａに設けられるモジュール選別回路２２ａは、第１乃至３のモジュール部が不良と判定された場合、遮断制御信号に基づいて第１乃至３のモジュール部への電源供給、クロック供給、及びバス接続を遮断する。第１のモジュール部のみが良品と判定された半導体集積回路５０のチップＡと第１のモジュール部以外が良品と判定された半導体集積回路５１のチップＣとは、外部バス７及び外部バス７ａで接続され、積層形成され、樹脂封止されて１つの半導体集積回路５１の製品となる。

このため、従来、プロセッサが不良と判定された半導体集積回路チップは、救済することができず廃棄されていたが、プロセッサ２を含むモジュール部のみ良品の半導体集積回路５０のチップとプロセッサ２を含むモジュール部以外が良品の半導体集積回路５１のチップを用いて、デジタル信号処理部であるプロセッサを救済することができ、良品の半導体集積回路５１を得ることができる。また、デジタル信号処理部を有する半導体集積回路でデジタル信号処理部が高集積度化及び多機能化された場合、デジタル信号処理部を救済することができるので半導体集積回路の歩留の低下を抑制することができる。

なお、本実施例では、半導体集積回路５０のメモリと半導体集積回路５１のメモリを同一にしているが、同一構成でなくてもよい。例えば、半導体集積回路５１のメモリを半導体集積回路５０のメモリよりも少ない容量にしてもよい。また、一部モジュール部が不良の半導体集積回路５０のチップと一部モジュール部が不良の半導体集積回路５１のチップとを用いて、半導体集積回路５１を救済して良品としているが、必ずしも２つのチップに限定されるものではなく、３チップ以上を用いて半導体集積回路５１を救済して良品としてもよい。更に、一部モジュール部が不良の半導体集積回路５０のチップと一部モジュール部が不良の半導体集積回路５１のチップとを用いて、半導体集積回路５０を救済して良品としてもよい。

次に、本発明の実施例３に係る半導体集積回路及びその故障救済方法、半導体集積回路装置について、図面を参照して説明する。図９は半導体集積回路を示すブロック図、図１０はモジュール選別制御回路及びモジュール選別回路を示すブロック図である。本実施例では、半導体集積回路にプロセッサ及びＣＰＵが設けられ、プロセッサ及びＣＰＵが故障の場合、モジュール選別回路から出力される制御信号により動作が停止される。

図９に示すように、半導体集積回路５２には、プロセッサ１ａ、プロセッサ１ｂ、メモリ２、アナログコア３、ＩＰコア４、外部バス７ｂ、主バス８ｂ、ＣＰＵ９、インターフェース部１１ａ、インターフェース部１１ｂ、インターフェース部１２、インターフェース部１３、インターフェース部１４、及びインターフェース部１７が設けられる。半導体集積回路５２は、各種ＩＰコアがモジュール化され、プラットフォーム化されたＳｏＣ（System on a Chip）であり、実施例１の半導体集積回路５０よりも信号処理を取り扱うモジュール部の数が多い（即ち、回路規模が大きい）。

プロセッサ１ａとインターフェース部１１ａは、第１のモジュール部を構成する。プロセッサ１ａは、インターフェース部１１ａを介して主バス８ｂから各種信号を入力し、インターフェース部１１ａを介して演算処理した信号などを主バス８ｂに出力する。

プロセッサ１ｂとインターフェース部１１ｂは、第２のモジュール部を構成する。プロセッサ１ｂは、インターフェース部１１ｂを介して主バス８ｂから各種信号を入力し、インターフェース部１１ｂを介して演算処理した信号などを主バス８ｂに出力する。

ＣＰＵ（Central Processing Unit）９とインターフェース部１７は、第３のモジュール部を構成する。ＣＰＵ９は、インターフェース部１７を介して主バス８ｂから各種信号を入力し、インターフェース部１７を介して演算処理した信号などを主バス８ｂに出力する。ＣＰＵ９は、半導体集積回路５２の全体を統括制御する。

メモリ２とインターフェース部１２は、第４のモジュール部を構成する。メモリ２は、インターフェース部１２を介して主バス８ｂから転送される情報を書き込んでその情報を格納する。メモリ２は、インターフェース部１２を介して格納されている情報を読み出して主バス８ｂに出力する。

アナログコア３とインターフェース部１３は、第５モジュール部を構成する。アナログコア３は、例えばＡＤＣやＤＡＣなどを備え、インターフェース部１３を介して入力されるアナログ信号をデジタル信号に変換して主バス８ｂに出力したり、インターフェース部１３を介して入力されるデジタル信号をアナログ信号に変換して主バス８ｂに出力したりする。

ＩＰコア４とインターフェース部１４は、第６のモジュール部を構成する。ＩＰコア４は、例えばグラフィックス機能を担当するＩＰコアである。ＩＰコア４は、インターフェース部１４を介して主バス８ｂから各種信号を入力し、インターフェース部１４を介して信号処理した信号などを主バス８ｂに出力する。

主バス８ｂは、第１乃至第６のモジュール部に接続され、第１乃至第６のモジュール部にデータ或いは信号を出力し、第１乃至第６のモジュール部から出力されるデータ或いは信号を入力し、入力された信号を他のモジュール部或いは外部バス７ｂに転送する。

外部バス７ｂは、主バス８ｂに接続され、半導体集積回路５２の外部と信号及び情報の交信ができ、半導体集積回路５２の他のチップに設けられる主バス８ｂと接続できる構造となっている。外部バス７ｂには、図示しないバスインターフェース部が設けられ、バスインターフェース部１１ａ、バスインターフェース部１１ｂ、バスインターフェース部１２、バスインターフェース部１３、バスインターフェース部１４、及びバスインターフェース部１７と同じ速度、同じタイミングで動作する。

図１０に示すように、外部バス７ｂには、モジュール選別制御回路２１ｂとモジュール選別回路２２ｂが設けられる。ここでは、モジュール選別制御回路２１ｂを外部バス７ｂに設けているが、外部バス７ｂの外部或いは半導体集積回路５２の外部に設けてもよい。

モジュール選別制御回路２１ｂは、電源遮断制御信号Ｓｐｗ１ａ、電源遮断制御信号Ｓｐｗ１ｂ、電源遮断制御信号Ｓｐｗ２、電源遮断制御信号Ｓｐｗ３、電源遮断制御信号Ｓｐｗ４、電源遮断制御信号Ｓｐｗ７、クロック遮断制御信号Ｓｃｌｋ１ａ、クロック遮断制御信号Ｓｃｌｋ１ｂ、クロック遮断制御信号Ｓｃｌｋ２、クロック遮断制御信号Ｓｃｌｋ３、クロック遮断制御信号Ｓｃｌｋ４、クロック遮断制御信号Ｓｃｌｋ７、バス遮断制御信号Ｓｂｕｓ１ａ、バス遮断制御信号Ｓｂｕｓ１ｂ、バス遮断制御信号Ｓｂｕｓ２、バス遮断制御信号Ｓｂｕｓ３、バス遮断制御信号Ｓｂｕｓ４、及びバス遮断制御信号Ｓｂｕｓ７を生成する。

電源遮断制御信号Ｓｐｗ１ａは、第１のモジュール部への電源を遮断するための信号である。第１のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ１ａの信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ１ａの信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ１ｂは、第２のモジュール部への電源を遮断するための信号である。第２のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ１ｂの信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ１ｂの信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ７は、第３のモジュール部への電源を遮断するための信号である。第３のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ７の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ７の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ２は、第４のモジュール部への電源を遮断するための信号である。第４のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ２の信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ２の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ３は、第５のモジュール部への電源を遮断するための信号である。第５のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ３の信号レベルがイネーブルとなり、第５のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ３の信号レベルがディセーブルとなる。

電源遮断制御信号Ｓｐｗ４は、第６のモジュール部への電源を遮断するための信号である。第６のモジュール部が不良と判定された場合、電源遮断制御信号Ｓｐｗ４の信号レベルがイネーブルとなり、第６のモジュール部が良品と判定された場合、電源遮断制御信号Ｓｐｗ４の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ１ａは、第１のモジュール部へ供給されるクロック信号を遮断するための信号である。第１のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ１ａの信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ１ａの信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ１ｂは、第２のモジュール部へ供給されるクロック信号を遮断するための信号である。第２のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ１ｂの信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ１ｂの信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ７は、第３のモジュール部へ供給されるクロック信号を遮断するための信号である。第３のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ７の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ７の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ２は、第４のモジュール部へ供給されるクロック信号を遮断するための信号である。第４のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ２の信号レベルがイネーブルとなり、第４のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ２の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ３は、第５のモジュール部へ供給されるクロック信号を遮断するための信号である。第５のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ３の信号レベルがイネーブルとなり、第５のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ３の信号レベルがディセーブルとなる。

クロック遮断制御信号Ｓｃｌｋ４は、第６のモジュール部へ供給されるクロック信号を遮断するための信号である。第６のモジュール部が不良と判定された場合、クロック遮断制御信号Ｓｃｌｋ４の信号レベルがイネーブルとなり、第６のモジュール部が良品と判定された場合、クロック遮断制御信号Ｓｃｌｋ４の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ１ａは、第１のモジュール部と主バス８ｂの間を遮断するための信号である。第１のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ１ａの信号レベルがイネーブルとなり、第１のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ１ａの信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ１ｂは、第２のモジュール部と主バス８ｂの間を遮断するための信号である。第２のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ１ｂの信号レベルがイネーブルとなり、第２のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ１ｂの信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ７は、第３のモジュール部と主バス８ｂの間を遮断するための信号である。第３のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ７の信号レベルがイネーブルとなり、第３のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ７の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ２は、第４のモジュール部と主バス８ｂの間を遮断するための信号である。第４のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ２の信号レベルがイネーブルとなり、第４のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ２の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ３は、第５のモジュール部と主バス８ｂの間を遮断するための信号である。第５のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ３の信号レベルがイネーブルとなり、第５のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ３の信号レベルがディセーブルとなる。

バス遮断制御信号Ｓｂｕｓ４は、第６のモジュール部と主バス８ｂの間を遮断するための信号である。第６のモジュール部が不良と判定された場合、バス遮断制御信号Ｓｂｕｓ４の信号レベルがイネーブルとなり、第６のモジュール部が良品と判定された場合、バス遮断制御信号Ｓｂｕｓ４の信号レベルがディセーブルとなる。

モジュール選別回路２２ｂは、モジュール選別制御回路２１ｂから出力される電源遮断制御信号Ｓｐｗ１ａ、電源遮断制御信号Ｓｐｗ１ｂ、電源遮断制御信号Ｓｐｗ２、電源遮断制御信号Ｓｐｗ３、電源遮断制御信号Ｓｐｗ４、電源遮断制御信号Ｓｐｗ７、クロック遮断制御信号Ｓｃｌｋ１ａ、クロック遮断制御信号Ｓｃｌｋ１ｂ、クロック遮断制御信号Ｓｃｌｋ２、クロック遮断制御信号Ｓｃｌｋ３、クロック遮断制御信号Ｓｃｌｋ４、クロック遮断制御信号Ｓｃｌｋ７、バス遮断制御信号Ｓｂｕｓ１ａ、バス遮断制御信号Ｓｂｕｓ１ｂ、バス遮断制御信号Ｓｂｕｓ２、バス遮断制御信号Ｓｂｕｓ３、バス遮断制御信号Ｓｂｕｓ４、及びバス遮断制御信号Ｓｂｕｓ７が入力され、信号レベルがイネーブルの場合、モジュール部への電源供給、モジュール部へのクロック信号の供給、及びモジュール部と主バス８ｂの間の接続を遮断する。信号レベルがディセーブルの場合、モジュール部への電源供給、モジュール部へのクロック信号の供給、及びモジュール部と主バス８ｂの間の接続が行えるようにする。

ここで、電源遮断は図示しない電源遮断回路を用いて行い、クロック遮断は図示しないクロック遮断回路を用いて行い、バス遮断は図示しないバス遮断回路を用いて行う。電源遮断回路、クロック遮断回路、及びバス遮断回路の遮断方法は、例えばＥヒューズやレーザ光で切断するヒューズなどを用いて遮断する。なお、電源遮断回路、クロック遮断回路、及びバス遮断回路の代わりに半導体集積回路５２の外部から制御して遮断してもよい。

信号処理を取り扱う回路の規模が大きい半導体集積回路５２の場合、信号処理を取り扱う回路を３つのモジュール部に分割され、モジュール部が不良と判定されるとモジュール選別回路２２ｂに基づいてそれぞれのモジュール部への電源供給、クロック供給、及びバス接続を遮断できる構造となっている。このため、信号処理を取り扱うモジュール部が不良となっても他の半導体集積回路５２チップを用いることにより全てのモジュール部が良品である半導体集積回路５２を得ることができる。

上述したように、本実施例の半導体集積回路及びその故障救済方法、半導体集積回路装置では、プロセッサ１ａ、プロセッサ１ｂ、メモリ２、アナログコア３、ＩＰコア４、外部バス７ｂ、主バス８ｂ、ＣＰＵ９、インターフェース部１１ａ、インターフェース部１１ｂ、インターフェース部１２、インターフェース部１３、インターフェース部１４、及びインターフェース部１７が設けられる。プロセッサ１ａとインターフェース部１１ａは第１のモジュール部を構成する。プロセッサ１ｂとインターフェース部１１ｂは第２のモジュール部を構成する。ＣＰＵ９とインターフェース部１７は第３のモジュール部を構成する。メモリ２とインターフェース部１２は第４のモジュール部を構成する。アナログコア３とインターフェース部１３は第５モジュール部を構成する。ＩＰコア４とインターフェース部１４は第６のモジュール部を構成する。主バス８ｂは、第１乃至第６のモジュール部に接続され、第１乃至第６のモジュール部にデータ或いは信号を出力し、第１乃至第６のモジュール部から出力されるデータ或いは信号を入力し、入力された信号を他のモジュール部或いは外部バス７ｂに転送する。外部バス７ｂは、主バス８ｂに接続され、半導体集積回路５２の外部と信号及び情報の交信ができ、半導体集積回路５２の他のチップに設けられる主バス８ｂと接続できる構造となっている。外部バス７ｂに設けられるモジュール選別回路２２ｂは、第１乃至第６のモジュール部が不良と判定された場合、遮断制御信号に基づいて第１乃至第６のモジュール部への電源供給、クロック供給、及びバス接続を遮断する。

このため、従来、複数のデジタル信号処理部の内少なくとも１つが不良と判定された半導体集積回路チップは、救済することができず廃棄されていたが、デジタル信号処理部とインターフェース部から構成されるモジュール部が良品である半導体集積回路チップを複数用意することにより、デジタル信号処理部を救済することができ、良品の半導体集積回路５２を得ることができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、２つの半導体集積回路チップを積層し、樹脂封止（ＶＳＰ）しているが、２つの半導体集積回路チップを基板上に載置したＭＣＰ（Multi Chip Package）にも適用することができる。また、２つの半導体集積回路チップを別々に樹脂封止してモジュール化してもよい。更に、実施例では、プロセッサやＣＰＵなどのデジタル信号処理部の救済について説明しているが、デジタル信号処理部以外のＩＰコアの救済にも適用することができる。特にＩＰコアが多機能化及び高集積度化された場合に顕著な効果を有する。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行うプロセッサとを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリとを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、前記第１のモジュール部が不良と判定された場合、前記第１のモジュール部と前記バスの間を遮断し、前記第１のモジュール部への電源の供給を遮断し、前記第１のモジュール部へのクロックの供給を遮断し、前記第２のモジュール部が不良と判定された場合、前記第２のモジュール部と前記バスの間を遮断し、前記第２のモジュール部への電源の供給を遮断し、前記第２のモジュール部へのクロックの供給を遮断するモジュール選別回路を有し、他のチップとの接続を行う外部バスとを具備する半導体集積回路。

（付記２）前記モジュール部と前記バスの間を遮断するバス遮断制御信号、前記モジュール部への電源の供給を遮断する電源遮断制御信号、及び前記モジュール部へのクロックの供給を遮断するクロック遮断制御信号を生成し、前記バス遮断制御信号、前記電源遮断制御信号、及び前記クロック遮断制御信号を前記モジュール選別回路に出力するモジュール選別制御回路を有し、前記前記モジュール選別回路及び前記モジュール選別制御回路は前記外部バスに設けられる付記１に記載の半導体集積回路。

（付記３）第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行うプロセッサとを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して演算処理を行うＣＰＵとを有する第２のモジュール部と、第３のインターフェース部と前記第３のインターフェース部を介して情報のやりとりを行うメモリとを有する第３のモジュール部と、前記第１乃至３のモジュール部に接続されるバスと、前記第１のモジュール部が不良と判定された場合、前記第１のモジュール部と前記バスの間を遮断し、前記第１のモジュール部への電源の供給を遮断し、前記第１のモジュール部へのクロックの供給を遮断し、前記第２のモジュール部が不良と判定された場合、前記第２のモジュール部と前記バスの間を遮断し、前記第２のモジュール部への電源の供給を遮断し、前記第２のモジュール部へのクロックの供給を遮断し、前記第３のモジュール部が不良と判定された場合、前記第３のモジュール部と前記バスの間を遮断し、前記第３のモジュール部への電源の供給を遮断し、前記第３のモジュール部へのクロックの供給を遮断３するモジュール選別回路を有し、他のチップとの接続を行う外部バスとを具備する半導体集積回路。

本発明の実施例１に係る半導体集積回路を示すブロック図。本発明の実施例１に係るモジュール選別制御回路及びモジュール選別回路を示すブロック図。本発明の実施例１に係る半導体集積回路の故障救済方法を示すフローチャート。本発明の実施例１に係る半導体集積回路の２つのチップを搭載した半導体集積回路装置を示す断面図。本発明の実施例２に係る半導体集積回路を示すブロック図。本発明の実施例２に係るモジュール選別制御回路及びモジュール選別回路を示すブロック図。本発明の実施例２に係る半導体集積回路の故障救済方法を示すフローチャート。本発明の実施例２に係る第１の半導体集積回路チップと第２の半導体集積回路チップを搭載した半導体集積回路装置を示す断面図。本発明の実施例３に係る半導体集積回路を示すブロック図。本発明の実施例３に係るモジュール選別制御回路及びモジュール選別回路を示すブロック図。

符号の説明

１、１Ａ、１ａ、１ｂプロセッサ
２メモリ
３アナログコア
４〜６ＩＰコア
７、７ａ、７ｂ外部バス
８、８ａ、８ｂ主バス
９ＣＰＵ
１１〜１６、１１Ａ、１１ａ、１１ｂ、１７インターフェース部
２１、２１ａ、２１ｂモジュール選別制御回路
２２、２２ａ、２２ｂモジュール選別回路
３１基板
３２外部端子
３３ａ〜３３ｄボンディングワイヤ
３４樹脂
５０、５１、５２半導体集積回路
６０、６１半導体集積回路装置
Ｓｂｕｓ１〜６、Ｓｂｕｓ１Ａ、Ｓｂｕｓ１ａ、Ｓｂｕｓ１ｂ、Ｓｂｕｓ７バス遮断制御信号
Ｓｃｌｋ１〜６、Ｓｃｌｋ１Ａ、Ｓｃｌｋ１ａ、Ｓｃｌｋ１ｂ、Ｓｃｌｋ７クロック遮断制御信号
Ｓｐｗ１〜６、Ｓｐｗ１Ａ、Ｓｐｗ１ａ、Ｓｐｗ１ｂ、Ｓｐｗ７電源遮断制御信号

Claims

第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、
第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、
前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、
前記第１のモジュール部が不良と判定された場合、前記第１のモジュール部と前記バスの間を遮断し、前記第１のモジュール部への電源の供給を遮断し、前記第１のモジュール部へのクロックの供給を遮断し、前記第２のモジュール部が不良と判定された場合、前記第２のモジュール部と前記バスの間を遮断し、前記第２のモジュール部への電源の供給を遮断し、前記第２のモジュール部へのクロックの供給を遮断するモジュール選別回路と、
を具備することを特徴とする半導体集積回路。
前記モジュール選別回路は外部バスに設けられ、他のチップとは前記外部バスを介して接続されることを特徴とする請求項１に記載の半導体集積回路。
第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、モジュール選別回路を有する外部バスとを備える半導体集積回路を搭載した半導体集積回路装置であって、
前記第２のモジュール部が良品と判定され、前記第１のモジュール部が不良と判定され、前記モジュール選別回路に基づいて前記第１のモジュール部と前記バスの間が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部への電源の供給が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第１のチップと、
前記第１のモジュール部が良品と判定され、前記第２のモジュール部が不良と判定され、前記モジュール選別回路に基づいて前記第２のモジュール部と前記バスの間が遮断され、前記モジュール選別回路に基づいて前記第２のモジュール部への電源の供給が遮断され、前記モジュール選別回路に基づいて前記第２のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第２のチップと、
を具備し、前記半導体集積回路装置の第１のチップと前記半導体集積回路装置の第２のチップとは前記外部バスで接続され、前記半導体集積回路装置の第１のチップと前記半導体集積回路装置の第２のチップは封止されていることを特徴とする半導体集積回路装置。
第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続される第１のバスと、第１のモジュール選別回路を有する第１の外部バスとを備える第１の半導体集積回路と、前記第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う前記信号処理部とを有する前記第１のモジュール部と、前記第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行う前記メモリ部とを有する前記第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部の間に接続される第２のバスと、第２のモジュール選別回路を有する第２の外部バスとを備える第２の半導体集積回路とを搭載した半導体集積回路装置であって、
前記第２のモジュール部が良品と判定され、前記第１のモジュール部が不良と判定され、前記第１のモジュール選別回路に基づいて前記第１のモジュール部と前記第１のバスの間が遮断され、前記第１のモジュール選別回路に基づいて前記第１のモジュール部への電源の供給が遮断され、前記第１のモジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給が遮断された前記第１の半導体集積回路装置チップと、
前記第１のモジュール部が良品と判定され、前記第２のモジュール部が不良と判定され、前記第２のモジュール選別回路に基づいて前記第２のモジュール部と前記第２のバスの間が遮断され、前記第２のモジュール選別回路に基づいて前記第２のモジュール部への電源の供給が遮断され、前記第２のモジュール選別回路に基づいて前記第２のモジュール部へのクロックの供給が遮断された前記第２の半導体集積回路装置チップと、
を具備し、前記第１の半導体集積回路装置チップと前記第２の半導体集積回路装置の第２とは前記第１及び第２の外部バスを介して接続され、前記第１の半導体集積回路装置チップと前記第２の半導体集積回路装置チップは封止されていることを特徴とする半導体集積回路装置。
第１のインターフェース部と前記第１のインターフェース部を介して信号のやりとりを行う信号処理部とを有する第１のモジュール部と、第２のインターフェース部と前記第２のインターフェース部を介して情報のやりとりを行うメモリ部とを有する第２のモジュール部と、前記第１のモジュール部及び前記第２のモジュール部に接続されるバスと、モジュール選別回路を有する外部バスとを備える半導体集積回路の故障救済方法であって、
前記第２のモジュール部が良品と判定され、前記第１のモジュール部が不良と判定された前記半導体集積回路装置の第１のチップを、前記モジュール選別回路に基づいて前記第１のモジュール部と前記バスの間を遮断し、前記モジュール選別回路に基づいて前記第１のモジュール部への電源の供給を遮断し、前記モジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給を遮断する工程と、
前記第１のモジュール部が良品と判定され、前記第２のモジュール部が不良と判定された前記半導体集積回路装置の第２のチップを、前記モジュール選別回路に基づいて前記第２のモジュール部と前記バスの間を遮断し、前記モジュール選別回路に基づいて前記第２のモジュール部への電源の供給を遮断し、前記モジュール選別回路に基づいて前記第２のモジュール部へのクロックの供給を遮断する工程と、
前記第１のモジュール部と前記バスの間が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部への電源の供給が遮断され、前記モジュール選別回路に基づいて前記第１のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第１のチップと、前記第２のモジュール部と前記バスの間が遮断され、前記第２のモジュール部への電源の供給が遮断され、前記第２のモジュール部へのクロックの供給が遮断された前記半導体集積回路装置の第２のチップとを前記外部バスで接続し、封止する工程と、
を具備することを特徴とする半導体集積回路の故障救済方法。