JP2007158237A - 積層型半導体装置 - Google Patents

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Abstract

【課題】貫通電極を備えた半導体チップを積層した積層型半導体装置において、積層における接合不良により積層半導体装置の歩留まりが低いという問題がある。
【解決手段】接合不良救済手段として、信号経路を多重化した並列配置方式と、信号経路を予備の信号経路に切り換える接合不良救済回路を備える。信号数が少なくシリアルデータ伝送で超高速動作が要求される場合には並列配置方式を使用する。パラレルデータ伝送で信号数の多く場合には接合不良救済回路を使用する。このように１つの積層型半導体装置において複数の接合不良救済手段を使用することで最適な救済効率が得られる。
【選択図】 図５

Description

本発明は積層型半導体装置に係り、特に積層された半導体チップ間の接合不良を救済する接合不良救済手段を備えた積層型半導体装置に関する。
ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）に代表される半導体記憶装置の記憶容量は、近年ますます増大し、さらに高速化も要求されている。記憶容量の増大は、これまで主としてメモリセルの小型化とチップサイズの大型化によって達成されてきた。しかしメモリセルの小型化には一定の物理的限界があり、またチップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。この問題を根本的に解決する方式として、複数の半導体チップを積層した積層型半導体装置が提案されている。これらの積層型半導体装置は、半導体基板を貫通する貫通電極によって各半導体チップ間を電気的に導通させる。このように複数の半導体チップを積層することで、記憶容量の大容量化と半導体装置の小型化を図っている。
メモリセルが形成されたコアチップとメモリセルに対する周辺回路が形成されたインターフェースチップをそれぞれ積層し、チップを貫通する貫通電極によって信号の送受を行う方式が提案されている（特許文献１参照）。この方式によれば、従来１チップであった半導体記憶装置が複数のチップに分割されることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方式によれば高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。さらに、インターフェース部についてはロジックプロセスで製造することが可能である。一般的にロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能である。そのため、インターフェース部の回路を高速に動作させることが可能となり、結果的に半導体記憶装置の高速化を達成することが可能となる。
この積層型半導体装置を図１に示す。図１の積層型半導体装置は、インターフェースチップ１０２と、複数のコアチップ１０１と、インターポーザー１００とを備えている。コアチップ１０１には、ＤＲＡＭなどのメモリセルが多数形成される他、メモリセルのデータを保持するための回路やそれらの制御回路が搭載されている。つまりメモリセル周辺回路であるセンスアンプやアドレスデコーダなどの回路とそれらの動作タイミングを調整する制御回路と、インターフェースチップに対する入出力回路と、コアチップとしてのウエハー試験において良品判定に必要な回路等が形成されている。さらに、チップを貫通する貫通電極１２が形成されている。
インターフェースチップ１０２には、外部入出力回路１６と内部信号入出力回路１５が形成されている。外部入出力回路１６は外部端子１０３とのデータ転送を行う。内部信号入出力回路１５はアドレスバッファ、リフレッシュカウンタ等を備え、コアチップ１０１とのデータ転送を行う。このようにインターフェースチップ１０２は外部からの信号をコアチップへ、またコアチップからの信号を外部へ仲介する。インターポーザー１００には、基板上の金属配線３０と、コアチップとの接合部分を基板上の金属配線を介して外部端子１０３に接続する手段と、インターポーザーの裏側には外部端子１０３が形成されている。
図１においてはインターポーザー１００上には、コアチップ１０１ａ〜１０１ｃが積層されており、最上部にはインターフェースチップ１０２が積層されている。それぞれの層（チップ）は、チップ間接合部１１と貫通電極１２の接合によって接続される。外部信号は、インターポー ザー１００に形成された外部端子１０３に接続された信号経路１により信号が送受される。内部信号はインターフェースチップ１０２とコアチップ１０１内に接続された信号経路２により信号が送受される。積層されたコアチップ１０１は、各チップの貫通電極１２をチップ間接合部１１により接合することから、それぞれの信号経路を構成する貫通電極１２とチップ間接合部１１を一括して接合群と称する。チップ間接合部１１には半田ボール等が用いられる。
この積層型半導体装置において、複数の半導体チップを積層した際に、チップを貫通する貫通電極の欠陥や、各々のチップを接合する接合部の欠陥により接合不良が発生する。この接合不良が発生した場合、 例え各々の半導体チップが良品であったとしても、積層型半導体装置全体としては不良となってしまうという問題がある。この問題が発生する原因は、この接合不良が発生した場合にはこの不良を修正し、良品に復活させることができないことに起因する。
複数のチップを半田ボール等により接合した積層型半導体装置とした後で、接合されたチップを引き剥がすと融解した半田ボールはチップの貫通電極に付着する。この付着した半田ボールを完全に取り除く技術や、半田ボールが付着したチップを再度積層する技術は現状では確立されていない。そのため複数のチップを積層した積層型半導体においては、１つの接合不良のために積層型半導体装置が不良となる。積層されたすべてのチップが不良判定されることになる。このように積層型半導体装置の歩留まりが悪いという問題がある。
積層型半導体装置に関する特許文献として、さらに下記特許文献２〜６がある。特許文献２では積層される半導体チップの貫通電極の位置が異なる場合には、一部の半導体チップ間のみを接続する貫通電極を設けている。特許文献３では貫通電極の電流許容能力に応じて１つの信号に対し複数の貫通電極を設けている。特許文献４では半導体チップの欠陥マクロ部分を除去し、救済マクロを金属薄膜により除去した領域に接合している。特許文献５では積層した半導体チップ間に配線基材を挿入し、層間配線からの信号を配線基材の配線により半導体チップに供給している。特許文献６では電源用、グランド用及び信号用の貫通電極の断面積を異ならせている。
上記したこれらの特許文献においては、積層型半導体装置のさまざまの技術が記載されている。しかし複数のチップを積層した積層型半導体における１つの接合不良のために積層型半導体装置の歩留まりが悪いという本願の問題に関する記載はない。本願の問題に関する認識がなく、問題解決に対する技術的な示唆も記載されていない。
特開２００４−３２７４７４号公報 特開２００４−１５２８１１号公報 特開２００４−１５２８１２号公報 再特表ＷＯ９７／１１４９２号公報 特開２００４−０９５７９９号公報 特開２００４−１５２８１０号公報
上記したように、貫通電極を備えた半導体チップを積層した積層型半導体装置において、積層における接合不良により積層半導体装置の歩留まりが低いという問題がある。本願の目的は、上記した問題に鑑み、積層における接合不良を救済し、高歩留まりの積層半導体装置を提供することにある。
接合不良救済手段として、信号経路を多重化した並列配置方式と、信号経路を予備の信号経路に切り換える接合不良救済回路を備える。信号数が少なくシリアルデータ伝送されることで超高速動作が要求される場合には並列配置方式を使用する。さらにパラレルデータ伝送で信号数の多く場合には接合不良救済回路を使用する。このように複数の接合不良救済手段を使用することで、積層型半導体装置として最適な救済効率が得られる。
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の積層型半導体装置は、コアチップとインターフェースチップとインターポーザーとを備え、前記コアチップを貫通する貫通電極と前記貫通電極間を接合したチップ間接合部から構成された信号経路に対して救済用の予備信号経路を備えた接合不良救済手段を備えたことを特徴とする。
本発明の積層型半導体装置における前記接合不良救済手段は、前記信号経路の１本に対し前記予備信号経路を１本配置した並行配置方式であることを特徴とする。
本発明の積層型半導体装置における前記並列配置方式は、外部から入力される信号に対し適用されたことを特徴とする。
本発明の積層型半導体装置における前記並列配置方式は、外部端子と前記インターフェースチップとの間においてシリアルデータ伝送される信号に対し適用されたことを特徴とする。
本発明の積層型半導体装置における前記接合不良救済手段は、前記信号経路のｎ（ｎは１以上の整数）本に対し前記予備信号経路を１本配置し、接合不良救済回路により切り換える接合不良救済回路方式であることを特徴とする。
本発明の積層型半導体装置における前記接合不良救済回路は、前記コアチップに搭載されたことを特徴とする。
本発明の積層型半導体装置における前記接合不良救済回路は、接合欠陥個所を記憶させておくラッチ回路と、切り換えスイッチ及び制御回路とを備えたことを特徴とする。
本発明の積層型半導体装置における前記接合不良救済回路方式は、信号本数の多い前記インターフェースチップと前記コアチップとの間における信号に対し適用されたことを特徴とする。
本発明の積層型半導体装置における前記接合不良救済回路方式は、前記インターフェースチップと前記コアチップとの間において、外部とやり取りされる信号をパラレル変換された信号に対し適用されたことを特徴とする。
本発明の積層型半導体装置は、前記信号経路に対し異なる接合不良救済手段が使用されたことを特徴とする。
本発明の積層型半導体装置における前記接合不良救済手段として、外部端子との入出力回路との信号経路には並列配置方式が使用され、前記コアチップとの入出力回路との信号経路には接合不良救済回路が使用されたことを特徴とする。
本発明の積層型半導体装置においては、前記コアチップにはＤＲＡＭのメモリセルとその周辺回路が搭載され、前記インターフェースチップには外部端子との外部入出力回路と前記コアチップとの内部信号入出力回路が搭載され、前記接合不良救済手段として前記外部入出力回路との信号経路には並列配置方式が使用され、前記内部信号入出力回路との信号経路には接合不良救済回路が使用されたことを特徴とする。
本発明の積層型半導体装置は、バースト長２以上のデータ信号で入出力されるＤＤＲ型のＤＲＡＭであることを特徴とする。
本発明の積層型半導体装置は接合不良救済のために複数の接合不良救済手段を備える。接合不良救済手段として、信号経路を多重化した並列配置方式と、信号経路を予備の信号経路に切り換える接合不良救済回路を備える。信号数が少なくシリアルデータ伝送されることで超高速動作が要求される場合には並列配置方式を使用し、パラレルデータ伝送で信号数の多く場合には接合不良救済回路を使用する。このように１つの積層型半導体装置において複数の接合不良救済手段を使用することで最適な救済効率が得られる。
以下、本発明の積層型半導体装置について、図を参照して詳細に説明する。
実施例１として貫通電極の接合不良救済手段の基本構成を、図２〜４を参照して説明する。図２には接合不良救済手段として、１つの信号配線に対し１つの予備貫通電極を備え、通常貫通電極との２つを並列配置する救済方式を示す。図３には１つの信号配線に対し１つの予備貫通電極を備え、通常貫通電極と切り換える接合不良救済回路を使用する救済方式を示す。図４には複数の信号配線に対１つの予備貫通電極と備え、通常貫通電極と切り換える接合不良救済回路を使用する救済方式を示す。
接合不良救済手段としては、同一の信号接合群を並列に配置して使用する並列配置救済方式と、接合不良救済回路を使用する方式が挙げられる。並列配置救済方式とは通常の貫通電極に対し予備の貫通電極を設け、２つの貫通電極を並列配置する方式である。２つを並列配置することで一方の信号経路に接合不良が発生しても、他方の信号経路により信号が伝達される。接合不良救済回路とは接合不良により使用できなくなった貫通電極を、別に準備した予備貫通電極を使用するように切り換えるように制御する回路である。この場合には通常貫通電極の本数に対し準備する予備貫通電極をｎ：１（ｎは１以上の整数）とすることができる。通常の信号経路に接合不良が発生した場合、予備の信号経路により信号が伝達される。
またここでの接合不良は、オープン不良を考える。各コアチップ、インターフェースチップは積層される前に、テストされ個々に良品であることが確認されている。しかしこのテストは片側の電極からのテストであり、貫通電極の途中でのオープン不良は検出できない。また隣接する貫通電極とショートしている場合には検出できる。またチップ間接合部においても接合不十分によるオープン不良が多い。したがって接合不良としてはオープン不良を救済することで、積層型半導体装置の歩留まりを格段に向上させることができる。
第１の接合不良救済手段として、同一の信号接合群に対し２つを並列に配置して使用する並列配置救済方式を図２に示す。貫通電極とチップ間接合部を使用して送受信する内部信号は、予備貫通電極５１と通常使用貫通電極５０の両方の信号接合群にそれぞれ接続されている。この方式においては、複雑な制御回路もなく、単純に欠陥を救済する事ができる。しかし１本の信号用接合群に対して、１本の救済用の信号用接合群が必要である。すべての信号用接合群に本救済方式を利用することは、２倍の信号用接合群が必要となり、チップ面積効率上望ましくない。
第２の接合不良救済手段として、１つの信号接合群に対し１つの予備信号接合群を設け、切り換える接合不良救済回路を使用する方式がある。接合不良救済回路としては、接合不良個所を迂回させるための制御回路及び切り換えスイッチが必要となる。図３に本方式の回路例を示す。本回路例において貫通電極を使用して送受信する内部信号は、接合不良救済回路１３に入力される。接合不良救済回路１３は切り換えスイッチ６１と置換制御回路６２で構成されている。置換情報によって置換制御信号が予備貫通電極５１を使用状態とするか、通常使用貫通電極５０を使用状態とするかを切り換えスイッチ６１にて切り換える。置換情報は初期設定として通常使用電極５０側の信号接合群を選択し、通常使用電極５０側が接合不良の場合には予備使用電極５１側の信号接合群に切り換えることで救済する。
この接合不良救済回路を使用する方式では、切り換えスイッチ６１は貫通電極と直接接続されるため、積層処理などの組立時にチップ外部からの影響を受ける最初の回路素子となる。よって、それらにはＥＳＤ保護素子の挿入が必要であると考えられる。このＥＳＤ保護素子の挿入は、信号線容量の増加や、素子配置場所の確保によるチップ面積の増加などを招く。またこの接合不良救済回路を使用した接合不良救済方式は、図３に示す回路以外にもさまざまな回路や、手段により構成することができる。いずれにしても切り換えスイッチを制御するための制御回路や、接合欠陥個所を記憶させておくラッチ回路などが必要である。並列配置救済方式に比較し、貫通電極まわりにこれら制御回路を配置するスペースが必要で、制御も複雑になる。
さらに第３の接合不良救済手段として、複数の信号接合群に対し１つの予備信号接合群を設け、切り換える接合不良救済回路を使用する方式がある。第３の接合不良救済方式は、第２の接合不良救済方式を改善した方式であり、その制御回路数を減らすことでその配置スペースを少なくするものである。図４にその回路例を示す。ここでは２つの信号接合群に対し１つの予備信号接合群を設けている。そのため２つの置換制御信号ａ、ｂにより予備信号接合群との切り換えが行われる。複数の信号用接合群に対して、１本の救済用の信号用接合群を使用することで、チップ面積の増大を抑止することができる。
このように接合不良救済手段としては、同一の信号接合群を並列に配置して使用する並列配置救済方式と、接合不良救済回路を使用する方式がある。これらの接合不良救済方式を適用し、接合不良を救済できることで、積層型半導体装置の歩留まりを格段に向上させることができる。しかし、接合不良救済回路を使用する際には、容量を増加させたくないという信号線にも容量が付加される。また、制御回路の配置によりチップ面積を増大させる恐れがあるというデメリットがある。同一の信号接合群を並列に配置して使用する手段においても、同様にチップ面積を増大させる恐れがあるというデメリットがある。そのために接合不良救済方式は、信号ピンに要求される特性とメリット及びデメリットを考慮して採用する必要がある。
次に上記した接合不良救済方式を適用した積層型半導体装置を実施例として以下に説明する。
実施例２として、接合不良救済方式を適用した積層型半導体装置を図５〜図８を参照して説明する。図５は実施例２における積層型半導体装置の断面図であり、図６は図５における積層型半導体装置の信号経路を示す説明図である。図７は図５における積層型半導体装置の接合不良位置を示す断面図、図８は図７における積層型半導体装置の信号経路を示す説明図である。
図５に示すように積層型半導体記憶装置は、インターフェースチップ１０２と、複数のコアチップ １０１ａ〜１０１ｃと、インターポーザー１００とを備えている。コアチップ１０１には、ＤＲＡＭなどのメモリセルが多数形成される他、メモリセルのデータを保持するための回路やそれらの制御回路が形成されている。つまりセンスアンプやアドレスデコーダなどの回路及びそれらの動作タイミングを調整する制御回路と、コアチップのウエハー試験において良品判定に必要な回路と、接合不良救済回路１３と、並びにインターフェースチップに対する入出力回路が形成されている。さらにチップを貫通する貫通電極１２が形成されている。
インターフェースチップ１０２には、アドレスバッファ、リフレッシュ カウンタ、コアチップに対する入出力回路１５及び外部端子に対する入出力回路１６などが形成されている。インターポーザー１００には、基板上の金属配線３０と、コアチップ１０１との接合部分を基板上の金属配線３０を介して外部端子１０３に接続する手段と、インターポーザーの裏側には外部端子１０３が形成されている。
インターポーザー１００上には、コアチップ１０１ａ〜１０１ｃが積層されており、最上部にはインターフェースチップ１０２が積層されている。それぞれのチップは、チップ間接合部１１と貫通電極１２の接合によって接続されている。この接続によって積層型半導体装置には、チップ間接合部１１と貫通電極１２で形成される信号経路１〜４が作られる。信号経路１，２はインターポーザー１００に形成された外部端子１０３に接続された信号経路である。信号経路３，４はインターフェースチップ１０２とコアチップ１０１内で信号の送受を行う経路である。
本実施例では、全体の信号数が少なく特に容量を増加させたくない外部端子１０３からの信号経路には、信号経路１，２を並列に配置して使用する並列配置救済方式を使用している。信号数の多い内部信号である信号経路には、信号接合不良救済回路により切り換えられる信号経路３，４を使用している。接合不良救済回路は複数の通常使用貫通電極に対して１個の予備貫通電極を配置する救済回路である。この救済回路を採用することで大幅な面積増大を避けられるように構成している。
このように接合不良救済方式を異ならせる理由を説明する。例えばこの積層半導体装置はＤＤＲ３タイプのＤＲＡＭとする。ＤＤＲ３タイプのＤＲＡＭにおいては、外部端子１０３のデータ信号はバースト長８ビットのデータがシリアルに連続して超高速に入出力される。インターフェースチップ１０２でバースト長８ビットのデータはシリアルパラレル変換され、コアチップ１０１にはバースト長の８ビットはそれぞれ並列に入出力処理される。このために簡単に言えば内部信号は外部信号の１／８の周波数で動作すればよい。このＤＲＡＭにおいては、外部端子とは６４ビットのデータ幅でバースト長８ビットとしてシリアルデータ伝送されることで超高速動作が要求される。一方内部信号はバースト長８ビットが展開され、パラレル処理される。そのために信号数は６４ｘ８＝５１２と多くなるが、超高速処理は要求されないことになる。
このようにＤＲＡＭのデータ信号に関しては、外部端子との信号はシリアルデータ伝送で超高速動作となるが、その信号数が少ない。コアチップとの信号はパラレルデータ伝送で信号数は多いが、その処理速度として超高速は要求されないことになる。そのために信号経路１，２と、信号経路３，４に対する伝送速度要求は異なることになる。したがって信号経路１，２と、信号経路３，４に対する最適な接合不良救済方式は異なることになる。それぞれの信号数、処理速度に応じて異なる接合不良救済方式を採用することで最適化し、少ない面積増加で、最適な救済効率が得られることになる。上記説明はＤＲＡＭを用いて説明したが、他の半導体装置にも適用できるものである。
次に本実施例の信号の流れについて説明する。図６においてインターフェースチップ１０２上には、外部入出力回路１６と内部信号入出力回路１５が設けられている。外部入出力回路１６から出力される外部出力信号ａは、信号経路１と信号経路２の２つの経路を使ってインターポーザー１００に形成された外部端子１０３から外部に出力される。一方、内部信号入出力回路１５から出力される内部信号ｂは、それぞれのコアチップに形成された接合不良救済回路１３により選択された信号経路３を使用してコアチップ１０１ａ、１０１ｂ、１０１ｃに供給される。接合不良救済回路１３は通常状態においては、通常信号経路３に初期設定されている。そのため信号経路４は使用されない。
次に、図７に示すように、信号経路の途中の位置に接合不良２２と２３があるとする。接合不良２２は、信号経路２においてコアチップ１０１ｂの貫通電極内にある。コアチップ単体のテストは表面側（ここでは接合不良救済回路１３が形成された側）から実施されることからこの不良は検出されないため良品と判定される。良品判定されることで、積層工程に送られ、積層されたものである。一方接合不良２３は、積層工程においてコアチップ１０１ａと１０１ｂとのチップ間接合部１１での接合不良である。
この接合不良２２，２３が発生した場合の動作を、図８を用いて説明する。図８において、インターフェースチップ１０２上に形成された外部入出力回路１６から出力される外部出力信号ａは、コアチップ１０１ｂの接合不良２２によって信号経路２が使用できなくなる。しかし並列配置されたもう一方の信号経路１を使ってインターポーザー１００基板に形成された外部端子１０３から外部に出力される。インターフェースチップ１０２上に形成された内部信号入出力回路１５から出力される内部信号ｂは、コアチップ１０１ａ、１０１ｂ間の接合不良２３によって信号経路３が使用できなくなる。しかし、接合不良救済回路１３によって信号経路４に切り換えられ、インターフェースチップ１０２とコアチップ間のデータ転送が行われる。このように接合不良２２，２３はともに救済されることで積層型半導体装置は良品となる。
本実施例の接合不良救済回路では、１本の信号経路に対して切り換え可能である信号経路を１本設定している。しかしこれらは特に限定される必要はない。例えば２本の信号経路に対して切り換え可能である信号経路を１本とするとしてもよい。さらにそれ以上の本数の信号経路に対して切り換え可能である信号経路を１本とすることもできる。このように接合不良救済方式を実施することで、接合不良が発生しても、救済用の信号経路により救済できることで、積層型半導体装置の歩留まりは格段に向上する。
ここで、再びＤＤＲ３タイプＤＲＡＭの積層型半導体装置により、その信号接続群数と歩留まりを考える。外部入出力信号としては、アドレス及びコマンド信号が３０本、データ入出力信号が６４本とした場合は９４本となる。内部信号としては、アドレス及びコマンド信号が３０本、データ入出力信号がパラレル処理されることから６４ｘ８＝５１２本となり、計５４２本となる。電源、グランド、その他の信号等を考慮した場合には１層あたりの貫通電極数は９００個とする。これらのコアチップを８枚積層すると、全接合箇所を約７２００箇所となる。
ここでは説明を簡単にするために全接合箇所を約７２００箇所のうち外部入出力信号関係の接合点７５２（９４ｘ８）のみの歩留まりを比較計算する。ここでの歩留まりは、接合不良がランダムに発生し、その接合不良発生確率を０．１％とする。接合不良救済手段がない場合では積層型半導体装置の組立歩留まりが約４０％となる。ここで外部入出力信号のみに接合不良救済手段がある場合では、積層型半導体装置の組立歩留まりが９５％の歩留まりを確保することができる。このように外部入出力信号のみに接合不良救済手段を設けるだけでも、大幅に歩留まりが向上する。
この組立歩留まりは、全７２００個の接合において、外部入出力信号の接合７５２（９４ｘ８）個に不良が発生する確率を算出した結果である。具体的には、１から７２００の数字のうち、乱数を１０万回発生させ、発生させた乱数が１から７５２にあたる確率を使用している。したがってこの歩留まりは外部入出力信号系のみの歩留まりである。外部入出力信号において、データ入出力信号を６４本ではなく１６本とした場合には、外部入出力信号の接合不良救済手段がない場合では、同様の計算で組立歩留まりが約６５％となる。本発明による外部入出力信号の接合不良救済手段がある場合では通常組立歩留まりに近い９５％の歩留まりを確保することができる。
また内部信号入出力回路からの信号経路に関しては、接合不良救済回路を使用する方式を適用する。この場合には、ｎ（１以上の整数）本の信号経路に対して切り換え可能である予備の信号経路を１本設定することができる。このｎは、接合不良発生確率により任意に決定する。接合不良発生確率が高い場合にはｎは小さな数とし、接合不良発生確率が低い場合にはｎは大きな数を選択する。接合不良救済回路数を最適化することで、スイッチトランジスタやＥＳＤ保護素子、制御回路の面積を削減できる。このようにｎを適切に選択することで、接合不良救済回路数を少なくし、最適な救済効率が得られるようにする。
本実施例の積層型半導体装置では、接合不良救済手段として異なる接合不良救済方式を使用する。全体の信号数が少なく、シリアルデータ伝送で超高速動作が要求されることから容量を増加させたくない外部端子との信号経路１，２には、並列に配置して使用する並列配置救済手段を使用している。パラレルデータ伝送で信号数の多い内部信号である信号経路３，４には接合不良救済回路を使用している。この接合不良救済回路は複数の通常使用貫通電極に対して１個の予備貫通電極を配置する救済回路が使用される。この接合不良救済回路を採用することで大幅な面積増大を避けられるように構成している。このように同一の積層型半導体装置に２種類以上の接合不良救済手段を使用することで、各信号に要求される処理速度を満足させ、面積増大を抑え、最適な救済効率が得られる積層型半導体装置が得られる。
実施例３として、接合不良救済手段を適用した積層型半導体装置を図９、図１０を参照して説明する。図９は本実施例における積層型半導体装置の断面図であり、図１０は図９における積層型半導体装置の信号経路を示す説明図である。
図９に示すとおり本実施例においては、実施例１と比較してインターフェースチップ、コアチップ、インターポーザーを積層した場合の積層構造が異なる。実施例２では、インターフェースチップ１０２上に、インターポーザー１００が積層され、その上にコアチップ１０１ａ、１０１ｂ、１０１ｃが積層されている。それぞれのチップは、チップ間接合部１１と貫通電極１２の接合によって接続されている。この接続によって、前述の積層された半導体装置には、チップ間接合部と貫通電極で形成される信号経路１〜５が作られる。ここで、信号経路１〜５はインターフェースチップ１０２とコアチップ１０１内で信号の送受を行う経路である。インターポーザー１００はインターフェースチップ１０２とコアチップ１０１間の信号配置変換のための基板として機能する。
図１０の信号の流れ図も参照しながら説明する。インターフェースチップ上に形成された内部信号生成回路１４から出力される内部信号ｄは、信号経路１と信号経路２の２つの経路を使ってコアチップに供給されている。即ち内部信号ｄに対する接合不良救済手段として並列配置方式が使用されている。したがって信号経路１の１０１ｃのチップ間接合部１１において接合不良２４が発生した場合、信号経路１は遮断されてしまうが、しかしもう一方の信号経路２によりコアチップへの信号が伝達される。
さらにインターフェースチップ１０２上に形成された内部信号入出力回路１５から出力される内部信号ｂには接合不良救済回路１３が設けられている。内部信号ｂは信号経路３を使用してコアチップに供給されている。しかし信号経路３の１０１ｂの貫通電極内において接合不良２５が発生した場合、接合不良２５により信号経路３は遮断される。しかし接合不良救済回路１３によって信号経路４に切り換えられることで救済される。信号経路５においては、特に接合不良救済手段は設置されていないが、テストモード信号等直接動作不良につながらない信号系は本数が少なく、チップ内面積を使用する接合救済手段を設置しなくても、接合不良が発生する確率は低いと考えられ、良品率低下への影響は少ないと考えられる。
ここで、内部信号ｄ、ｂの用途に関して説明する。内部信号ｄは外部端子１０３からのデータ信号、アドレス信号、コマンド信号、動作タイミングを制御する制御信号など合計で１００本以下程度の信号を指す。一方、内部信号ｂはコアチップ間のデータを送受する信号である。半導体装置の構成にもよるが、内部で数値計算等を行う多い場合には２０００本の信号数となる。このような用途において接合不良救済方式を考えた場合、前者の場合は本数が少ないため接合不良救済回路を使用した救済方式を適用するよりも、同一の信号接合群を並列に配置して救済する方式を採用する方が望ましい。後者の場合は、複数の信号群が、ある単位のもとでデータ送受のために同時に動作する。よって、複数の信号接合群ごとに１本の救済接合群を備えるという接合不良救済回路を使用した救済方式を採用した方がチップ面積削減の上でも効率的である。
本実施例の積層型半導体装置では、接合不良救済手段として異なる接合不良救済方式を使用する。全体の信号数が少なく、シリアルデータ伝送で超高速動作が要求されることから容量を増加させたくない外部端子との信号経路１，２には、並列に配置して使用する並列配置救済手段を使用している。パラレルデータ伝送で信号数の多い内部信号である信号経路３，４には接合不良救済回路を使用している。この接合不良救済回路は複数の通常使用貫通電極に対して１個の予備貫通電極を配置する救済回路が使用される。この接合不良救済回路を採用することで大幅な面積増大を避けられるように構成している。また信号経路５には接合不良救済方式を使用しない。このように同一の積層型半導体装置に２種類以上の接合不良救済手段を使用することで、各信号に要求される処理速度を満足させ、面積増大を抑え、最適な救済効率が得られる積層型半導体装置が得られる。
以上本願発明を実施の形態及び実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記実施例には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
積層型半導体装置の断面図である。 接合不良救済手段として、２つの貫通電極を並列配置する救済方式を示す説明図である。 接合不良救済手段として、１つの通常使用貫通電極に対し１つの予備貫通電極を備え、接合不良救済回路で切り換える救済方式を示す説明図である。 接合不良救済手段として、２つの通常使用貫通電極に対し１つの予備貫通電極を備え、接合不良救済回路で切り換える救済方式を示す説明図である。 実施例２における積層型半導体装置の断面図である。 図５における積層型半導体装置の信号経路を示す説明図である。 図５における積層型半導体装置の接合不良位置を示す断面図である。 図６における信号経路を示す説明図である。 実施例３における積層型半導体装置の断面図である。 図９における積層型半導体装置の信号経路を示す説明図である。
符号の説明
１、２、３、４、５ 信号経路
１１ チップ間接合部
１２ 貫通電極
１３ 接合不良救済回路
１４ 内部信号生成回路
１５ 内部信号入出力回路
１６ 外部入出力回路
２２、２３、２４、２５ 接合不良
３０ インターポーザー上金属配線
５０ 通常使用貫通電極
５１ 予備貫通電極
６１ 切り換えスイッチ
６２ 置換制御回路
１００ インターポーザー
１０１ａ、１０１ｂ、１０１ｃ コアチップ
１０２ インターフェースチップ
１０３ 外部端子
ａ 外部出力信号
ｂ、ｃ、ｄ 内部信号

Claims (13)

  1. コアチップとインターフェースチップとインターポーザーとを備えた積層型半導体装置において、前記コアチップを貫通する貫通電極と前記貫通電極間を接合したチップ間接合部から構成された信号経路に対して救済用の予備信号経路を備えた接合不良救済手段を備えたことを特徴とする積層型半導体装置。
  2. 前記接合不良救済手段は、前記信号経路の１本に対し前記予備信号経路を１本配置した並行配置方式であることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記並列配置方式は、外部から入力される信号に対し適用されたことを特徴とする請求項２に記載の積層型半導体装置。
  4. 前記並列配置方式は、外部端子と前記インターフェースチップとの間においてシリアルデータ伝送される信号に対し適用されたことを特徴とする請求項２に記載の積層型半導体装置。
  5. 前記接合不良救済手段は、前記信号経路のｎ（ｎは１以上の整数）本に対し前記予備信号経路を１本配置し、接合不良救済回路により切り換える接合不良救済回路方式であることを特徴とする請求項１に記載の積層型半導体装置。
  6. 前記接合不良救済回路は、前記コアチップに搭載されたことを特徴とする請求項５に記載の積層型半導体装置。
  7. 前記接合不良救済回路は、接合欠陥個所を記憶させておくラッチ回路と、切り換えスイッチ及び制御回路とを備えたことを特徴とする請求項６に記載の積層型半導体装置。
  8. 前記接合不良救済回路方式は、信号本数の多い前記インターフェースチップと前記コアチップとの間における信号に対し適用されたことを特徴とする請求項７に記載の積層型半導体装置。
  9. 前記接合不良救済回路方式は、前記インターフェースチップと前記コアチップとの間において、外部とやり取りされる信号をパラレル変換された信号に対し適用されたことを特徴とする請求項７に記載の積層型半導体装置。
  10. 前記積層型半導体装置において、前記信号経路に対し異なる接合不良救済手段が使用されたことを特徴とする請求項１に記載の積層型半導体装置。
  11. 前記接合不良救済手段として、外部端子との入出力回路との信号経路には並列配置方式が使用され、前記コアチップとの入出力回路との信号経路には接合不良救済回路が使用されたことを特徴とする請求項１０に記載の積層型半導体装置。
  12. 前記コアチップにはＤＲＡＭのメモリセルとその周辺回路が搭載され、前記インターフェースチップには外部端子との外部入出力回路と前記コアチップとの内部信号入出力回路が搭載され、前記接合不良救済手段として前記外部入出力回路との信号経路には並列配置方式が使用され、前記内部信号入出力回路との信号経路には接合不良救済回路が使用されたことを特徴とする請求項１０に記載の積層型半導体装置。
  13. 前記積層型半導体装置はバースト長２以上のデータ信号で入出力されるＤＤＲ型のＤＲＡＭであることを特徴とする請求項１２に記載の積層型半導体装置。
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