JP2005302809A

JP2005302809A - 半導体装置

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Publication number: JP2005302809A
Application number: JP2004112910A
Authority: JP
Inventors: Kazue Kanda; 和重神田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-04-07
Filing date: 2004-04-07
Publication date: 2005-10-27
Also published as: US20050229050A1

Abstract

【課題】
多数のチップを一括してプローブ接続した場合でも、リーク電流の増大を抑制して、同時にテストすることができるチップの数を増やすことを可能とする。
【解決手段】
半導体チップ２にダイソートテストを実行する場合には、通常の電源電圧パッドとは別個に設けられた電源電圧パッド５にテスタが接続される。回路部２Ａにリーク電流が発生した場合、これを電圧検知回路２５により検知し、リーク電流が所定値以上であることが検知されると、スイッチ制御回路２６により、スイッチ２３がオフとされる。
【選択図】図３

Description

本発明は、半導体ウエハ上に半導体チップ（以下、単に「チップ」と称する）として多数形成される半導体装置に関する。

半導体の製造工程においては、半導体チップをパッケージングする前のベアチップの状態で各種特性や機能等のテストを行なうダイソートテスト（以下ＤＳテストという）が一般的に行なわれている。このＤＳテストは、ダイシング後のみならず、ダイシング前の半導体ウエハの状態で検査が行なわれることが多い。すなわち、図１２のフローチャートに示すように、この半導体ウエハの状態でＤＳテストを実行する（Ｓ１）。ＤＳテストの結果不良欠陥が発見されたがその救済が可能と判定されるチップにはヒューズブロー等によりリダンダンシー置き換えを施し、また、測定された電気的特性に基づき、内部で発生する各種電圧のトリミングを行う（Ｓ２）。その後、良品と判定されたチップ及び不良救済が施されたチップがダイシングの後アセンブリされる（Ｓ３）。そして、アセンブリされた製品の最終評価（Ｓ４）が終了すると、最終製品として出荷できる状態となる。

ＤＳテストは、図１３のフローチャートに示すように、ＤＣテスト（Ｓ１１）と、ファンクションテスト（Ｓ１２）と、マージンテスト（Ｓ１３）の３つに大別される。ＤＣテスト（Ｓ１１）は、チップの最も基本的な部分の測定であり、各ピンとテスタのプローブとのコンタクトが取れているか（コンタクトチェック）、各種電流（例えば、フラッシュメモリにおけるスタンバイ電流）は適正値か否か、電源電圧ピン、入出力信号ピン、制御信号ピンからのリーク電流（ピンリーク電流）は無いか、内部で生成される電圧が所望の値になっているか、等をテストするものである。

ファンクションテスト（Ｓ１２）は、ＤＣテストで問題が発見されなかった場合に実行され、チップが所望の機能を果たし得るか否かをテストするものである。例えばチップがフラッシュメモリである場合には、基本動作であるデバイスＩＤ読み出し、読み出し、書き込み、消去、全”０”書き込み等ができるか否かがテストされる。マージンテスト（Ｓ１３）は、メモリセルの出来具合をテストするものであり、例えばフラッシュメモリの場合、チェッカーパターン（Ｃ）又はチェッカーバーパターン（／Ｃ）書き込み、読み出し及び消去等により、セル間の干渉の有無をチェックするものである。

また、この半導体ウエハの状態でのＤＳテストでは、テストの効率化のため、ウエハ上に形成された複数個のチップを一括してプロービングすることが行なわれている（例えば特許文献１参照）。すなわち、図１４に示すように、半導体ウエハ１上に多数形成されたチップ２を一括してプローブし、テスタからの電源電圧を同時に供給することが行なわれている。

特開２００２−３３３６０号公報（段落［０００２］〜［０００７］欄等）

このＤＳテストを行なう場合、テスト効率の向上のためには、前述のように、できるだけ多くのチップを同時にテスタに並列的に接続し、できるだけ多くのチップのテストを１度に終わらせることが望ましい。

しかし、ＤＳテストのＤＣテスト（図１３のＳ１１）の場合、図１５に示すように、一括してプローブ接続された多数のチップのうちの１つ以上が不良チップ（図１５の符号２Ｆ）であり、その不良チップ２Ｆにリーク電流が流れることが起こり得る。このリーク電流は、この不良チップ２Ｆが接続されたプローブ配線４の寄生抵抗に電圧降下を生じさせる。不良チップ２Ｆの数が多くなると、プローブ配線４にはトータルで非常に大きな電流が流れることになり、この電流による電圧降下により、例えばプローブ配線４の末端に接続されたチップ２には十分な電圧が供給されず、正確なＤＣテストが行なえなくなる虞がある。これを避けるため、テスタもそのような大電流を供給可能なものとすることもできるが、テスタが高価なものとなり、テストコストの増大を招く。このため、一括してプローブ接続することのできるチップの数は限定されてしまい、テスト効率の向上の支障となっている。

本発明は、上記の問題に鑑みてなされたものであり、ＤＳテストのＤＣテストを実行する場合に、多数のチップを一括してプローブ接続した場合でも、リーク電流の増大を抑制して、同時にテストすることができるチップの数を増やすことを可能とした半導体装置を提供することを目的とする。

上記目的達成のため、この発明に係る半導体装置は、第１の電源電圧を印加するための第１電源電圧パッドと、テストを実行するための第２の電源電圧を印加するための第２電源電圧パッドと、前記第２電源電圧パッドへの前記第２の電源電圧の印加により生ずる電流を検知する電流検知手段と、前記電流検知手段の検知出力に基づき前記第２電源電圧パッドへの前記第２の電源電圧の供給を遮断又は抑制する制御手段とを備えたことを特徴とする。

本発明によれば、電流検知手段により所定の電流値が検知されると、制御手段により第２電源電圧パッドからの電源電圧の供給が遮断又は抑制される。このため、多数のチップを一括してプローブ接続した場合でも、その一部のチップでリーク電流が発生した場合には、そのリーク電流が発生したチップへの電源電圧の供給が遮断又は抑制される。従って、ダイソートテストのＤＣテスト時において、多数のチップを一括してプローブ接続することができ、テストコストの低減を図ることができる。

次に、本発明の第一の実施の形態を、図面を参照して詳細に説明する。なお、従来技術の構成要素と同一の構成要素については図面中で同一の符号を付し、その詳細な説明は以下では省略する。
本発明の実施の形態に係る半導体チップ２は、図１に示すように、通常の電源電圧パッド３とは別に、ＤＳテスト時にテスタが接続されるＤＳテスト用電源電圧パッド５を備えている。このＤＳテスト用電源電圧パッド５は、スイッチング回路６を介して回路群２Ａに電源電圧を供給する。なお、この実施の形態では、半導体チップ２は、ＮＡＮＤ型フラッシュメモリであるとして説明する。
スイッチング回路６は、ＤＳテスト開始時にＤＳテスト用電源電圧パッド５を電気的に回路群２Ａに接続させると共に、後述する所定の場合には、ＤＳテスト用電源電圧パッド５を回路群２Ａから遮断する機能を有する。

回路部２Ａには、ＮＡＮＤ型フラッシュメモリを構成する各種の回路１１−１８が含まれている。セルアレイ１１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ（ワード線駆動回路を含む）１２は、セルアレイ１１のワード線及び選択ゲート線を駆動する。センスアンプ回路１３は、１ページ分のセンスアンプとデータ保持回路を備えて、セルアレイ１のページ単位のデータ書き込み及び読み出しを行うページバッファを構成する。

センスアンプ回路１３の１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）１４により選択されて、Ｉ／Ｏバッファ１５を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ１４により選択されてセンスアンプ回路１３にロードされる。センスアンプ回路１３には１ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。アドレス信号はＩ／Ｏバッファ１５を介して入力され、アドレス保持回路１６を介してロウデコーダ１２及びカラムデコーダ１３に転送される。

コントローラ１７は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を出力する。更にこれらの内部タイミング信号に基づいて、コントローラ１７は、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。高電圧発生回路１８は、コントローラ１７により制御されて、データ書き込みや消去に用いられる種々の高電圧Ｖｐｐを発生する。このＮＡＮＤ型フラッシュメモリがテストされるときには、テスタから電源電圧パッド３及び５、並びに各種入出力信号パッド及び制御信号パッドを介して電源電圧及び各種信号が供給されてテストが行なわれる。

図２は、セルアレイ１１の詳細な構成を示している。セルアレイ１１は、複数個（図の例では３２個）の浮遊ゲート型メモリセルＭＣ０−ＭＣ３１を持つＮＡＮＤセルユニットＮＵを配列して構成される。ＮＡＮＤセルユニットＮＵは、複数のメモリセルＭＣ０−ＭＣ３１が直列接続されたセルストリングと、その一端とビット線ＢＬとの間に配置された選択ゲートトランジスタＳＧ１と、他端とソース線ＣＥＬＳＲＣとの間に配置された選択ゲートトランジスタＳＧ２を備えて構成される。

各メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートは、ワード線ＷＬ０−ＷＬ３１と並行する選択ゲート線ＳＧＤ、ＳＧＳに接続される。一本のワード線に沿った複数のメモリセルの集合が１ページとなる。ワード線方向に並ぶ複数のＮＡＮＤセルユニットＮＵの集合が１ブロックとなる。図２のセルアレイ１１は、ビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｉを有する。

セルアレイ１１の各ページは、通常のデータ記憶を行うノーマルデータ領域１１ａと冗長領域１１ｂに分けられている。例えば、ノーマルデータ領域１１ａは５１２Ｂｙｔｅである。冗長領域１１ｂは例えば１６Ｂｙｔｅであり、ノーマルデータ領域１１ａのデータのエラービット訂正を行うためのＥＣＣデータ、論理アドレス、ブロックの良否を示すフラグ等を記憶する領域を有する。

次に、スイッチング回路６の具体的な構成例を、図３を用いて説明する。スイッチング回路６は、図３に示すように、図２のコントローラ１７より、２種類のスイッチング信号ＴＥＳＴ１とＴＥＳＴ２の入力を受ける。スイッチング信号ＴＥＳＴ１は、ＤＳテストの開始を指示する信号であり、また、スイッチング信号ＴＥＳＴ２は、ＤＳテスト中のＤＣテストの開始を指示する信号である。これらは外部制御信号の入力に基づいてコントローラ１７で生成された信号である。

スイッチング回路６は、図３に示すように、抵抗２１、スイッチ２２及びスイッチ２３を備えている。抵抗２１とスイッチ２３とは、ＤＳテスト用電源電圧パッド５と回路群２Ａとの間に直列に接続されていて、スイッチ２３は、ＤＳテストが開始されるときにオンとされ、後述するように、所定の値以上の電流が抵抗２１を流れていることが検知された場合にオフとされる。
また、スイッチ２２はこの抵抗２１と並列に接続されていて、ＤＳテストのＤＣテスト以外のテスト（ファンクションテスト及びマージンテスト）を実行する場合にオンとされる。これにより、ファンクションテスト及びマージンテストの実行時に、抵抗２１を短絡する役割を有する。スイッチ２２のオン、オフの切り替えは、前述のスイッチング信号ＴＥＳＴ２のインバータ２４による反転信号により行なわれる。

また、スイッチング回路６は、電圧検知回路２５と、スイッチ制御回路２６とを備えている。電圧検知回路２５は、抵抗２１の下流のノードＮ１の電圧Ｖｄｔｃｔを検知して、Ｖｄｔｃｔが基準値ＶＲＥＦ以下となった場合に、抵抗２１を流れる電流の大きさが所定値以上となったと判定し、検知信号ＦＬＧを変化させるものである。電圧検知回路２５には、ＤＳテストのＤＣテストの開始／終了を指示するスイッチング信号ＴＥＳＴ２が、図示しないテスタから入力されるように構成されている。電圧検知回路２５は、スイッチング信号ＴＥＳＴ２が”Ｈ”となると、スタンバイ状態からアクティブ状態に移行して動作を開始する。

また、スイッチ制御回路２６は、スイッチ２３を制御するためのものであり、
電圧検知回路からの検知信号ＦＬＧが変化した場合に、スイッチ２３をオフに切り替える制御信号ＳＷを出力するものである。
また、スイッチ制御回路２６は、コントローラ１７から、ＤＳテストの開始を指示するスイッチング信号ＴＥＳＴ１とスイッチング信号ＴＥＳＴ２の入力を受けるようにされている。このスイッチング信号ＴＥＳＴ１が”Ｌ”から”Ｈ”になると、スイッチ制御回路２６は、スイッチ２３をオフからオンに切り替え、ＤＳテスト用電源電圧パッド５によるＤＳテストを開始することができる状態にする。

なお、スイッチ２２及び２３は、図４に示すように、ＭＯＳトランジスタにより構成することができる。同図（ａ）のように、単一のＮＭＯＳトランジスタで構成することもできるが、同図（ｂ）のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続した構成とすることもできる。また、同図（ｃ）に示すように、単一のＰＭＯＳトランジスタで構成するとともに、入力信号をインバータで反転させれば、同図（ａ）のスイッチと同一の動作を行わせることができる。

電圧検知回路２５の具体的な構成例を図５に示す。電圧検知回路２５は、比較器として機能するオペアンプ３１と、抵抗分割を構成する抵抗３２及び抵抗３３と、回路全体の動作／非動作を切り替えるスイッチ３４〜３６から構成することができる。オペアンプ３１は、検知された電圧を、周知のバンドギャップ基準電圧発生回路（図示せず）等で発生された基準電圧ＶＲＥＦと比較する比較器として機能するものである。

抵抗３２と３３はノードＮ２において直列接続され、抵抗３２の他方の端子は、前述のノードＮ１に接続され、一方、抵抗３３の他方の端子は、スイッチ３４を介して接地されている。スイッチ３４がオンとされることにより、ノードＮ２には、Ｒ２・Ｖｄｔｃｔ／（Ｒ１＋Ｒ２）の電圧が発生する。オペアンプ３１は、これをオペアンプ３１の一方の入力端子に入力させ、基準電圧ＶＲＥＦと比較する。

スイッチ制御回路２６は、例えば図６に示すように、インバータ４１、ＮＡＮＤ回路４２、ＳＲ−フリップフロップ回路（ＳＲ−ＦＦ回路）４３、及びＡＮＤ回路４４から構成することができる。
ＮＡＮＤ回路４２は、インバータ４１による検知信号ＦＬＧの反転信号と、スイッチング信号ＴＥＳＴ２との否定論理積を出力する。ＳＲ−ＦＦ回路４３は、このＮＡＮＤ回路４２の出力信号をＳｎ端子に入力させ、パワーオン時に又はＴＥＳＴ２信号の立ち上がりと同期して出力されるリセット信号ＲＳＴｎをＲｎ端子に入力するように構成されている。
ＳＲ−ＦＦ回路４３は、Ｒｎ端子より、リセット信号ＲＳＴｎが入力されるとＱｎ端子からの出力を”Ｈ”信号にリセットし、Ｓｎ端子から”Ｌ”信号が入力されると、Ｑｎ端子からの出力を”Ｌ”信号にセットする機能を有するラッチ回路である。また、ＡＮＤ回路４４は、ＳＲ−ＦＦ回路４３のＱｎ端子の出力と、スイッチング信号ＴＥＳＴ１の論理積を出力する。

次に、このスイッチング回路６のＤＳテスト時における動作を、図７のフローチャートを用いて説明する。
ＤＳテストが開始されると、スイッチング信号ＴＥＳＴ１は”Ｈ”となり、これによりスイッチ制御回路２６は、スイッチ２３をオンにする動作を実行する。スイッチング信号ＴＥＳＴ２は、ＤＳテスト中のＤＣテストの開始前は”Ｌ”であり、これによりスイッチ２２がオンに保持されている。このため抵抗２１は短絡される。

ＤＣテストを開始するため、スイッチング信号ＴＥＳＴ２が”Ｈ”となると、スイッチ２２がオフとされ、これにより、ＤＳテスト用電源電圧パッド５からの電源電圧は、抵抗２１により電圧降下を受ける。この電圧降下の大きさは、スイッチング信号ＴＥＳＴ２が”Ｈ”となったことによりアクティブとされた電圧検知回路２５により、ノードＮ１の電圧Ｖｄｔｃｔとして検知される。

回路群２Ａ中の回路１−ｎのいずれかに不良欠陥が存在するためにリーク電流が発生した場合、抵抗２１を流れるトータルの電流も大きくなる。この結果、ノードＮ１の電圧が検知電圧Ｖdtct（＝ＶＲＥＦ・（Ｒ１＋Ｒ２）／Ｒ２）以下であると判定した場合、電圧検知回路２５は、検知信号ＦＬＧを”Ｌ”として出力する。これにより、スイッチ制御回路２６のＳＲ−ＦＦ回路４３には信号”Ｈ”がラッチされ、制御信号ＳＷは”Ｌ”となり、これにより、スイッチ２３がオフに切り替えられる。これにより、リーク電流が検出された半導体チップ２への電源電圧の供給は停止される。ＤＣテストが終了し、スイッチング信号ＴＥＳＴ２が”Ｌ”になっても、ＳＲ−ＦＦ回路４３のラッチデータＱｎは”Ｈ”に保持され、スイッチ２３はオフにされたままとなる。従って、その後のファンクションテスト、マージンテストにおいても、リーク電流が検出された不良チップへの電源電圧の供給は停止され続けるので、良品チップのテスト結果が、不良チップにより影響を受けることが防止される。
なお、図７に示すように、スイッチング信号ＴＥＳＴ１は、ＤＳテスト実行中は常に”Ｈ”であるので、ＤＳテスト用電源電圧パッド５に印加されるテスタからの電源電圧をそのままスイッチングＴＥＳＴ１として使用することもできる。

次に、本発明の第２の実施の形態を、図８に基づいて説明する。この実施の形態では、電圧検知回路２５として、ＤＳテスト用電源電圧パッド５の電圧を検知する電圧検知回路２５Ａと、ノードＮ１の電圧を検知する電圧検知回路２５Ｂの２つを設け、この２つの検知結果の差を演算回路２７で演算することにより、抵抗２１を流れる電流の大きさを検知している。この構成によれば、ＤＳテスト用電源電圧パッド５から供給されるテスタの電源電圧の変動があっても、その変動に関係なく正確な電流の検知が可能となる。

次に、本発明の第三の実施の形態を、図９に基づいて説明する。この実施の形態では、図９に示すように、回路群２Ａ内の各回路１−４への分岐配線ごとにスイッチ２３´が設けられる点で、第１の実施の形態と異なっている。このとき、スイッチ２３´は、通常動作において消費電流が小さい回路２〜４のみに設け、通常動作時においても消費電流の大きい回路１には設けないようにすることができる。通常動作時においても消費電流の大きい回路１等にスイッチ２３´を設けると、必要な消費電流の供給が出来なくなる可能性があるからである。この実施の形態では、回路１に不良欠陥があった場合にリーク電流を防止することができなくなるが、回路１の回路群２Ａ内に占める割合が小さければ、上記の実施の形態とほぼ同様の効果を奏することができる。

次に、本発明の第四の実施の形態を、図１０に基づいて説明する。この実施の形態は、図１０に示すように、スイッチ２３の代わりに、電源電圧Ｖｃｃを所定の電圧ＶＤＤに降下させる降圧回路２８を設け、リーク電流が所定値以上となった場合に、回路群２Ａに与えられる電圧ＶＤＤを更に低下させるようにしたものである。

この降圧回路２８は、例えば図１１に示すように、比較器としてのオペアンプ５０と、スイッチ５１及びスイッチ５２と、ＰＭＯＳトランジスタ５３と、ＮＭＯＳトランジスタ５４と、インバータ５５と、Ｄ型ＮＭＯＳトランジスタ５６及び５７と、抵抗５８及び５９とスイッチ６０とで構成することができる。オペアンプ５０は、抵抗５８と５９の接続ノードＮ４の電圧と、基準電圧ＶＲＥＦ´を入力端子に入力し、両者を比較するようにされている。オペアンプ５０の動作／非動作は、スイッチ５１及び５２により切り替えられる。また、オペアンプ５０の出力端子は、ＰＭＯＳトランジスタ５３のゲートに接続される。このＰＭＯＳトランジスタ５３は、ＮＭＯＳトランジスタ５４と直列接続されている。

ＮＭＯＳトランジスタ５４は、スイッチ制御回路２６の出力である制御信号ＳＷのインバータ５５による反転信号によりオン、オフ制御される。ＰＭＯＳトランジスタ５３のドレインはＤ型ＮＭＯＳトランジスタ５６及び５７のゲートに接続されている。このＤ型ＮＭＯＳトランジスタ５６及び５７のゲート端子はトランジスタ５７のソース端子とトランジスタ５６のソース端子が所定の電圧となるように制御される。

この図１１の回路の動作を、制御信号ＳＷがオンの場合（テスト配線のリーク電流が所定値未満である場合）と、制御信号ＳＷがオフの場合とに分けて説明する。
まず前者の場合について説明すると、抵抗５８と５９の接続ノードＮ４の電圧がオペアンプ５０の入力端子の一方にフィードバックされることにより、この接続ノードＮ４の電圧が基準電圧ＶＲＥＦに保持される。これにより、Ｄ型ＮＭＯＳトランジスタ５６及び５７のゲート電圧も一定に保持され、電圧ＶＤＤも一定値に保たれる。

一方後者の場合には、オペアンプ５０が非動作状態とされ、上述のフィードバック制御は行われない。一方、ＮＭＯＳトランジスタ５４がオンとされ、Ｄ型ＮＭＯＳトランジスタ５６のゲート電圧が接地電圧となり、これに伴ってテスト配線４の電圧ＶＤＤがオペアンプ３０の動作時と比べ更に低下する。これによるリーク電流の大きい不良チップへの電流の供給を抑制し、良品チップのテストをより正確に行なうことができる。

以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、置換等が可能である。

本発明の第１の実施の形態に係る半導体チップ２の構成を示す。図１に示す半導体チップ２としてのＮＡＮＤ型フラッシュメモリのセルアレイ１１の構成例を示す。図１に示すスイッチング回路６の構成の一例を示す。図３に示すスイッチ２１及び２３の具体的な構成例を示す。図３に示す電圧検知回路２５の具体的な構成例を示す。図３に示すスイッチ制御回路２６の具体的な構成例を示す。第１の実施の形態に係る半導体チップ２の動作を説明するタイミングチャートである。本発明の第２の実施の形態に係る半導体チップ２の構成を示す。本発明の第三の実施の形態に係る半導体チップ２の構成を示す。本発明の第四の実施の形態に係る半導体チップ２の構成を示す。図１０に示す降圧回路２８の具体的な構成例を示す。ダイソートテストを、ダイシング前の半導体ウエハの状態で実行する場合の半導体のテスト工程を示すフローチャートである。ダイソートテストの工程を示すフローチャートである。従来の半導体ウエハ１の構造を示す。従来の半導体ウエハ１の問題点を示す。

符号の説明

１・・・半導体ウエハ、２・・・チップ、３・・・電源電圧パッド、５・・・ＤＳテスト用電源電圧パッド、６・・・スイッチング回路、１１・・・セルアレイ、１２・・・ロウデコーダ、１３・・・センスアンプ、１４・・・カラムデコーダ、１５・・・Ｉ／Ｏバッファ、１６・・・アドレス保持回路、１７・・・コントローラ、１８・・・高電圧発生回路、２１・・・抵抗、２２、２３、２３´・・・スイッチ、２４・・・インバータ、２５・・・電圧検知回路、２６・・・スイッチ制御回路、２７・・・演算回路、２８・・・降圧回路、３１・・・オペアンプ、３２、３３・・・抵抗、３４〜３６・・・スイッチ、４１・・・インバータ、４２・・・ＮＡＮＤ回路、４３・・・ＳＲフリップフロップ回路、４４・・・ＡＮＤ回路、５０・・・オペアンプ、５１、５２・・・スイッチ、５３・・・ＰＭＯＳトランジスタ、５４・・・ＮＭＯＳトランジスタ、５５・・・インバータ、５６、５７・・・Ｄ型ＮＭＯＳトランジスタ、５８、５９・・・抵抗、６０・・・スイッチ。

Claims

第１の電源電圧を印加するための第１電源電圧パッドと、
テストを実行するための第２の電源電圧を印加するための第２電源電圧パッドと、
前記第２電源電圧パッドへの前記第２の電源電圧の印加により生ずる電流を検知する電流検知手段と、
前記電流検知手段の検知出力に基づき前記第２電源電圧パッドへの前記第２の電源電圧の供給を遮断又は抑制する制御手段と
を備えたことを特徴とする半導体装置。
前記第２電源電圧パッドとテストの対象とされる回路部との間に接続され前記回路部に与えられる電圧を低下させるように構成された降圧回路を備え、
前記制御手段は、前記電流検知手段の検知出力に基づきこの降圧回路を制御する請求項１記載の半導体装置。
前記降圧回路は、ソース側に電源電圧を印加されドレイン側に前記回路部が接続されたＤ型ＭＯＳトランジスタを備え、
このＤ型ＭＯＳトランジスタのゲート電圧は、通常時にはフィードバック制御により第１の電圧に維持され、前記電流検知手段で所定の電流が検知された場合には前記制御手段により第２の電圧に変化させられる
ことを特徴とする請求項２記載の半導体装置。
前記制御手段は、前記電流検知手段の検知結果を記憶するラッチ回路を備え、
前記ラッチ回路は、ダイソートテストのＤＣテストの開始と同時に出力されるリセット信号に基づいて記憶内容をリセットすることを特徴とする請求項１記載の半導体装置。
前記第２電源電圧パッドとテストの対象とされる回路部との間に接続される電気抵抗と、
該電気抵抗を短絡する短絡手段と
を備え、
前記電流検知手段は、前記第２電源電圧パッドに印加される電圧を検知する第１電圧検知回路と、前記電気抵抗の下流側の電圧を検知する第２電圧検知回路とを備え、この第１電圧検知回路及び第２電圧検知回路の検知出力の差に基づき前記電流を検知するように構成された請求項１記載の半導体装置。