JP4425301B2 - 半導体検査装置及び半導体検査方法 - Google Patents

Description

本発明は、半導体検査装置及び半導体検査方法に係り、特に、不揮発性半導体メモリのスクリーニングに関する。

従来、半導体メモリのテスト方法では、メモリアレイ中に不良メモリセルがある場合、半導体メモリ内に設けたヒューズをブローすることにより予備のメモリアレイと置換するレーザーリペア工程のプリテストのテスト結果を半導体メモリに記憶し、以降の工程であるウェハテストにおいて、前記メモリに記憶されたテスト結果を読み出し、不要なテストを省略する。そのときの半導体メモリのテスト工程として、コンタクトテスト（Ｃｏｎｔａｃｔ Ｔｅｓｔ：接触試験）、ＤＣテスト（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ Ｔｅｓｔ：直流電流試験）、ＦＣテスト（ＦｕｎＣｔｉｏｎ Ｔｅｓｔ：機能試験）の順番で行われ、半導体メモリの良否判定が行われている構成が提案されている（特許文献１参照）。
特開平０８−０２３０１６号公報

しかしながら、特許文献１のような半導体メモリのテスト工程では、必ずしも良否を正確に判定できるわけではない。

本願発明は、上記事実を考慮し、半導体メモリの良否を確実に判定することができる半導体検査装置及び半導体検査方法を得ることが目的である。

請求項１に記載の発明は、浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査装置であって、前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行手段と、前記機能試験実行手段の実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御手段と、を有し、前記機能試験実行手段は、前記電源供給制御手段による再電源供給後に、前記機能試験実行手段に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定することを特徴としている。

請求項２に記載の発明は、浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査装置であって、前記装着部と前記デバイスのパッド又は端子との電気的導通を判定する接触試験を、全ての前記パッド又は前記端子に対して行う接触試験実行手段と、前記デバイスの入出力における直流電流特性の状態を検査する直流電流試験を、全てのセルに対して行う直流電流試験実行手段と、前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行手段と、前記接触試験実行手段、前記直流電流試験実行手段、及び前記機能試験実行手段の各実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御手段と、を有し、前記機能試験実行手段は、前記電源供給制御手段による再電源供給後に、前記機能試験実行手段に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定することを特徴としている。

請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記複数の通常セルを複数組に分類し、各組に１個の前記リファレンスセルを設け、前記機能試験実行手段は、各組毎に当該セルの機能試験を行うことを特徴としている。

請求項４に記載の発明は、請求項２又は請求項３に記載の発明において、前記所定時間経過後、かつ、再電源供給前に前記接触試験実行手段を実行することを特徴としている。

請求項５に記載の発明は、浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査方法であって、前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行工程と、前記機能試験実行工程の実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御工程と、前記電源供給制御工程による再電源供給後に、前記機能試験実行工程に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定する判定工程と、を有することを特徴としている。

請求項６に記載の発明は、浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査方法であって、前記装着部と前記デバイスのパッド又は端子との電気的導通を判定する接触試験を、全ての前記パッド又は前記端子に対して行う接触試験実行工程と、前記デバイスの入出力における直流電流特性の状態を検査する直流電流試験を、全てのセルに対して行う直流電流試験実行工程と、前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行工程と、前記接触試験実行工程、前記直流電流試験実行工程、及び前記機能試験実行工程の各実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御工程と、前記電源供給制御工程による再電源供給後に、前記機能試験実行工程に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定する判定工程と、を有することを特徴としている。

以上説明したように、本願発明によれば、半導体メモリの良否を確実に判定することができるという効果が得られる。

（本願発明の第１実施形態）
図１は、本願発明の第１実施形態におけるデバイスである不揮発性半導体メモリ１００の構成図である。

デバイスである不揮発性半導体メモリ１００は、ワンタイムＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とも呼ばれ、以下、ＯＴＰ１００と称する。

ＯＴＰ１００は、紫外線消去型ＥＰＲＯＭ（ＵＶ−ＥＰＲＯＭ：Ｕｌｔｒａ Ｖｉｏｌｅｔ−Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙのことであり、以下、ＥＰＲＯＭと称する）を紫外線が透過しないプラスチックパッケージに封止（樹脂封止）したものである。また、ＯＴＰ１００は、ＥＰＲＯＭのように紫外線照射により記憶内容を消去することができないため、書き込み回数が１回に限定されるが、プラスチックパッケージを使用することによって、他のＥＰＲＯＭと比較して非常に安価である。

なお、この不揮発性半導体メモリ１００は、ＯＴＰ１００として説明するが、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、又はフラッシュメモリであってもよい。また、ＥＰＲＯＭでは、ＥＰＲＯＭイレーサを用いて全てのデータを一括消去し、ＰＲＯＭライターでもう一度データを書き込むが、ＥＥＰＲＯＭでは、ワード線及びビット線を用いて任意の１ビットを指定して電気的にデータの消去及び書き込みをするものである。そして、フラッシュメモリでは、データの消去は所定バイトなどのブロック単位でしか行えないが、書き込みは１ビット単位で可能である。

ＯＴＰ１００は、メモリセルアレイ１１０、カラムスイッチ群１２０、ディテクタ１３０、及びリファレンスディテクタ１４０で構成されている。

メモリセルアレイ１１０は、カラムスイッチ群１２０と接続されており、カラムスイッチ群１２０は、ディテクタ１３０及びリファレンスディテクタ１４０と接続されている。

メモリセルアレイ１１０では、選択ワードライン（以下、選択ＷＬと称する）１１２、通常セルトランジスタ１１４、及びリファレンスセルトランジスタ１１６で構成されている。なお、通常セルトランジスタ１１４及びリファレンスセルトランジスタ１１６は、浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有しており、同一構造かつ同一機能を持っている。

選択ＷＬ１１２には、リファレンスセルトランジスタ１１６及び通常セルトランジスタ１１４の制御ゲートが接続されており、共用されている。なお、リファレンスセルトランジスタ１１６は選択ＷＬ１１２に１つ接続されている場合もあれば、複数接続されている場合もある。また、通常セルトランジスタ１１４は、選択ＷＬ１１２に複数接続されている。さらに、このメモリアレイ１１０には、選択ＷＬ１１２が複数存在して構成されており、その選択ＷＬ１１２の本数、選択ＷＬ１１２に接続されている通常セルトランジスタ１１４の量によってメモリアレイ１１０の容量が決まる。

通常セルトランジスタ１１４の一方にはセルドレイン１１４ｄが接続されており、ドレイン電圧が供給されるようになっている。また、リファレンスセルトランジスタ１１６でも、通常セルトランジスタ１１４と同様に、リファレンスセルトランジスタ１１６の一方にセルドレイン１１６ｄが接続されており、ドレイン電圧が供給されるようになっている。

さらに、通常セルの他方には、ビット線１１４ｂが接続されており、通常セル電流Ｉｃｅｌｌが流れるようになっている。また、リファレンスセルトランジスタ１１６でも、リファレンスセルトランジスタ１１６の他方にリファレンスビット線１１６ｂが接続されており、リファレンスセル電流Ｉｒｅｆが流れるようになっている。

さらに、ビット線１１４ｂは、カラムスイッチ群１２０のカラムスイッチトランジスタ１２４を介し、ディテクタ１３０の分圧抵抗Ｒａ及び分圧抵抗Ｒｂの間（ディテクタ出力ＤＯ）に接続されている。また、ビット線１１６ｂは、カラムスイッチ群１２０のカラムスイッチトランジスタ１２６を介し、リファレンスディテクタ１４０の分圧抵抗Ｒａ／２及び分圧抵抗Ｒｂ／２の間（リファレンスディテクタ出力ＲＤＯ）に接続されている。

図１を参照して、ＯＴＰ１００の読み出し動作を説明する。

図１は、ＯＴＰ１００の読み出し時の回路図を簡略化したものである。

メモリセルアレイ１１０内の１つの通常セルトランジスタ１１４はセルドレイン１１４ｄからドレイン電圧を供給されている。また、リファレンスセルトランジスタ１１６はセルドレイン１１６ｄからドレイン電圧を供給されている。

通常セルトランジスタ１１４が選択される際、選択ＷＬ１１２が立ち上がり、かつカラムスイッチ群１２０内でビット線１１４ｂに接続されているカラムスイッチトランジスタ１２４がカラムアドレスにより選択（ゲート１２４ｇに電圧が印加）されると、セルドレイン１１４ｄからビット線１１４ｂを介してディテクタ１３０に通常セル電流Ｉｃｅｌｌが流れ込む。例えば、選択ＷＬ１１２が立ち上がる際には、選択ＷＬ１１２に３．６Ｖの電圧をかけ、セルドレイン１１４ｄには１．０Ｖの電圧がかかり、ビット線１１４ｂを介してディテクタ１３０に通常セル電流Ｉｃｅｌｌが流れ込む。

ディテクタ１３０は、図１に示しているような等価回路によって簡略化されており、ディテクタ出力ＤＯの電圧は、Ｒａ（ＶＣＣ／（Ｒａ＋Ｒｂ）＋Ｉｃｅｌｌ）と表すことができる。

一方で、リファレンスセルトランジスタ１１６も選択ＷＬ１１２が立ち上がることでリファレンスビット線１１６ｂを介してリファレンスディテクタ１４０にリファレンスセル電流Ｉｒｅｆが流れ込む。このとき、リファレンスビット線１１６ｂに接続されているリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇは電源ＶＣＣに接続されており、カラムアドレスによらずリファレンスセルトランジスタ１１６はリファレンスセル電流Ｉｒｅｆを流す。

例えば、通常電圧ＶＣＣが３．３Ｖ（例えば、規格は、３．３Ｖ±０．３Ｖ）であり、カラムスイッチトランジスタ１２４及びリファレンスカラムスイッチトランジスタ１２６のそれぞれのトランジスタには通常電圧ＶＣＣの３．３Ｖがゲート１２４ｇ、１２６ｇに印加されてオン状態（アクティブ状態）になる。なお、リファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇには、ノーマリーオンの状態（常時オン状態）であり、常時３．３Ｖの電圧がかかる。

リファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇが電源ＶＣＣに接続されている理由は、リファレンスセルトランジスタ１１６から流れるリファレンスセル電流Ｉｒｅｆと、通常セルトランジスタ１１４から流れる通常セル電流Ｉｃｅｌｌと比較するためである。そのため、カラムアドレスによらず、常に電流を流す必要があり、また、通常セルトランジスタ１１４の電流経路と差異が生じないように、リファレンスカラムスイッチトランジスタ１２６を介する必要があるからである。

リファレンスセル電流Ｉｒｅｆも通常セル電流Ｉｃｅｌｌと同様にリファレンスディテクタ１４０へ流れ込むが、リファレンスディテクタ１４０では、ディテクタ１３０と比較して、電源間の抵抗が１／２になっており、リファレンスディテクタ出力ＲＤＯは、Ｒａ（ＶＣＣ／（Ｒａ＋Ｒｂ）＋Ｉｒｅｆ／２）となる。

ＯＴＰ１００の通常セルトランジスタ１１４に蓄積された電荷により、”０”及び”１”は、上記のリファレンスディテクタ出力ＲＤＯとディテクタ出力ＤＯを比較することで判定している。

通常セルトランジスタ１１４が”０”（書き込み状態）の場合、選択ＷＬ１１２の電圧レベルよりも通常セルトランジスタ１１４の閾値電圧Ｖｔが高く、通常セル電流Ｉｃｅｌｌが流れない。このとき、ＤＯ−ＲＤＯ＝−Ｒａ（Ｉｒｅｆ／２）となる。なお、書き込み状態にて、データ”０”を記録する場合、通常セルトランジスタ１１４のドレイン及びゲートに高電圧をかけて熱電子が浮遊ゲート内に注入される。また、読み出し状態にて、データ”０”を読み出す場合、通常セルトランジスタ１１４のゲートに電圧をかけても浮遊ゲート内の電子に邪魔されてトランジスタがオンにならず、ドレイン・ソース間に電流が流れない。

通常セルトランジスタ１１４が、”１”（ブランク状態）の場合、選択ＷＬ１１２の電圧レベルよりも通常セルトランジスタ１１４の閾値電圧Ｖｔが低く、通常セル電流Ｉｃｅｌｌが流れる。なお、ブランク状態にて、データ”１”になる場合、通常セルトランジスタ１１４の浮遊ゲート内には電子が放出されている。例えば、ＵＶ−ＥＰＲＯＭの場合、紫外線照射により浮遊ゲート内に閉じ込められた電子を放出し、データは消去（”１”になる）される。同様にＥＥＰＲＯＭの場合も電気的にデータは消去（”１”になる）される。また、読み出し状態にて、データ”１”を読み出す場合、通常セルトランジスタ１１４のゲートに電圧をかけると、トランジスタがオンになり、ドレイン・ソース間に電流が流れる。

従って、このとき、通常セルトランジスタ１１４とリファレンスセルトランジスタ１１６の閾値電圧Ｖｔは同等であり、Ｉｃｅｌｌ＝Ｉｒｅｆとなるため、ＤＯ−ＲＤＯ＝Ｒａ（Ｉｒｅｆ／２）となる。

ところで、図６は、従来技術でのウェハレベルのテスト工程６００を示している。なお、図６のテスト工程６００は、プローブカードを用いて、ウェハレベルのＯＴＰ１００をテストする場合を示している。

ＯＴＰ１００のテスト工程では、ステップ６１０のコンタクトテスト、ステップ６２０のＤＣテスト、ステップ６３０のＦＣテスト（ファンクションテスト）の３工程に大別される。また、ステップ６３０のＦＣテストは、さらに、ステップ６３０ａの”１”読み出しテスト、ステップ６３０ｂの”０”書き込み、ステップ６３０ｃの”０”及び”１”読み出しテストの３工程からなる。

コンタクトテストは、接触試験のことであり、ＯＴＰ１００等の実際のデバイスであるＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）のパッド（又は端子）と半導体試験装置（以下、ＬＳＩテスタと呼ぶ）の検査用端子が接触していることを試験する。詳細には、ウェハのコンタクトテストの場合は、パッドとＬＳＩテスタの検査用端子との接触試験を実行し、プラスチックパッケージ又はセラミックパッケージ等のパッケージにされたＩＣ（集積回路：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のコンタクトテストの場合は、ＩＣの端子とＬＳＩテスタの検査用端子の接触試験を実行する。さらに、通常セル及び通常セルの基準対象となるリファレンスセルを備えたＤＵＴを被検査対象としてＬＳＩテスタの装着部（プローブカード又は検査用ボードを介する）へ装着して検査を行う。なお、ＩＣの端子がチップ内部のパッドと接続されていないＮＣ（Ｎｏｎ Ｃｏｎｅｃｔ）端子がある場合、ＮＣ端子のコンタクトテストはしない。

前記デバイスの入出力における直流電流特性の状態を検査する直流電流試験であるＤＣテストは、ＤＣパラメトリックテストとも言い、直流電流特性を測定する。例えば、ＤＣテストには、入力リークテスト、出力リークテスト、電源電流テスト、静止電源電流テスト、入力電流テスト、及び出力電流テスト等がある。

ファンクションテスト（以下、ＦＣテストと称する）は、ＯＴＰ１００（デバイス）の検査する対象のセルに対し、擬似的に動作させて対象のセルの機能試験をする（実動作条件での機能試験を行う）ことを意味している。また、詳細には、ＦＣテストは機能試験又は実動作試験のことを指し、ＩＣ又はＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）等に搭載されている各回路ブロック毎（又は集積回路全体）の実動作における機能試験をする。

ＯＴＰ１００では、”０”（書き込み状態）から”１”（ブランク状態）へ戻すには、ＵＶ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ：紫外線）照射が必要であるため、一般的にステップ６３０ａの”１”読み出しテストを実行してから、ステップ６３０ｂの”０”書き込み、最後にステップ６３０ｃの”０”及び”１”読み出しテストを実行している。なお、ここでは、”０”及び”１”のデータは、固定されたパターンのデータ（所定の定められたパターンデータであり、以下、固定パターンデータと称する）を用いている。

詳細には、初期状態がブランク状態であるので、そのブランク状態を検査する際、ステップ６３０ａの”１”読み出しテストをまず実行する（デバイスが不良の場合、初期状態においてブランク状態の”１”ではない場合があるため）。次に、ステップ６３０ｂの固定パターンデータにおける”０”書き込みを実行する。最後に、ステップ６３０ｃの”０”及び”１”読み出しテストを実行する。なお、ステップ６３０ｂにおいて、固定パターンデータの”０”が正しく書き込まれない場合、又は固定パターンデータの”１”が誤って”０”に書き換えられてしまう場合があるためステップ６３０ｃの”０”及び”１”読み出しテストを実行する。また、ステップ６３０のＦＣテストはテスト時間が長いため、よりテスト時間の短いステップ６１０のコンタクトテスト、及びステップ６２０のＤＣテストをステップ６３０のＦＣテストの前に実行されている。

また、パッケージにされた状態のＯＴＰ１００の場合の説明は、図７を参照して説明する。図７は、従来技術でのパッケージされたテスト工程７００を示している。なお、パッケージ状態のＯＴＰ１００（１回書き込みしかできないＥＰＲＯＭ）は、ＵＶ照射を用いて記憶されたデータを消去することはできない。

ステップ７１０のコンタクトテストは、図６のステップ６１０のコンタクトテストと同様のテストを行い、ステップ７２０のＤＣテストは、図６のステップ６２０のＤＣテストと同様のテストを行う。

ステップ７３０のＦＣテストは、基本的には、図６のステップ６３０のＦＣテストと同様のテストである。しかし、図６のステップ６３０のＦＣテストとは違い、固定パターンデータを用いるのではなく、ステップ７３０ａの書き込みにおいて、予め用意されている特定のユーザデータを、ＯＴＰ１００の持つ複数の通常セルに書き込む処理を実行する。そして、ステップ７３０ｂの”０”及び”１”読み出しテストにおいて、書き込まれたユーザデータの”０”及び”１”を読み出して正しくユーザデータが書き込まれているか否かの判定を実行する。

しかし、上記テスト工程では、電源供給から試験開始までの時間に依存する、以下のような不良をスクリーニングできない。

図６及び図７では、ＯＴＰ１００のテスト工程における電源供給タイミングも示しており、ステップ６２０及びステップ７２０のＤＣテスト以降は電源が継続してオンとなっているか、又は試験後に一旦電源を落としても、次の試験を実行するために再度すぐに電源がオンとなる。このことから、ステップ６３０及びステップ７３０のＦＣテストでは、テスト実行前から電源がオンになっている時間が長くなっている。

図８は、従来技術におけるリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇの不具合の状態を示している。

図１のような回路構成のＯＴＰ１００において、リファレンスカラムスイッチトランジスタ１２６のゲートレベルに接続されている配線もしくはＶｉａ（ビア：多層配線において、上層の配線と下層の配線を電気的に繋ぐ接続領域）が、高抵抗もしくは断線している場合であるとする。

このような場合、図８（ａ）は電源供給直後のノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６の状態を示している。このときには、配線又はＶｉａの高抵抗もしくは断線により、ゲートレベルが印加されず、トランジスタに電流が流れない。

図８（ｂ）は電源供給したまましばらく放置していたときのノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６の状態を示している。このときには、配線又はＶｉａの高抵抗もしくは断線が存在するが、電源供給後、時間経過と共にゲートレベルが充電されるため、トランジスタがオン状態になり、トランジスタに電流が流れてしまう。

このため、図６及び図７の従来技術のテスト工程６００、７００でテストした場合、ゲート１２６ｇが電源に直結しているリファレンスカラムスイッチトランジスタ１２６では、ＦＣテスト６３０、７３０が実行されるまでに、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇが充電され、不良とならず、電流が流れてしまう可能性がある。

以下、本願発明の第１実施形態の作用を説明する。

図２は、本願発明の第１実施形態におけるウェハレベルのＯＴＰ１００を検査するための第１のフローチャート２００を示している。なお、第１のフローチャート２００におけるＯＴＰ１００の検査は、プローブカードを用いて、ウェハレベルのＯＴＰ１００をテストする場合を示している。

ステップ２１０では、コンタクトテストを行う。詳細には、ＬＳＩテスタの検査端子と接続（装着）されたプローブカードの検査端子である検査針と、ＬＳＩテスタの装着部へ装着された被検査対象（デバイス）であるウェハレベルのＯＴＰ１００のパッドが接触されているかどうかのコンタクトテストを実行する。

ステップ２２０では、ＤＣテストを行う。詳細には、ＬＳＩテスタからプローブカードを介してウェハレベルのＯＴＰ１００に電源が供給され、ＯＴＰ１００のＤＣテストが行われ、ＯＴＰ１００の直流電流特性を測定する。

ステップ２３０では、ＦＣテストを行う。詳細には、従来のＦＣテスト（図６のステップ６３０のＦＣテストと同様のテスト）が実行される。ステップ２３０ａの初期状態の”１”読み出しテスト、ステップ２３０ｂの固定パターンデータの”０”書き込み、ステップ２３０ｃの固定パターンデータの”０”及び”１”読み出しテストが実行される。なお、ステップ２３０ｃにおいて、再び”１”読み出しテストを行う理由は、図６及び図７における従来のＦＣテスト６３０ｃ、７３０ｂのときと同じである。また、ステップ２３０ａ、２３０ｂ、２３０ｃにおいて、通常セルトランジスタ１１４の”０”又は”１”は、通常セルのディテクタ出力ＤＯとリファレンスセルのリファレンスディテクタ出力ＲＤＯとを比較することで判定しており、”１”読み出しテスト、”０”書き込み、”０”及び”１”読み出しテストが行われている。比較の方法は、ディテクタ出力Ｄ０−リファレンスディテクタ出力ＲＤＯの電圧値に基づいて判定されている。さらに、通常セルは、図１に図示されている通常セルトランジスタ１１４、カラムスイッチ群１２０のカラムスイッチトランジスタ１２４、及びディテクタ１３０を総称している。そして、リファレンスセルは、図１に図示されているリファレンスセルトランジスタ１１６、カラムスイッチ群１２０のリファレンスカラムスイッチトランジスタ１２６、及びリファレンスディテクタ１４０を総称している。

ステップ２４０では、電源ＯＦＦする。詳細には、電荷がチャージされているかもしれないリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇの電荷を開放するため、ここで検査装置からＯＴＰ１００に供給されていた電源を切断する。

ステップ２５０では、電源ＯＦＦを所定時間維持する。詳細には、ステップ２４０に記載したように、リファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇのチャージされている電荷を開放するために約数分間（具体的には、約５分から約１０分の間）電源を落としておく。

ステップ２６０では、コンタクトテストを実行する。詳細には、これはステップ２１０と全く同様の操作を行う。なお、ここで、コンタクトテストを実行するのは、ステップ２３０のＦＣテストで長時間電源を供給し、ＬＳＩテスタとＯＴＰ１００とのデータのやり取りを行っていたため、プローブカードの検査針やＯＴＰ１００のパッドに熱が発生していた可能性がある。そのため、ステップ２３０のＦＣテスト終了後に電源を所定時間落とした場合、検査針またはパッドが熱膨張されていた状態から収縮されてコンタクト（接触）が外れる場合（コンタクトテストが通らなくなる可能性）があるのでもう一度コンタクトテストを行う。

ステップ２７０では、電源ＯＮする。詳細には、ステップ２８０以降のテストのために電源供給する。

ステップ２８０では、１ビット分のセルのＦＣテストを実行する。詳細には、ステップ２８０ａの１ビット分のセルの”０”読み出しテストを実行する。そこで、リファレンスセルは、少なくとも選択ＷＬ１１２に１つ以上存在し、複数の通常セルがそれぞれ対応して接続されている。例えば、選択ＷＬ１１２に存在する１つのリファレンスセルは所定数の通常セルと接続されている場合、その通常セルのどれか１つと、対応するリファレンスセルの１つとを比較し、”０”読み出しテストを実行する。このことを１ビット分のセルの”０”読み出しテストを実行すると表現しており、通常セルの機能試験に基づき、少なくとも１回の機能試験を行うことでリファレンスセルの良否を判定している。なお、ステップ２８０のＦＣテスト（ステップ２８０ａのＦＣテスト）では、全てのリファレンスセルそれぞれに対して、それぞれのリファレンスセルに対応する複数の通常セルの中で、１つずつ”０”読み出しテストをリファレンスセルの分だけ実行する。

そして、ステップ２８０でＯＴＰ１００の良否判定を行い、テスト終了させて電源を切断する。

なお、リファレンスセルの良否に関して、このステップ２８０ａの”０”の読み出しテストによって判定することができる。

従って、本願発明の第１実施形態によれば、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲートの断線又は高抵抗によるリファレンスビット線１１６ｂの不良をスクリーニングすることができる。

図３は、本願発明の第１実施形態におけるパッケージされたＯＴＰ１００を検査するための第２のフローチャート３００を示している。なお、第２のフローチャート３００におけるＯＴＰ１００の検査は、検査用ボードを用いて、パッケージにされたＯＴＰ１００をテストする場合を示している。

ステップ３１０のコンタクトテストは、図２のステップ２１０のコンタクトテストと同様のテストである。詳細には、被検査対象が図２のステップ２１０の場合はウェハレベルのＯＴＰ１００であり、図３のステップ３１０の場合はパッケージされたＯＴＰ１００である点に違いがある。そこで、ステップ３１０のコンタクトテストでは、ＬＳＩテスタの検査端子と接続（装着）された検査用ボードの検査端子（ＩＣソケット）と、ＬＳＩテスタの装着部へ装着された検査用ボードのＩＣソケットにセットされたＯＴＰ１００（パッケージングされたＩＣ）の端子が接触されているかどうかのコンタクトテストを実行する。

ステップ３２０のＤＣテストは、図２のステップ２２０と同様のＤＣテストである。

ステップ３３０のＦＣテストと図２のステップ２３０のＦＣテストは、基本的には同じだが、パッケージにされたＯＴＰ１００では、ステップ３３０ａでユーザデータを書き込み、書き込まれたユーザデータが正しいかどうかをステップ３３０ｂの”０”及び”１”読み出しテストによって判定する。

ステップ３４０の電源ＯＦＦは、図２のステップ２４０と同様の処理である。

ステップ３５０の電源ＯＦＦ所定時間維持は、図２のステップ２５０と同様の処理である。

ステップ３６０のコンタクトテストは、ステップ３１０のコンタクトテストと同様のテストである。

ステップ３７０の電源ＯＮは、図２のステップ２７０と同様の処理である。

ステップ３８０のＦＣテストは、図２のステップ２８０のＦＣテストと同様のＦＣテストである（ステップ３８０ａのＦＣテストも図２のステップ２８０ａのＦＣテストと同様のＦＣテストである）。

そして、ステップ３８０でＯＴＰ１００の良否判定を行い、テスト終了させて電源を切断する。

本願発明の第１実施形態によれば、リファレンスセルの良否に関して、このステップ３８０によって判定することで、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲートの断線又は高抵抗によるリファレンスビット線１１６ｂの不良をスクリーニングすることができる。

なお、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲートにチャージされた電荷を短時間で強制的に開放するような方法を用いて電源を落としている時間を短縮させてもよい。
（本願発明の第２実施形態）
以下、本願発明の第２実施形態の作用を説明する。

図４は、本願発明の第２実施形態におけるウェハレベルのＯＴＰ１００を検査するための第３のフローチャート４００を示している。

本願発明の第２実施形態におけるＯＴＰ１００を検査するための第３のフローチャート４００を示している図４は、リファレンスビット線１１６ｂに図８での説明でしたような不良がある場合のスクリーニング方法である。

検査工程は、ステップ４１０のコンタクトテスト、ステップ４２０のＦＣテスト４２０、ステップ４３０のＤＣテストに大別されている。

また、ステップ４２０のＦＣテストは、ステップ４４０のＦＣテスト及びステップ４５０のＦＣテストの２つの工程から成っている。

詳細には、ステップ４４０のＦＣテストは、ステップ４４０ａのＦＣテスト、ステップ４４０ｂのＦＣテスト、及びステップ４４０ｃのＦＣテストの３つの工程から成っている。そして、ステップ４５０のＦＣテストはステップ４５０ａのＦＣテスト、ステップ４５０ｂのＦＣテスト、及びステップ４５０ｃのＦＣテストの３つの工程から成っている。

ステップ４１０では、コンタクトテストを実行する。詳細には、図２のステップ２１０及びステップ２６０の工程と同様である。

ステップ４２０では、ＦＣテストを実行する。詳細には、ステップ４２０のＦＣテストでは、ステップ４４０のＦＣテスト、及びステップ４５０のＦＣテストを実行する。

まず、ステップ４４０のＦＣテストでは、ステップ４４０ａのＦＣテストでは、１ビット分のセルの初期状態の”１”読み出しテストを行い、次に、ステップ４４０ｂのＦＣテストでは、１ビット分のセルの固定パターンデータの”０”書き込みを行い、最後に、ステップ４４０ｃのＦＣテストでは、１ビット分のセルの固定パターンデータの”０”読み出しテストを行う。

例えば、リファレンスセルは、少なくとも選択ＷＬ１１２に１つ以上存在し、複数の通常セルがそれぞれ対応して接続されている。そして、選択ＷＬ１１２に存在する１つのリファレンスセルは所定数の通常セルと接続されている場合、その通常セルのどれか１つと、対応するリファレンスセルの１つとを比較し、”１”読み出しテストを実行する。このことを１ビット分のセルの”１”読み出しテストを実行すると表現している。また、通常セルのどれか１つに”０”を書き込み、その”０”が書き込まれた通常セルと、対応するリファレンスセルの１つとを比較し、”０”読み出しテストを実行する。このことを１ビット分のセルの”０”読み出しテストを実行すると表現しており、通常セルの機能試験に基づき、少なくとも１回の機能試験を行うことでリファレンスセルの良否を判定している。

なお、ステップ４４０のＦＣテストでは、ステップ４４０ａ、４４０ｂ、４４０ｃのＦＣテストの工程を全てのリファレンスセルに対して実行される。

そして、ステップ４５０のＦＣテストを実行する。ステップ４５０ａのＦＣテストでは、ステップ４４０のＦＣテスト以外の残りの全ての通常セルに対して初期状態の”１”読み出しテストを行う。次に、ＦＣテスト４５０ｂのＦＣテストでは、ステップ４４０のＦＣテスト以外の残りの全ての通常セルに対して固定パターンデータの”０”書き込みを行う。最後に、ステップ４５０ｃのＦＣテストでは、ステップ４４０のＦＣテスト以外の残りの全ての通常セルに対して固定パターンデータの”０”及び”１”読み出しテストを行う。なお、ステップ４５０のＦＣテストの”０”及び”１”のデータは固定パターンデータを使用する。

ステップ４３０では、ＤＣテストを行う。詳細には、ステップ４２０のＦＣテストに含まれる６工程（ステップ４４０ａ、４４０ｂ、４４０ｃ、４５０ａ、４５０ｂ、４５０ｃ）の終了後に実行される。

従って、本願発明の第２実施形態によれば、電源供給からステップ４４０ｃの１ビット分のセルの固定パターンデータの”０”読み出しテスト開始までの時間を短縮し、リファレンスビット線不良のスクリーニングをすることができる。

図５は、本願発明の第２実施形態におけるパッケージされたＯＴＰ１００を検査するための第４のフローチャート５００を示している。なお、第４のフローチャート５００におけるＯＴＰ１００の検査は、検査用ボードを用いて、パッケージにされたＯＴＰ１００をテストする場合を示している。

ステップ５１０のコンタクトテストは、図４のステップ４１０のコンタクトテストと同様のテストである。詳細には、被検査対象が図４のステップ４１０の場合はウェハレベルのＯＴＰ１００であり、図５のステップ５１０の場合はパッケージされたＯＴＰ１００である点に違いがある。そこで、ステップ５１０のコンタクトテストでは、ＬＳＩテスタの検査端子と接続（装着）された検査用ボードに搭載されているＩＣソケットと、ＬＳＩテスタの装着部へ装着された検査用ボードのＩＣソケットにセットされたＯＴＰ１００（パッケージングされたＩＣ）の端子が接触されているかどうかのコンタクトテストを実行する。

ステップ５２０のＦＣテストと図４のステップ４２０のＦＣテストは、基本的には同じである。しかし、パッケージにされたＯＴＰ１００を検査するにあたり、ステップ５２０のＦＣテストは、ステップ５４０のＦＣテスト及びステップ５５０のＦＣテストで構成されている。

ステップ５４０のＦＣテストにおいては、ステップ５４０ａ及びステップ５４０ｂで構成されている。ステップ５４０ａでは、ユーザデータ内の１ビット分のセルの”０”を書き込み、ステップ５４０ｂでは、リファレンスセルの良否を１ビットのセルの”０”読み出しテストによって判定する。

ステップ５５０においては、ステップ５５０ａ及びステップ５５０ｂで構成されている。ステップ５５０ａでは、ユーザデータ内の残りのセルの”０”の書き込みを行う。詳細には、テスト終了した以外の残りの全ての通常セルに対し、ステップ５４０ａで書き込まれた以外のユーザデータ内の全データの”０”の書き込みを行う。ステップ５５０ｂでは、ステップ５５０ａで書き込まれたユーザデータが正しいか否かを”０”及び”１”読み出しテストによって判定する。

なお、ステップ５４０のＦＣテストでは、ステップ５４０ｂのＦＣテストの工程を全てのリファレンスセルに対して実行される。

ステップ５３０のＤＣテストは、図４のステップ４３０と同様のＤＣテストである。

なお、本願発明の第２実施形態によれば、機能試験に基づき、少なくとも１回の機能試験を行うことでリファレンスセルの動作の良否を判定することを優先して実行する。

本願発明の第２実施形態によれば、電源供給からステップ５４０ｂの１ビット分のセルの”０”読み出しテスト開始までの時間を短縮し、リファレンスビット線不良のスクリーニングをすることができる。

以下に、リファレンスビット線不良がスクリーニングできる理由を説明する。

図８を用いて説明したように、電源供給直後であれば、リファレンスカラムスイッチトランジスタ１２６のゲートレベルは充電されておらず、リファレンスビット線１１６ｂにリファレンスセル電流Ｉｒｅｆが流れない。

従来技術の説明でしたように、この場合、通常セルトランジスタ１１４が”１”（ブランク状態）であれば、ディテクタ１３０とリファレンスディテクタ１４０の出力電圧の差は、ＤＯ−ＲＤＯ＝Ｒａ（ＶＣＣ／（Ｒａ＋Ｒｂ）＋Ｉｃｅｌｌ）−Ｒａ（ＶＣＣ／（Ｒａ＋Ｒｂ）＋Ｉｒｅｆ／２）＝Ｒａ×Ｉｒｅｆ＞０となり、読み出しテストはＰＡＳＳとなる。しかし、通常セルトランジスタ１１４が”０”（書き込み状態）であれば、ディテクタ１３０とリファレンスディテクタ１４０の出力電圧の差は、ＤＯ−ＲＤＯ＝Ｒａ（ＶＣＣ／（Ｒａ＋Ｒｂ）＋Ｉｃｅｌｌ）−Ｒａ（ＶＣＣ／（Ｒａ＋Ｒｂ）＋Ｉｒｅｆ／２）＝０となり、読み出しテストはＦＡＩＬとなる。

以上のことから、リファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇの断線又は高抵抗によるリファレンスビット線１１６ｂの不良は”１”読み出しテストでは不良を検出できず、”０”読み出しテスト（ステップ４４０ｃ及びステップ５４０ｂにおける１ビット分のセルの”０”読み出しテスト）で不良が検出できる。

上記から、リファレンスビット線１１６ｂの不良のスクリーニング検出率を向上させるためには、図４及び図５に示したように、電源供給からステップ４４０ｃ及びステップ５４０ｂの１ビット分のセルの”０”読み出しテスト開始までの時間を短くする必要がある。

そのため、ステップ４３０及びステップ５３０のＤＣテストをステップ４２０及びステップ５２０のＦＣテストの後に実行し、さらに多くの時間を要しないようにステップ４４０ｂの１ビット分のセルの”０”書き込み（ステップ５４０ａのユーザデータ内の１ビット分のセルの”０”書き込み）をし、ステップ４４０ｃ及びステップ５４０ｂの１ビット分のセルの”０”読み出しテストを実行している。

なお、１ビット分のセル（全てのリファレンスセルに対応する通常セルを１つずつ）のみのテストで上記のようなリファレンスビット線１１６の不良をスクリーニングできる理由は、図１のリファレンスカラムスイッチトランジスタ１２６はカラムアドレス及びロウアドレス（選択ＷＬ１１２）によらず、常にオンとなっており、どのようなアドレスが選択されても不良となるためである。

従って、本願発明の第２実施形態によれば、メモリセルアレイ１１０に対して最初にステップ４４０ａの１ビット分のセルの”１”読み出しテスト、ステップ４４０ｂの１ビット分のセルの”０”書き込み、ステップ４４０ｃの１ビット分のセルの”０”読み出しテストを実行することで、電源供給からステップ４４０ｃの１ビット分のセルの”０”読み出しテスト開始までの時間を大幅に短縮できる。さらに、メモリセルアレイ１１０に対して最初にステップ５４０ａのユーザデータ内の１ビット分のセルの”０”書き込み、ステップ５４０ｂの１ビット分のセルの”０”読み出しテストを実行することで、電源供給からステップ５４０ｂの１ビット分のセルの”０”読み出しテスト開始までの時間を大幅に短縮できる。また、その結果、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇの断線又は高抵抗によるリファレンスビット線１１６ｂの不良をスクリーニングすることができる。

本願発明の第１実施形態におけるデバイスである不揮発性半導体メモリの構成図である。 本願発明の第１実施形態におけるウェハレベルのＯＴＰを検査するための第１のフローチャートを示している。 本願発明の第１実施形態におけるパッケージされたＯＴＰを検査するための第２のフローチャートを示している。 本願発明の第２実施形態におけるウェハレベルのＯＴＰを検査するための第３のフローチャートを示している。 本願発明の第２実施形態におけるパッケージされたＯＴＰを検査するための第４のフローチャートを示している。 従来技術でのウェハレベルのテスト工程を示している。 従来技術でのパッケージされたテスト工程を示している。 従来技術におけるリファレンスカラムスイッチトランジスタのゲートの不具合の状態を示している。

符号の説明

１００ ＯＴＰ
１１０ メモリセルアレイ
１１４ 通常セルトランジスタ
１１６ リファレンスセルトランジスタ
１２４ カラムスイッチトランジスタ
１２６ リファレンスカラムスイッチトランジスタ
１３０ ディテクタ
１４０ リファレンスディテクタ
ＤＯ ディテクタ出力
ＲＤＯ リファレンスディテクタ出力
２１０、２６０、４１０、３１０、３６０、５１０ コンタクトテスト（接触試験実行手段、接触試験実行工程）
２２０、４３０、３２０、５３０ ＤＣテスト（直流電流試験実行手段、直流電流試験実行工程）
２３０、２３０ａ、２３０ｂ、２３０ｃ、４４０、４４０ａ、４４０ｂ、４４０ｃ、３３０、３３０ａ、３３０ｂ、５４０、５４０ａ、５４０ｂ ＦＣテスト（機能試験実行手段、機能試験実行工程）
２４０、３４０ 電源ＯＦＦ（電源供給制御手段、電源供給制御工程）
２５０、３５０ 電源ＯＦＦ所定時間維持（電供給源制御手段、電源供給制御工程）
２７０、３７０ 電源ＯＮ（電源供給制御手段、電源供給制御工程）
２８０、２８０ａ、３８０、３８０ａ、４５０、４５０ａ、４５０ｂ、４５０ｃ、５５０、５５０ａ ＦＣテスト（機能試験実行手段、判定工程、判定優先実行工程）
４２０、５２０ ＦＣテスト（機能試験実行手段、機能試験実行工程、判定工程、判定優先実行工程）

Claims (6)

1. 浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査装置であって、
   前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行手段と、
   前記機能試験実行手段の実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御手段と、を有し、
   前記機能試験実行手段は、前記電源供給制御手段による再電源供給後に、前記機能試験実行手段に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定することを特徴とする半導体検査装置。
2. 浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査装置であって、
   前記装着部と前記デバイスのパッド又は端子との電気的導通を判定する接触試験を、全ての前記パッド又は前記端子に対して行う接触試験実行手段と、
   前記デバイスの入出力における直流電流特性の状態を検査する直流電流試験を、全てのセルに対して行う直流電流試験実行手段と、
   前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行手段と、
   前記接触試験実行手段、前記直流電流試験実行手段、及び前記機能試験実行手段の各実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御手段と、を有し、
   前記機能試験実行手段は、前記電源供給制御手段による再電源供給後に、前記機能試験実行手段に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定することを特徴とする半導体検査装置。
3. 前記複数の通常セルを複数組に分類し、各組に１個の前記リファレンスセルを設け、前記機能試験実行手段は、各組毎に当該セルの機能試験を行うことを特徴とする請求項１又は請求項２に記載の半導体検査装置。
4. 前記所定時間経過後、かつ、再電源供給前に前記接触試験実行手段を実行することを特徴とする請求項２又は請求項３に記載の半導体検査装置。
5. 浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査方法であって、
   前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行工程と、
   前記機能試験実行工程の実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御工程と、
   前記電源供給制御工程による再電源供給後に、前記機能試験実行工程に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定する判定工程と、
   を有する半導体検査方法。
6. 浮遊ゲートと制御ゲートによって電荷を蓄積することで情報を記憶するメモリ機能を有した複数の通常セルと、前記通常セルと同一構造かつ同一機能とされ、前記通常セル動作状態の基準対象となるリファレンスセルと、を備えたデバイスを、被検査対象として装着部へ装着することで当該デバイスへ電源供給すると共に、前記デバイスの動作状態を検査するための半導体検査方法であって、
   前記装着部と前記デバイスのパッド又は端子との電気的導通を判定する接触試験を、全ての前記パッド又は前記端子に対して行う接触試験実行工程と、
   前記デバイスの入出力における直流電流特性の状態を検査する直流電流試験を、全てのセルに対して行う直流電流試験実行工程と、
   前記通常セルを対象として、擬似的に動作させて、前記リファレンスセルを基準とした当該セルの機能試験を行う機能試験実行工程と、
   前記接触試験実行工程、前記直流電流試験実行工程、及び前記機能試験実行工程の各実行終了後、前記装着部から前記デバイスへの前記電源供給を停止させ、かつ、所定時間後に再び電源供給するように制御する電源供給制御工程と、
   前記電源供給制御工程による再電源供給後に、前記機能試験実行工程に基づき、少なくとも１回の前記機能試験を行うことで前記リファレンスセルの動作の良否を判定する判定工程と、
   を有する半導体検査方法。

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