JPH09139100A - 半導体不揮発メモリ装置のテスト方法 - Google Patents
半導体不揮発メモリ装置のテスト方法Info
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- JPH09139100A JPH09139100A JP29857995A JP29857995A JPH09139100A JP H09139100 A JPH09139100 A JP H09139100A JP 29857995 A JP29857995 A JP 29857995A JP 29857995 A JP29857995 A JP 29857995A JP H09139100 A JPH09139100 A JP H09139100A
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Abstract
(57)【要約】
【課題】半導体不揮発性メモリ装置のテストを容易且つ
正確に行う。 【解決手段】ＥＥＰＲＯＭ構成のメモリセルを多数マト
リックス状に配置したメモリセルアレイの各メモリセル
を選択するデコーダを全てのメモリセルを同時に選択す
るワード選択信号を出力可能に構成し、メモリセルアレ
イの全てのメモリセルの記憶内容を論理値“１”とした
消去状態とした後（ステップＳ１１）、デコーダで全て
のメモリセルに対して同時にワード選択信号を送出し
て、一括読出状態とし（ステップＳ１２）、このときに
全てのセンスアンプの出力が論理値“１”であるときに
はセンス電圧に対するマージンが正常であると判断し、
何れかのセンスアンプの出力が論理値“０”であるとき
にマージンが異常であると判断する（ステップＳ１
４）。
正確に行う。 【解決手段】ＥＥＰＲＯＭ構成のメモリセルを多数マト
リックス状に配置したメモリセルアレイの各メモリセル
を選択するデコーダを全てのメモリセルを同時に選択す
るワード選択信号を出力可能に構成し、メモリセルアレ
イの全てのメモリセルの記憶内容を論理値“１”とした
消去状態とした後（ステップＳ１１）、デコーダで全て
のメモリセルに対して同時にワード選択信号を送出し
て、一括読出状態とし（ステップＳ１２）、このときに
全てのセンスアンプの出力が論理値“１”であるときに
はセンス電圧に対するマージンが正常であると判断し、
何れかのセンスアンプの出力が論理値“０”であるとき
にマージンが異常であると判断する（ステップＳ１
４）。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＰＲＯＭやＥＥ
ＰＲＯＭ等の記憶データの消去及び再書込が可能で且つ
書込まれたデータを電源の遮断後も保持する半導体不揮
発性メモリ装置のテスト方法に関し、特にセルスクリー
ニングを容易且つ正確に行うことができるようにしたも
のである。
ＰＲＯＭ等の記憶データの消去及び再書込が可能で且つ
書込まれたデータを電源の遮断後も保持する半導体不揮
発性メモリ装置のテスト方法に関し、特にセルスクリー
ニングを容易且つ正確に行うことができるようにしたも
のである。
【０００２】
【従来の技術】一般に、半導体不揮発性メモリ装置は電
源の供給を遮断しても書込まれたデータが保持されるメ
モリ装置である。この不揮発性メモリ装置は、読出専用
メモリ（以下、ＲＯＭと称す）で代表される。このＲＯ
Ｍには、データ書込みをウェハ・プロセス中に行うマス
クＲＯＭと、メモリＩＣの完成後に何らかの手段でデー
タを書込むことのできるＰＲＯＭ（PROGRAMMABLE ROM）
とがある。
源の供給を遮断しても書込まれたデータが保持されるメ
モリ装置である。この不揮発性メモリ装置は、読出専用
メモリ（以下、ＲＯＭと称す）で代表される。このＲＯ
Ｍには、データ書込みをウェハ・プロセス中に行うマス
クＲＯＭと、メモリＩＣの完成後に何らかの手段でデー
タを書込むことのできるＰＲＯＭ（PROGRAMMABLE ROM）
とがある。
【０００３】さらにＰＲＯＭには、メモリセル中に構成
されたヒューズを選択的に溶断することにより一度だけ
電気的にデータの書込みを行うことができるものや、電
気的手段によりデータの書込みが可能で且つ紫外線の照
射により前に書込んだデータを消去した後、再度電気的
手段によりデータの書込みが可能なＥＰＲＯＭ(ERASABL
E AND PROGRAMMABLE ROM) 、電気的手段のみによりデー
タの消去／再書込みが可能なＥＥＰＲＯＭ(ELECTRICALL
Y ERASABLE AND PROGRAMMABLE ROM)がある。
されたヒューズを選択的に溶断することにより一度だけ
電気的にデータの書込みを行うことができるものや、電
気的手段によりデータの書込みが可能で且つ紫外線の照
射により前に書込んだデータを消去した後、再度電気的
手段によりデータの書込みが可能なＥＰＲＯＭ(ERASABL
E AND PROGRAMMABLE ROM) 、電気的手段のみによりデー
タの消去／再書込みが可能なＥＥＰＲＯＭ(ELECTRICALL
Y ERASABLE AND PROGRAMMABLE ROM)がある。
【０００４】一般的に、消去／書込みが可能な不揮発性
メモリ装置では、製品出荷前にメモリセルアレイに対し
て以下のようなテストが実施される。 消去（全ビット“１”）／書込（全ビット“０”）
の繰り返しテスト（１００回程度） 消去パターンの書込み、読出しテスト 高温度長時間放置（加速試験条件下） 消去パターンの読出しテスト ここで、上記のテストは、繰り返し消去／書込み動作
を行ったときのメモリセルアレイの信頼性を保証するテ
ストであり、エンデュランス・テストと呼ばれている。
このエンデュランス・テストでは、消去／書込み回数と
不良ビットの出現の関係をエンデュランス特性と呼び、
市場標準は１０5 回程度の繰り返し消去／書込みに対
し、ビット不良率は１％程度である。そして、メモリセ
ルの記憶内容を読出す場合には、通常センス電圧が必要
である。このセンス電圧を、不揮発性メモリ装置のエン
デュランス特性を表す図６に示すようにメモリセルの消
去後の閾値と書込み後の閾値の中心から消去側にオフセ
ットして設定しておけば、上記の特性を保証するために
は、消去側の閾値のマージンをチェックすればよいこと
になる。
メモリ装置では、製品出荷前にメモリセルアレイに対し
て以下のようなテストが実施される。 消去（全ビット“１”）／書込（全ビット“０”）
の繰り返しテスト（１００回程度） 消去パターンの書込み、読出しテスト 高温度長時間放置（加速試験条件下） 消去パターンの読出しテスト ここで、上記のテストは、繰り返し消去／書込み動作
を行ったときのメモリセルアレイの信頼性を保証するテ
ストであり、エンデュランス・テストと呼ばれている。
このエンデュランス・テストでは、消去／書込み回数と
不良ビットの出現の関係をエンデュランス特性と呼び、
市場標準は１０5 回程度の繰り返し消去／書込みに対
し、ビット不良率は１％程度である。そして、メモリセ
ルの記憶内容を読出す場合には、通常センス電圧が必要
である。このセンス電圧を、不揮発性メモリ装置のエン
デュランス特性を表す図６に示すようにメモリセルの消
去後の閾値と書込み後の閾値の中心から消去側にオフセ
ットして設定しておけば、上記の特性を保証するために
は、消去側の閾値のマージンをチェックすればよいこと
になる。
【０００５】一方、上記〜はデータ書込み後の経時
信頼性を保証するテストであり、リテンション・テスト
と呼ばれる。フローティングゲート型メモリセルで構成
されるＥＥＰＲＯＭは、フローティングゲートに電子が
チャージされている状態でリテンションテストを行うこ
とが妥当なので、全てのメモリセルを消去パターンにす
る必要がある。そして、放置時間と不良ビット出現の関
係をリテンション特性と呼び、市場標準は１０年程度放
置した後のビット不良率は１％程度である。このリテン
ション特性もまた、その特性を保証するためには、消去
側の閾値のマージンをチェックすればよい。
信頼性を保証するテストであり、リテンション・テスト
と呼ばれる。フローティングゲート型メモリセルで構成
されるＥＥＰＲＯＭは、フローティングゲートに電子が
チャージされている状態でリテンションテストを行うこ
とが妥当なので、全てのメモリセルを消去パターンにす
る必要がある。そして、放置時間と不良ビット出現の関
係をリテンション特性と呼び、市場標準は１０年程度放
置した後のビット不良率は１％程度である。このリテン
ション特性もまた、その特性を保証するためには、消去
側の閾値のマージンをチェックすればよい。
【０００６】そして、従来のＥＥＰＲＯＭは、図７に示
すように、図８に示すゲートにワード線ＷＬが接続され
たセレクト・トランジスタＳＬとフローティングゲート
を有するコントロールゲートに消去用電圧ＥＲが印加さ
れるメモリ・トランジスタＭＴとを直列に接続し、さら
にセレクト・トランジスタＳＴのドレイン側にプルアッ
プ抵抗１６を介してセンス電圧ＳＶが印加される構成を
有するメモリセルＭＣがマトリックス状に接続されたメ
モリセルアレイ１１と、このメモリセルアレイ１１の１
アドレスを読出し時に必要なワード線ＷＬを選択するデ
コーダ１２と、各メモリセルのビット線ＢＬに流れる電
流を検知するセンスアンプ回路１３と、各メモリセルの
“０”、“１”を判定するためのセンス電圧を形成する
参照電圧回路１４とを備えている。
すように、図８に示すゲートにワード線ＷＬが接続され
たセレクト・トランジスタＳＬとフローティングゲート
を有するコントロールゲートに消去用電圧ＥＲが印加さ
れるメモリ・トランジスタＭＴとを直列に接続し、さら
にセレクト・トランジスタＳＴのドレイン側にプルアッ
プ抵抗１６を介してセンス電圧ＳＶが印加される構成を
有するメモリセルＭＣがマトリックス状に接続されたメ
モリセルアレイ１１と、このメモリセルアレイ１１の１
アドレスを読出し時に必要なワード線ＷＬを選択するデ
コーダ１２と、各メモリセルのビット線ＢＬに流れる電
流を検知するセンスアンプ回路１３と、各メモリセルの
“０”、“１”を判定するためのセンス電圧を形成する
参照電圧回路１４とを備えている。
【０００７】そして、上記構成を有するＥＥＰＲＯＭに
ついて、エンデュランス・テスト及びリテンション・テ
ストを行う場合には、デコーダ１２で１アドレス毎にワ
ード線ＷＬを切換えてメモリセルアレイ１１の１アドレ
ス毎に読出しを行いながらテストするようにしている。
ついて、エンデュランス・テスト及びリテンション・テ
ストを行う場合には、デコーダ１２で１アドレス毎にワ
ード線ＷＬを切換えてメモリセルアレイ１１の１アドレ
ス毎に読出しを行いながらテストするようにしている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記半
導体不揮発性メモリ装置のテスト方法にあっては、メモ
リセルアレイを１アドレス毎に選択して読出しテストを
行うようにしているので、テストの所要時間が長くなる
という未解決の課題がある。また、消去側の閾値のマー
ジンをみるにもデバイス内部の参照電圧回路１４で作っ
ているセンス電圧ではプロセスのバラツキなどでセンス
電圧値がバラツキ正確なマージンをみることができない
という未解決の課題もある。
導体不揮発性メモリ装置のテスト方法にあっては、メモ
リセルアレイを１アドレス毎に選択して読出しテストを
行うようにしているので、テストの所要時間が長くなる
という未解決の課題がある。また、消去側の閾値のマー
ジンをみるにもデバイス内部の参照電圧回路１４で作っ
ているセンス電圧ではプロセスのバラツキなどでセンス
電圧値がバラツキ正確なマージンをみることができない
という未解決の課題もある。
【０００９】そこで、本発明は、上記従来例の未解決の
課題に着目してなされたものであり、テストの所要時間
を短縮することができると共に、消去側の閾値のマージ
ンを正確に判定することができる半導体不揮発性メモリ
装置のテスト方法を提供することを目的としてる。
課題に着目してなされたものであり、テストの所要時間
を短縮することができると共に、消去側の閾値のマージ
ンを正確に判定することができる半導体不揮発性メモリ
装置のテスト方法を提供することを目的としてる。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る半導体不揮発性メモリ装置は、不揮
発性メモリ素子で構成されるメモリセルが多数マトリッ
クス状に配置されたメモリセルアレイと、該メモリセル
アレイをワード単位で選択するワード線と、該ワード線
にワード選択信号を与えるデコーダを有する半導体不揮
発メモリ装置のテスト方法において、前記全てのメモリ
セルの記憶内容を論理値“１”とした後に、全てのワー
ド線に対してワード選択信号を並列に出力して各メモリ
セルの記憶内容を一括に読出して当該メモリセルのスク
リーニングを行うことを特徴としている。
に、請求項１に係る半導体不揮発性メモリ装置は、不揮
発性メモリ素子で構成されるメモリセルが多数マトリッ
クス状に配置されたメモリセルアレイと、該メモリセル
アレイをワード単位で選択するワード線と、該ワード線
にワード選択信号を与えるデコーダを有する半導体不揮
発メモリ装置のテスト方法において、前記全てのメモリ
セルの記憶内容を論理値“１”とした後に、全てのワー
ド線に対してワード選択信号を並列に出力して各メモリ
セルの記憶内容を一括に読出して当該メモリセルのスク
リーニングを行うことを特徴としている。
【００１１】この請求項１の発明においては、メモリセ
ルアレイを構成する全てのメモリセルの記憶内容を論理
値“１”とした後に、全てのワード線に対してワード選
択信号を並列に出力して全ワード線を同時に選択するこ
とから、読出時間を大幅に短縮することができ、テスト
の所要時間を格段に短縮することができる。また、請求
項２に係る半導体不揮発性メモリ装置は、請求項１の発
明において、前記メモリセルの一括読出時に当該メモリ
セルに印加するセンス電圧の電源を外部電源とすること
を特徴としている。
ルアレイを構成する全てのメモリセルの記憶内容を論理
値“１”とした後に、全てのワード線に対してワード選
択信号を並列に出力して全ワード線を同時に選択するこ
とから、読出時間を大幅に短縮することができ、テスト
の所要時間を格段に短縮することができる。また、請求
項２に係る半導体不揮発性メモリ装置は、請求項１の発
明において、前記メモリセルの一括読出時に当該メモリ
セルに印加するセンス電圧の電源を外部電源とすること
を特徴としている。
【００１２】この請求項２の発明においては、メモリセ
ルの一括読出時にメモリセルに印加するセンス電圧の電
源を外部電源としているので、電圧変動を生じることな
く高精度のマージン判定を行うことができる。
ルの一括読出時にメモリセルに印加するセンス電圧の電
源を外部電源としているので、電圧変動を生じることな
く高精度のマージン判定を行うことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明を適用し得るＥＥＰ
ＲＯＭ構成の半導体不揮発性メモリ装置を示すブロック
図であり、前述した従来例と同様に図８に示すようにセ
レクト・トランジスタＳＴ及びフローティングゲート型
のコントロールゲートを有するメモリ・トランジスタＭ
Ｔをビット線ＢＬに直列に接続した構成を有する多数の
メモリセルＭＳが多数マトリックス状に配置されたメモ
リセルアレイ１１を備えている。
基づいて説明する。図１は、本発明を適用し得るＥＥＰ
ＲＯＭ構成の半導体不揮発性メモリ装置を示すブロック
図であり、前述した従来例と同様に図８に示すようにセ
レクト・トランジスタＳＴ及びフローティングゲート型
のコントロールゲートを有するメモリ・トランジスタＭ
Ｔをビット線ＢＬに直列に接続した構成を有する多数の
メモリセルＭＳが多数マトリックス状に配置されたメモ
リセルアレイ１１を備えている。
【００１４】このメモリセルアレイＭＣにおける各メモ
リセルのセレクト・トランジスタＳＴのゲートがワード
線ＷＬを介してデコーダ１２に接続され、各メモリセル
のビット線ＢＬがこれに流れる電流を検知するセンスア
ンプ回路１３に接続され、さらに各メモリセルＭＣにお
けるメモリ・トランジスタＭＴのコントロールゲートが
消去用電圧源１５に接続され、セレクト・トランジスタ
ＳＴのドレイン側がプルアップ抵抗１６を介し、さらに
テスト回路１７を介して各メモリセルの“０”、“１”
を判定するためのセンス電圧を形成する参照電圧発生回
路１４に接続されている。
リセルのセレクト・トランジスタＳＴのゲートがワード
線ＷＬを介してデコーダ１２に接続され、各メモリセル
のビット線ＢＬがこれに流れる電流を検知するセンスア
ンプ回路１３に接続され、さらに各メモリセルＭＣにお
けるメモリ・トランジスタＭＴのコントロールゲートが
消去用電圧源１５に接続され、セレクト・トランジスタ
ＳＴのドレイン側がプルアップ抵抗１６を介し、さらに
テスト回路１７を介して各メモリセルの“０”、“１”
を判定するためのセンス電圧を形成する参照電圧発生回
路１４に接続されている。
【００１５】デコーダ１２は、図２に示すように、従来
と同様の入力されたアドレス信号に応じて１アドレス毎
にワード選択信号を出力するデコーダ本体１２ａを有す
ると共に、このデコーダ本体１２ａから出力されるワー
ド選択信号が夫々個別のオアゲート１８の一方の入力側
に供給され、このオアゲート１８の他方の入力側に第１
のテスト信号ＴＳ１が供給され、各オアゲート１８の出
力側がワード線ＷＬに接続された構成を有する。したが
って、第１のテスト信号ＴＳ１が低レベルであるときに
は従来例と同様にデコーダ本体１２ａから出力されるワ
ード選択信号によってメモリセルアレイ１１の１アドレ
ス分が選択されるが、第１のテスト信号ＴＳ１が高レベ
ルであるときには、全てのワード線ＷＬに対して同時に
ワード選択信号を供給する。
と同様の入力されたアドレス信号に応じて１アドレス毎
にワード選択信号を出力するデコーダ本体１２ａを有す
ると共に、このデコーダ本体１２ａから出力されるワー
ド選択信号が夫々個別のオアゲート１８の一方の入力側
に供給され、このオアゲート１８の他方の入力側に第１
のテスト信号ＴＳ１が供給され、各オアゲート１８の出
力側がワード線ＷＬに接続された構成を有する。したが
って、第１のテスト信号ＴＳ１が低レベルであるときに
は従来例と同様にデコーダ本体１２ａから出力されるワ
ード選択信号によってメモリセルアレイ１１の１アドレ
ス分が選択されるが、第１のテスト信号ＴＳ１が高レベ
ルであるときには、全てのワード線ＷＬに対して同時に
ワード選択信号を供給する。
【００１６】また、テスト回路１７は、図３に示すよう
に、各メモリセル１１のセレクト・トランジスタＳＴの
ドレイン及び参照電圧発生回路１４間を接続する電圧信
号線ＶＲに介挿されたゲートに第２のテスト信号ＴＳ２
が供給されるセレクト・トランジスタＦＥＴ１と、この
トランジスタＦＥＴ１の各メモリセルＭＣ側にゲートに
第２のテスト信号ＴＳ２の反転信号ＴＳ２′が入力され
るセレクト・トランジスタＦＥＴ２を介して接続された
外部電源接続用の入力パッド１９とで構成されている。
そして、通常状態では、第２のテスト信号ＴＳ２が高レ
ベルでその反転信号ＴＳ２′が低レベルに制御され、こ
れによってトランジスタＦＥＴ１をオン状態、トランジ
スタＦＥＴ２をオフ状態に制御して、参照電圧発生回路
１４で発生されるセンス電圧を各メモリセルＭＣのセレ
クト・トランジスタＳＴのドレインに供給する。一方、
テスト時には、第２のテスト信号ＴＳ２を低レベル、そ
の反転信号ＴＳ２′を高レベルに制御して、トランジス
タＦＥＴ１をオフ状態、トランジスタＦＥＴ２をオン状
態に制御して、参照電圧発生回路１４のセンス電圧に代
えて入力パッド１９に供給される外部センス電圧を各メ
モリセルＭＣのセレクト・トランジスタＳＴのドレイン
に供給する。
に、各メモリセル１１のセレクト・トランジスタＳＴの
ドレイン及び参照電圧発生回路１４間を接続する電圧信
号線ＶＲに介挿されたゲートに第２のテスト信号ＴＳ２
が供給されるセレクト・トランジスタＦＥＴ１と、この
トランジスタＦＥＴ１の各メモリセルＭＣ側にゲートに
第２のテスト信号ＴＳ２の反転信号ＴＳ２′が入力され
るセレクト・トランジスタＦＥＴ２を介して接続された
外部電源接続用の入力パッド１９とで構成されている。
そして、通常状態では、第２のテスト信号ＴＳ２が高レ
ベルでその反転信号ＴＳ２′が低レベルに制御され、こ
れによってトランジスタＦＥＴ１をオン状態、トランジ
スタＦＥＴ２をオフ状態に制御して、参照電圧発生回路
１４で発生されるセンス電圧を各メモリセルＭＣのセレ
クト・トランジスタＳＴのドレインに供給する。一方、
テスト時には、第２のテスト信号ＴＳ２を低レベル、そ
の反転信号ＴＳ２′を高レベルに制御して、トランジス
タＦＥＴ１をオフ状態、トランジスタＦＥＴ２をオン状
態に制御して、参照電圧発生回路１４のセンス電圧に代
えて入力パッド１９に供給される外部センス電圧を各メ
モリセルＭＣのセレクト・トランジスタＳＴのドレイン
に供給する。
【００１７】次に、上記構成を有する半導体不揮発性メ
モリ装置のリテンションテストについて説明する。この
リテンションテストは、図４に示すように、先ず、ステ
ップＳ１で、メモリセルアレイ１１の全てのメモリセル
ＭＣを消去状態とし、次いでステップＳ２に移行して各
メモリセルＭＣの記憶内容を一括読出処理して正常であ
るか否かを判定し、正常であるときには、ステップＳ３
に移行して、半導体不揮発性メモリ装置を高温中に所定
時間放置する高温放置処理を行った後に、ステップＳ４
に移行して、再度一括読出処理を実行することにより行
う。
モリ装置のリテンションテストについて説明する。この
リテンションテストは、図４に示すように、先ず、ステ
ップＳ１で、メモリセルアレイ１１の全てのメモリセル
ＭＣを消去状態とし、次いでステップＳ２に移行して各
メモリセルＭＣの記憶内容を一括読出処理して正常であ
るか否かを判定し、正常であるときには、ステップＳ３
に移行して、半導体不揮発性メモリ装置を高温中に所定
時間放置する高温放置処理を行った後に、ステップＳ４
に移行して、再度一括読出処理を実行することにより行
う。
【００１８】ここで、ステップＳ１及びステップＳ２の
消去処理及び一括読出処理は、図５に示すように、先ず
ステップＳ１１で、メモリセルアレイ１１の全てのメモ
リセルＭＣを消去状態とする。この消去状態は、各メモ
リセルＭＣのメモリ・トランジスタＭＴのフローティン
グゲートに電子を注入した状態とするもので、消去用電
圧源１５から高電圧（例えば２０Ｖ）の消去用電圧を出
力して、これを各メモリセルＭＣのメモリ・トランジス
タＭＴのコントロールゲートに印加すると共に、デコー
ダ１２から１アドレス毎に順次高電圧（例えば２０Ｖ）
でなるワード選択信号ＷＬを出力して、アドレスに対応
したメモリセルＭＣを選択し、且つ参照電圧発生回路１
４のセンス電圧を“０”とする。
消去処理及び一括読出処理は、図５に示すように、先ず
ステップＳ１１で、メモリセルアレイ１１の全てのメモ
リセルＭＣを消去状態とする。この消去状態は、各メモ
リセルＭＣのメモリ・トランジスタＭＴのフローティン
グゲートに電子を注入した状態とするもので、消去用電
圧源１５から高電圧（例えば２０Ｖ）の消去用電圧を出
力して、これを各メモリセルＭＣのメモリ・トランジス
タＭＴのコントロールゲートに印加すると共に、デコー
ダ１２から１アドレス毎に順次高電圧（例えば２０Ｖ）
でなるワード選択信号ＷＬを出力して、アドレスに対応
したメモリセルＭＣを選択し、且つ参照電圧発生回路１
４のセンス電圧を“０”とする。
【００１９】これによって、選択されたメモリセルＭＣ
のセレクト・トランジスタＳＴがオン状態となると共
に、メモリ・トランジスタＭＴのコントロールゲートが
高電圧であるので、フローティングゲートも高い電位と
なり、フローティングゲートに電子が注入されて消去状
態となる。全てのメモリセルＭＣの消去が完了すると、
デコーダ１２のワード選択信号ＷＳ、参照電圧発生回路
１４のセンス電圧ＳＶ、消去用電圧源１５の消去用電圧
ＥＲを“０”に復帰させて、消去状態を解除してから、
ステップＳ１２以降の一括読出処理に移行する。
のセレクト・トランジスタＳＴがオン状態となると共
に、メモリ・トランジスタＭＴのコントロールゲートが
高電圧であるので、フローティングゲートも高い電位と
なり、フローティングゲートに電子が注入されて消去状
態となる。全てのメモリセルＭＣの消去が完了すると、
デコーダ１２のワード選択信号ＷＳ、参照電圧発生回路
１４のセンス電圧ＳＶ、消去用電圧源１５の消去用電圧
ＥＲを“０”に復帰させて、消去状態を解除してから、
ステップＳ１２以降の一括読出処理に移行する。
【００２０】この一括読出処理では、先ず、ステップＳ
１２で第１のテスト信号ＴＳ１を高レベルに反転させ、
且つ第２のテスト信号ＴＳ２を低レベルに反転させ、そ
の反転信号ＴＳ２′を高レベルに反転させる。これによ
って、デコーダ１２の全てのオアゲート１８からワード
選択信号ＷＳが同時に全てのメモリセルＭＣに出力され
ると共に、テスト回路１７から参照電圧発生回路１４の
センス電圧に代えて入力パッド１８に印加される外部の
比較的高いセンス電圧（例えば４Ｖ）が各メモリセルＭ
Ｃのセレクト・トランジスタＳＴのドレインに供給され
る。
１２で第１のテスト信号ＴＳ１を高レベルに反転させ、
且つ第２のテスト信号ＴＳ２を低レベルに反転させ、そ
の反転信号ＴＳ２′を高レベルに反転させる。これによ
って、デコーダ１２の全てのオアゲート１８からワード
選択信号ＷＳが同時に全てのメモリセルＭＣに出力され
ると共に、テスト回路１７から参照電圧発生回路１４の
センス電圧に代えて入力パッド１８に印加される外部の
比較的高いセンス電圧（例えば４Ｖ）が各メモリセルＭ
Ｃのセレクト・トランジスタＳＴのドレインに供給され
る。
【００２１】次いで、ステップＳ１３に移行して、１ア
ドレスの読出しを実行する。この読出状態では、デコー
ダ１２の選択された１アドレスに応じたワード選択信号
ＷＳが出力されると共に、各ビット線ＢＬに接続された
センスアンプ回路１３を動作状態としてその出力信号を
読込む。次いで、ステップＳ１４に移行して、各センス
アンプ回路１３の出力がビット線ＢＬに電流が流れずに
論理値“１”となっているか否かを判定する。この判定
は、前記ステップＳ３の読出し処理時に何れかマージン
がないメモリセルＭＣの記憶内容が消去状態の論理値
“１”から論理値“０”に変化したか否かを判定するも
のであり、全てのメモリセルＭＣが消去状態を継続して
いる場合には、メモリ・トランジスタＭＴがオフ状態を
継続することにより、ビット線ＢＬに電流が流れず、各
センスアンプ回路１３の出力は論理値“１”となり、正
常状態と判断されて、図４におけるステップＳ３の次の
高温放置処理に移行する。
ドレスの読出しを実行する。この読出状態では、デコー
ダ１２の選択された１アドレスに応じたワード選択信号
ＷＳが出力されると共に、各ビット線ＢＬに接続された
センスアンプ回路１３を動作状態としてその出力信号を
読込む。次いで、ステップＳ１４に移行して、各センス
アンプ回路１３の出力がビット線ＢＬに電流が流れずに
論理値“１”となっているか否かを判定する。この判定
は、前記ステップＳ３の読出し処理時に何れかマージン
がないメモリセルＭＣの記憶内容が消去状態の論理値
“１”から論理値“０”に変化したか否かを判定するも
のであり、全てのメモリセルＭＣが消去状態を継続して
いる場合には、メモリ・トランジスタＭＴがオフ状態を
継続することにより、ビット線ＢＬに電流が流れず、各
センスアンプ回路１３の出力は論理値“１”となり、正
常状態と判断されて、図４におけるステップＳ３の次の
高温放置処理に移行する。
【００２２】一方、何れかのメモリセルＭＣの記憶内容
が論理値“１”の消去状態から“０”の書込み状態に変
化したときには、これによってメモリ・トランジスタＭ
Ｔがオン状態となることにより、ビット線ＢＬが接地さ
れて、該当するセンスアンプ回路１３の入力電圧が略
“０”となり、その出力が論理値“０”となり、ステッ
プＳ１４からステップＳ１５に移行して、異常状態を表
すフェイル処理を実行して、リテンションテストを終了
する。
が論理値“１”の消去状態から“０”の書込み状態に変
化したときには、これによってメモリ・トランジスタＭ
Ｔがオン状態となることにより、ビット線ＢＬが接地さ
れて、該当するセンスアンプ回路１３の入力電圧が略
“０”となり、その出力が論理値“０”となり、ステッ
プＳ１４からステップＳ１５に移行して、異常状態を表
すフェイル処理を実行して、リテンションテストを終了
する。
【００２３】同様に、図４におけるステップＳ４の一括
読出し処理も図５のステップＳ１２〜Ｓ１５と同様の処
理を実行する。このように、上記実施形態によると、半
導体不揮発性メモリ装置のメモリセルアレイ１１の全て
のメモリセルＭＣを消去状態とした後に、全てのメモリ
セルを選択状態として一括読出し状態とし、この状態
で、各メモリセルＭＣのマージン低下による異常を検出
するようにしているので、従来例のように１アドレス毎
に読出しを行う場合に比較してメモリセルアレイ１１の
セルクリーニング時間を大幅に短縮することができる。
読出し処理も図５のステップＳ１２〜Ｓ１５と同様の処
理を実行する。このように、上記実施形態によると、半
導体不揮発性メモリ装置のメモリセルアレイ１１の全て
のメモリセルＭＣを消去状態とした後に、全てのメモリ
セルを選択状態として一括読出し状態とし、この状態
で、各メモリセルＭＣのマージン低下による異常を検出
するようにしているので、従来例のように１アドレス毎
に読出しを行う場合に比較してメモリセルアレイ１１の
セルクリーニング時間を大幅に短縮することができる。
【００２４】また、一括読出し処理時のセンス電圧を外
部センス電源から印加することにより、電圧変動のない
正確なセンス電圧を印加することができ、センスアンプ
回路１３による検出精度を向上させることができる。な
お、上記実施形態においては、各ビット線ＢＬから並列
にデータの読出しを行うパラレルインタフェースである
場合について説明したが、これに限定されるものではな
く、シリアルインタフェースの場合には、各ビット線の
ＡＮＤ論理をとることによって上記パラレルインタフェ
ースのように、一回のクロックでセルスクリーニングを
行うことができる。
部センス電源から印加することにより、電圧変動のない
正確なセンス電圧を印加することができ、センスアンプ
回路１３による検出精度を向上させることができる。な
お、上記実施形態においては、各ビット線ＢＬから並列
にデータの読出しを行うパラレルインタフェースである
場合について説明したが、これに限定されるものではな
く、シリアルインタフェースの場合には、各ビット線の
ＡＮＤ論理をとることによって上記パラレルインタフェ
ースのように、一回のクロックでセルスクリーニングを
行うことができる。
【００２５】また、上記実施例においては、本発明をＥ
ＥＰＲＯＭに適用した場合について説明したが、これに
限定されるものではなく、紫外線照射によって一括消去
を行うＥＰＲＯＭのテストに本発明を適用することもで
き、この場合には、ＥＥＰＲＯＭとは逆にメモリセルの
記憶内容が論理値“１”の状態が書込状態となり、論理
値“０”の状態が消去状態となるので、図５の処理では
ステップＳ１１で論理値“１”を書込む書込処理を行っ
た後、一括読出処理を行う。
ＥＰＲＯＭに適用した場合について説明したが、これに
限定されるものではなく、紫外線照射によって一括消去
を行うＥＰＲＯＭのテストに本発明を適用することもで
き、この場合には、ＥＥＰＲＯＭとは逆にメモリセルの
記憶内容が論理値“１”の状態が書込状態となり、論理
値“０”の状態が消去状態となるので、図５の処理では
ステップＳ１１で論理値“１”を書込む書込処理を行っ
た後、一括読出処理を行う。
【００２６】
【発明の効果】以上説明したように、請求項１に係る発
明によれば、メモリセルアレイを構成する全てのメモリ
セルの記憶内容を論理値“１”とした後に、全てのワー
ド線に対してワード選択信号を並列に出力して全ワード
線を同時に選択することから、読出時間を大幅に短縮す
ることができ、テストの所要時間を格段に短縮すること
ができるという効果が得られる。
明によれば、メモリセルアレイを構成する全てのメモリ
セルの記憶内容を論理値“１”とした後に、全てのワー
ド線に対してワード選択信号を並列に出力して全ワード
線を同時に選択することから、読出時間を大幅に短縮す
ることができ、テストの所要時間を格段に短縮すること
ができるという効果が得られる。
【００２７】また、請求項２に係る発明によれば、メモ
リセルの一括読出時にメモリセルに印加するセンス電圧
の電源を外部電源としているので、電圧変動を生じるこ
となく高精度のマージン判定を行うことができるという
効果が得られる。
リセルの一括読出時にメモリセルに印加するセンス電圧
の電源を外部電源としているので、電圧変動を生じるこ
となく高精度のマージン判定を行うことができるという
効果が得られる。
【図１】本発明の一実施形態を示す半導体不揮発性メモ
リ装置のブロック図である。
リ装置のブロック図である。
【図２】図１に適用し得るデコーダの一例を示すブロッ
ク図である。
ク図である。
【図３】図１に適用し得るテスト回路の一例を示すブロ
ック図である。
ック図である。
【図４】半導体不揮発性メモリ装置のリテンションテス
トの処理手順を示すフローチャートである。
トの処理手順を示すフローチャートである。
【図５】図４の一括読出処理の具体例を示すフローチャ
ートである。
ートである。
【図６】ＥＥＰＲＯＭのエンデュランス特性を示す特性
線図である。
線図である。
【図７】従来の半導体不揮発性メモリ装置を示すブロッ
ク図である。
ク図である。
【図８】図７のメモリセルの一例を示すブロック図であ
る。
る。
１１ メモリセルアレイ １２ デコーダ １２ａ デコーダ本体 １３ センスアンプ回路 １４ 参照電圧発生回路 １５ 消去用電圧源 １６ プルアップ抵抗 １８ オアゲート １９ 入力パッド ＭＣ メモリセル ＭＴ メモリ・トランジスタ ＳＴ セレクト・トランジスタ
Claims (2)
- 【請求項１】 不揮発性メモリ素子で構成されるメモリ
セルが多数マトリックス状に配置されたメモリセルアレ
イと、該メモリセルアレイをワード単位で選択するワー
ド線と、該ワード線にワード選択信号を与えるデコーダ
を有する半導体不揮発メモリ装置のテスト方法におい
て、前記全てのメモリセルの記憶内容を論理値“１”と
した後に、全てのワード線に対してワード選択信号を並
列に出力して各メモリセルの記憶内容を一括に読出して
当該メモリセルのスクリーニングを行うことを特徴とす
る半導体不揮発メモリ装置のテスト方法。 - 【請求項２】 前記メモリセルの一括読出時に当該メモ
リセルに印加するセンス電圧の電源を外部電源とするこ
とを特徴とする請求項１記載の半導体不揮発メモリ装置
のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29857995A JPH09139100A (ja) | 1995-11-16 | 1995-11-16 | 半導体不揮発メモリ装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29857995A JPH09139100A (ja) | 1995-11-16 | 1995-11-16 | 半導体不揮発メモリ装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139100A true JPH09139100A (ja) | 1997-05-27 |
Family
ID=17861572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29857995A Pending JPH09139100A (ja) | 1995-11-16 | 1995-11-16 | 半導体不揮発メモリ装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383763B1 (ko) * | 2000-12-29 | 2003-05-14 | 주식회사 하이닉스반도체 | 반도체 소자의 메모리 셀의 테스트 방법 |
-
1995
- 1995-11-16 JP JP29857995A patent/JPH09139100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383763B1 (ko) * | 2000-12-29 | 2003-05-14 | 주식회사 하이닉스반도체 | 반도체 소자의 메모리 셀의 테스트 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020917 |