JP3204379B2 - 不揮発性半導体記憶装置 - Google Patents
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
- G06F11/167—Error detection by comparing the memory output
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書込みが
出来、且つ、不揮発性を有する記憶装置に関するもので
ある。
出来、且つ、不揮発性を有する記憶装置に関するもので
ある。
【０００２】
【従来の技術】不揮発性半導体記憶装置には、例えばシ
リコン基板上に形成されたフローティングゲートに電荷
を蓄積させることによって情報を記憶させるものがあ
る。情報の書込みは、フローティングゲートに電荷を蓄
積させることによって、制御ゲートを基準にした場合の
しきい値を高くし、情報の消去は、フローティングゲー
トに蓄積された電荷を引抜くことによって実現してい
る。
リコン基板上に形成されたフローティングゲートに電荷
を蓄積させることによって情報を記憶させるものがあ
る。情報の書込みは、フローティングゲートに電荷を蓄
積させることによって、制御ゲートを基準にした場合の
しきい値を高くし、情報の消去は、フローティングゲー
トに蓄積された電荷を引抜くことによって実現してい
る。
【０００３】このような不揮発性半導体記憶装置は消去
／書込みを行うたびに徐々に劣化し、最終的には消去／
書込みが出来なくなる現象がある。この一例として、Ｅ
ＥＰＲＯＭの例を図８に示す。
／書込みを行うたびに徐々に劣化し、最終的には消去／
書込みが出来なくなる現象がある。この一例として、Ｅ
ＥＰＲＯＭの例を図８に示す。
【０００４】図８はＥＥＰＲＯＭ消去／書込みを繰返し
た場合に消去／書込みに要する最小時間の変化を示した
ものであり、消去／書込みを繰返していくと、消去／書
込みに要する時間が増加する。図８には拡散条件を変化
させた複数のサンプルの評価結果を載せてあるが、製造
工程でのバラツキによって書込み可能回数が大きく変化
する。
た場合に消去／書込みに要する最小時間の変化を示した
ものであり、消去／書込みを繰返していくと、消去／書
込みに要する時間が増加する。図８には拡散条件を変化
させた複数のサンプルの評価結果を載せてあるが、製造
工程でのバラツキによって書込み可能回数が大きく変化
する。
【０００５】このため、サンプルを評価した上で書込み
制限回数を設定し、その制限回数内で動作を保証するよ
うにしている。消去／書込みが正常に行われなくなるこ
とは、メモリ内の情報が消失してしまうことになるた
め、従来は次のようにして寿命を判断していた。
制限回数を設定し、その制限回数内で動作を保証するよ
うにしている。消去／書込みが正常に行われなくなるこ
とは、メモリ内の情報が消失してしまうことになるた
め、従来は次のようにして寿命を判断していた。
【０００６】すなわち、不揮発性半導体記憶装置の寿命
を検出する回路の構成は、書込みを行う最小単位である
ブロック毎に書込み回数を記憶する書込み回数保持用メ
モリと、書込み回数を積算してメモリの書込み回数を更
新するカウンタとを設け、書込み回数が予め定めた回数
を超えた場合に警報信号を出力するというような方法を
採っており、例えば、特開平７−２５４２９０号公報に
示されるようなものがある。
を検出する回路の構成は、書込みを行う最小単位である
ブロック毎に書込み回数を記憶する書込み回数保持用メ
モリと、書込み回数を積算してメモリの書込み回数を更
新するカウンタとを設け、書込み回数が予め定めた回数
を超えた場合に警報信号を出力するというような方法を
採っており、例えば、特開平７−２５４２９０号公報に
示されるようなものがある。
【０００７】その動作は、あるブロックにデータを書込
む場合、先ずそのブロック内の全てのメモリセルに対し
て消去を行いメモリセルの内容を０にする。次に、ブロ
ック内のメモリセルに対して書込みを行うが、これはセ
ルの内容を１にするメモリセルに対してのみ行われる。
このとき、書込んだブロックに対応するカウンタの書込
み回数を１だけ増加させ、何れかのブロックに対応する
カウンタに積算された書込み回数が、予め定めた回数を
超えた場合に警報信号を出力し、メモリセルが寿命に達
したことを通知する。
む場合、先ずそのブロック内の全てのメモリセルに対し
て消去を行いメモリセルの内容を０にする。次に、ブロ
ック内のメモリセルに対して書込みを行うが、これはセ
ルの内容を１にするメモリセルに対してのみ行われる。
このとき、書込んだブロックに対応するカウンタの書込
み回数を１だけ増加させ、何れかのブロックに対応する
カウンタに積算された書込み回数が、予め定めた回数を
超えた場合に警報信号を出力し、メモリセルが寿命に達
したことを通知する。
【０００８】カウンタを設けた回路の一例を図９に示
す。この回路は、ブロック毎の書込み回数をカウンタ用
メモリ１６に格納し、指定された書込み回数を超えた場
合には、カウンタ制御部１７より警報信号を出力する方
法を採っている。
す。この回路は、ブロック毎の書込み回数をカウンタ用
メモリ１６に格納し、指定された書込み回数を超えた場
合には、カウンタ制御部１７より警報信号を出力する方
法を採っている。
【０００９】
【発明が解決しようとする課題】しかしながら、前述の
書込み制限回数を設定する方法では、書込み可能回数を
製品評価によって割出し、一律に一定の書込み回数に至
ったことによって、使用限度であると判定している。
書込み制限回数を設定する方法では、書込み可能回数を
製品評価によって割出し、一律に一定の書込み回数に至
ったことによって、使用限度であると判定している。
【００１０】したがって、第１の問題点は、この方法で
は劣化状況ではなく所定の書込み回数によって寿命を判
定していることである。その理由は、一定の書込み回数
制限値を設定する場合、メモリセルがまだ充分に機能し
ているにもかかわらず、これ以上は使用出来ないと判断
することにある。メモリセルは製造ロットによってある
程度のバラツキが生じるので、書込み回数の制限値は最
悪の条件に合わせなければならない。その結果、この方
法ではメモリセルの特性に合わせた使い方は不可能であ
る。
は劣化状況ではなく所定の書込み回数によって寿命を判
定していることである。その理由は、一定の書込み回数
制限値を設定する場合、メモリセルがまだ充分に機能し
ているにもかかわらず、これ以上は使用出来ないと判断
することにある。メモリセルは製造ロットによってある
程度のバラツキが生じるので、書込み回数の制限値は最
悪の条件に合わせなければならない。その結果、この方
法ではメモリセルの特性に合わせた使い方は不可能であ
る。
【００１１】第２の問題点は、余分なメモリが必要にな
るということである。その理由は、カウンタ用にメモリ
を用意しなければならないので、例えば、１０万回まで
カウントする場合には１７個のメモリセルが必要となる
ためである。
るということである。その理由は、カウンタ用にメモリ
を用意しなければならないので、例えば、１０万回まで
カウントする場合には１７個のメモリセルが必要となる
ためである。
【００１２】本発明の目的は上記事情に基づいてなされ
たものであり、書込み回数を予め固定してしまうのでは
なく、実際の劣化状況を検出することにより、個々のメ
モリの特性に沿って使用が出来る不揮発性半導体記憶装
置を提供することにある。
たものであり、書込み回数を予め固定してしまうのでは
なく、実際の劣化状況を検出することにより、個々のメ
モリの特性に沿って使用が出来る不揮発性半導体記憶装
置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的に書換えが可能な第１の半導体記憶
素子と、前記第１の半導体記憶素子に対し選択的に書込
み／読出しが可能な第１の記憶手段と、前記第１の記憶
素子と同様な工程で形成し、前記第１の記憶素子の劣化
状況を検出するための第２の半導体記憶素子と、前記第
２の半導体記憶素子に対し選択的に書込み／読出しが可
能な第２の記憶手段と、前記第２の半導体記憶素子に記
憶されている値と前記第２の半導体記憶素子に記憶させ
る値とを比較するデータ比較手段と、前記第１の記憶手
段の入力となる第１の書込み信号および第１の消去信号
のそれぞれのパルス幅を各々可変させ、前記第２の記憶
手段の入力となる第２の書込み信号および第２の消去信
号を生成するタイミング制御手段とを備え、前記第１の
書込み信号および前記第１の消去信号のそれぞれのパル
ス幅の合計と、前記第２の書込み信号および前記第２の
消去信号のそれぞれのパルス幅の合計とを等しくし、前
記第２の半導体記憶素子に対し常に”１”レベルを書き
込み、前記第２の半導体記憶素子に対する書き込み条件
を前記第１の半導体記憶素子に対する書き込み条件より
厳しい設定とする構成である。
記憶装置は、電気的に書換えが可能な第１の半導体記憶
素子と、前記第１の半導体記憶素子に対し選択的に書込
み／読出しが可能な第１の記憶手段と、前記第１の記憶
素子と同様な工程で形成し、前記第１の記憶素子の劣化
状況を検出するための第２の半導体記憶素子と、前記第
２の半導体記憶素子に対し選択的に書込み／読出しが可
能な第２の記憶手段と、前記第２の半導体記憶素子に記
憶されている値と前記第２の半導体記憶素子に記憶させ
る値とを比較するデータ比較手段と、前記第１の記憶手
段の入力となる第１の書込み信号および第１の消去信号
のそれぞれのパルス幅を各々可変させ、前記第２の記憶
手段の入力となる第２の書込み信号および第２の消去信
号を生成するタイミング制御手段とを備え、前記第１の
書込み信号および前記第１の消去信号のそれぞれのパル
ス幅の合計と、前記第２の書込み信号および前記第２の
消去信号のそれぞれのパルス幅の合計とを等しくし、前
記第２の半導体記憶素子に対し常に”１”レベルを書き
込み、前記第２の半導体記憶素子に対する書き込み条件
を前記第１の半導体記憶素子に対する書き込み条件より
厳しい設定とする構成である。
【００１４】
【００１５】さらにまた、本発明の不揮発性半導体記憶
装置の前記第２の書込み信号のパルス幅が、前記第１の
書込み信号のパルス幅に対して小さい構成とすることも
できる。
装置の前記第２の書込み信号のパルス幅が、前記第１の
書込み信号のパルス幅に対して小さい構成とすることも
できる。
【００１６】またさらに、本発明の不揮発性半導体記憶
装置の記第２の消去信号のパルス幅が、前記第１の消去
信号のパルス幅に対して大きい構成とすることもでき
る。
装置の記第２の消去信号のパルス幅が、前記第１の消去
信号のパルス幅に対して大きい構成とすることもでき
る。
【００１７】さらに、本発明の不揮発性半導体記憶装置
の前記第２の半導体記憶素子に対してのみ消去／書込み
を行う為にゲート入力を切替える手段を備えた構成とす
ることもできる。
の前記第２の半導体記憶素子に対してのみ消去／書込み
を行う為にゲート入力を切替える手段を備えた構成とす
ることもできる。
【００１８】本発明では劣化の進み具合を検出するため
に前記第２の半導体記憶素子を設け、前記第１の半導体
記憶素子よりも使用条件を厳しく設定し、前記第２の半
導体素子が正常に機能するかどうかを検出することによ
って前記第１の半導体記憶素子の劣化状況を判断するも
のである。
に前記第２の半導体記憶素子を設け、前記第１の半導体
記憶素子よりも使用条件を厳しく設定し、前記第２の半
導体素子が正常に機能するかどうかを検出することによ
って前記第１の半導体記憶素子の劣化状況を判断するも
のである。
【００１９】
【発明の実施の形態】以下に本発明の実施の形態を説明
する。
する。
【００２０】図１は本発明の第１の実施の形態の不揮発
性半導体記憶装置（以下、ＥＥＰＲＯＭと略記する）の
回路図、図２は本発明のＥＥＰＲＯＭの消去／書込み信
号のタイミングを示す波形図、図３は本発明の第１の実
施の形態の構成要素であるデータ比較回路の回路図、図
４は前記データ比較回路の信号を示す波形図、図５は本
発明の第１の実施の形態の構成要素であるタイミング制
御回路の回路図、図６は前記タイミング制御回路の信号
を示す波形図である。
性半導体記憶装置（以下、ＥＥＰＲＯＭと略記する）の
回路図、図２は本発明のＥＥＰＲＯＭの消去／書込み信
号のタイミングを示す波形図、図３は本発明の第１の実
施の形態の構成要素であるデータ比較回路の回路図、図
４は前記データ比較回路の信号を示す波形図、図５は本
発明の第１の実施の形態の構成要素であるタイミング制
御回路の回路図、図６は前記タイミング制御回路の信号
を示す波形図である。
【００２１】図１を参照すると、本実施の形態のＥＥＰ
ＲＯＭは、メインメモリ１０を有する記憶手段と、劣化
状況を検出するために使用する予備メモリ２０と、その
周辺回路として、検出時に信号を増幅させるセンスアン
プ３２と、予備メモリ２０に対して書込みを行うデータ
書込み回路３３と、書込み時及び検出時のソース電圧を
制御する電圧制御回路１９と、前記データ書込み回路３
３と前記電圧制御回路１９とに各々高電圧を供給する高
電圧制御回路１８と、検出時に読出し値と書込み値とを
比較して異なる場合に警報信号を発するデータ比較回路
３１とを具備する。
ＲＯＭは、メインメモリ１０を有する記憶手段と、劣化
状況を検出するために使用する予備メモリ２０と、その
周辺回路として、検出時に信号を増幅させるセンスアン
プ３２と、予備メモリ２０に対して書込みを行うデータ
書込み回路３３と、書込み時及び検出時のソース電圧を
制御する電圧制御回路１９と、前記データ書込み回路３
３と前記電圧制御回路１９とに各々高電圧を供給する高
電圧制御回路１８と、検出時に読出し値と書込み値とを
比較して異なる場合に警報信号を発するデータ比較回路
３１とを具備する。
【００２２】なお、Ａ０、Ａ１、・・・、Ａ１０はアド
レス入力端子、ＰＲはプリチャージ信号ｐｒｅｃｈの入
力端子、ＲＤは読出し信号ｒｅａｄの入力端子、ＷＲは
書込み信号ｗｒｉｔｅ入力端子、ＥＲは消去信号ｅｒａ
ｓｅ入力端子、ＤＩＯはデータ信号ｄａｔａ入出力端
子、ＡＬは警報信号ａｌａｒｍ出力端子である。
レス入力端子、ＰＲはプリチャージ信号ｐｒｅｃｈの入
力端子、ＲＤは読出し信号ｒｅａｄの入力端子、ＷＲは
書込み信号ｗｒｉｔｅ入力端子、ＥＲは消去信号ｅｒａ
ｓｅ入力端子、ＤＩＯはデータ信号ｄａｔａ入出力端
子、ＡＬは警報信号ａｌａｒｍ出力端子である。
【００２３】本発明のＥＥＰＲＯＭのアドレス入力端子
Ａ０、Ａ１、・・・、Ａ１０は、各々アドレスバッファ
９を介してデコーダ回路５、及び６に接続されている。
デコーダ回路６は、アドレス入力端子Ａ４、Ａ５、・・
・、Ａ１０より入力されたアドレスによってワード線２
１，２２、・・・、２４の内の１本を選択状態とし、他
を非選択状態とする。
Ａ０、Ａ１、・・・、Ａ１０は、各々アドレスバッファ
９を介してデコーダ回路５、及び６に接続されている。
デコーダ回路６は、アドレス入力端子Ａ４、Ａ５、・・
・、Ａ１０より入力されたアドレスによってワード線２
１，２２、・・・、２４の内の１本を選択状態とし、他
を非選択状態とする。
【００２４】ワード線２１、２２、・・・、２４は、各
々メモリセルの制御ゲートに接続されている。前記デコ
ーダ回路５は、前記アドレス入力端子Ａ０、Ａ１、・・
・、Ａ３を入力とし、出力はマルチプレクサ４への入力
となっている。マルチプレクサ４は前記デコーダ回路５
の出力を入力とし、ビット線１１、１２、・・・、１４
の内の１本を選択状態とし、他の非選択状態とする。
々メモリセルの制御ゲートに接続されている。前記デコ
ーダ回路５は、前記アドレス入力端子Ａ０、Ａ１、・・
・、Ａ３を入力とし、出力はマルチプレクサ４への入力
となっている。マルチプレクサ４は前記デコーダ回路５
の出力を入力とし、ビット線１１、１２、・・・、１４
の内の１本を選択状態とし、他の非選択状態とする。
【００２５】ＥＥＰＲＯＭの記憶部分であるメインメモ
リ１０は、第１のメモリセル１０１、１０２、・・・、
１０４、第１のメモリセル１１１，１１２、・・・、１
１４、・・・、第１のメモリセル１３１、１３２、・・
・、１３４より構成されている。ＥＥＰＲＯＭの記憶部
分である予備メモリ２０は、第２のメモリセル２０９、
２１９、・・・、２３９より構成される。メインメモリ
１０はｎ個のセルで１ブロックを構成している。
リ１０は、第１のメモリセル１０１、１０２、・・・、
１０４、第１のメモリセル１１１，１１２、・・・、１
１４、・・・、第１のメモリセル１３１、１３２、・・
・、１３４より構成されている。ＥＥＰＲＯＭの記憶部
分である予備メモリ２０は、第２のメモリセル２０９、
２１９、・・・、２３９より構成される。メインメモリ
１０はｎ個のセルで１ブロックを構成している。
【００２６】この例では１アドレスで１ブロックを形成
しており、第１のメモリセル１０１、１０２、・・・、
１０４で１ブロックを構成する。予備メモリ２０は、メ
インメモリ１０のブロックに対応するメモリセルによっ
て構成されており、例えば、第２のメモリセル２０９
は、メインメモリ１０の第１のメモリセル１０１、１０
２、・・・、１０４と共通のワード線上に、第２のメモ
リセル２１９は、メインメモリ１０の第１のメモリセル
１１１、１１２、・・・、１１４と共通のワード線上に
それぞれ配置されている。
しており、第１のメモリセル１０１、１０２、・・・、
１０４で１ブロックを構成する。予備メモリ２０は、メ
インメモリ１０のブロックに対応するメモリセルによっ
て構成されており、例えば、第２のメモリセル２０９
は、メインメモリ１０の第１のメモリセル１０１、１０
２、・・・、１０４と共通のワード線上に、第２のメモ
リセル２１９は、メインメモリ１０の第１のメモリセル
１１１、１１２、・・・、１１４と共通のワード線上に
それぞれ配置されている。
【００２７】ワード線２１が選択状態になる時、メイン
メモリ１０の第１のメモリセル１０１、１０２、・・
・、１０４が選択状態になると共に、予備メモリ２０の
第２のメモリセル２０９も選択状態になる。第１のメモ
リセル１０１、１０２、・・・、１０４が消去される場
合は第２のメモリセル２０９も同時に消去され、第１の
メモリセル１０１、１０２、・・・、１０４、及び、第
２のめもりせる２０９の内容は全て０になる。又、第１
のメモリセル１０１、１０２、・・・、１０４にデータ
を書込む場合、セルの内容を１にする必要のあるメモリ
セルに対してのみ書込みが行われるが、このとき第２の
メモリセル２０９には必ず１が書込まれる。
メモリ１０の第１のメモリセル１０１、１０２、・・
・、１０４が選択状態になると共に、予備メモリ２０の
第２のメモリセル２０９も選択状態になる。第１のメモ
リセル１０１、１０２、・・・、１０４が消去される場
合は第２のメモリセル２０９も同時に消去され、第１の
メモリセル１０１、１０２、・・・、１０４、及び、第
２のめもりせる２０９の内容は全て０になる。又、第１
のメモリセル１０１、１０２、・・・、１０４にデータ
を書込む場合、セルの内容を１にする必要のあるメモリ
セルに対してのみ書込みが行われるが、このとき第２の
メモリセル２０９には必ず１が書込まれる。
【００２８】従って、第１のメモリセル１０１、１０
２、・・・、１０４の全てのセルに０を書込む場合、第
１のメモリセル１０１、１０２、・・・、１０４の何れ
のセルにも書込み動作は行われないが、この場合でも第
２のメモリセル２０９には必ず１が書込まれる。このよ
うにすれば、ワード線２１上のメモリセルの中で、常に
１が書込まれる第２のメモリセル２０９に対しての消去
／書込みの回数がいちばん多くなるので、第２のメモリ
セル２０９がいちばん使用条件の厳しいセルとなる。
２、・・・、１０４の全てのセルに０を書込む場合、第
１のメモリセル１０１、１０２、・・・、１０４の何れ
のセルにも書込み動作は行われないが、この場合でも第
２のメモリセル２０９には必ず１が書込まれる。このよ
うにすれば、ワード線２１上のメモリセルの中で、常に
１が書込まれる第２のメモリセル２０９に対しての消去
／書込みの回数がいちばん多くなるので、第２のメモリ
セル２０９がいちばん使用条件の厳しいセルとなる。
【００２９】さらに、第１のメモリセル１０１、１０
２、・・・、１０４の何れかのデータを読出す場合に
は、同時に第２のメモリセル２０９のデータの読出しも
行い、セル内容に１が保持されているかどうかをみるこ
とによって劣化状況の検出をする。
２、・・・、１０４の何れかのデータを読出す場合に
は、同時に第２のメモリセル２０９のデータの読出しも
行い、セル内容に１が保持されているかどうかをみるこ
とによって劣化状況の検出をする。
【００３０】予備メモリ２０の中の各メモリセルは、同
一ワード線上のメインメモリ１０の各メモリセルに書込
みの動作が発生する度に必ず１が書込まれるため、同一
ワード線上ではいちばん劣化が進むことになり、メイン
メモリ１０と予備メモリ２０に対する消去／書込みの条
件を等しくした場合でも、予備メモリ２０によって劣化
状況の確認が可能である。
一ワード線上のメインメモリ１０の各メモリセルに書込
みの動作が発生する度に必ず１が書込まれるため、同一
ワード線上ではいちばん劣化が進むことになり、メイン
メモリ１０と予備メモリ２０に対する消去／書込みの条
件を等しくした場合でも、予備メモリ２０によって劣化
状況の確認が可能である。
【００３１】メインメモリ１０に属する各メモリセルの
中で、書込みの度に必ず１が書込まれるメモリセルがあ
る場合、同一ワード線上に属する予備メモリと劣化の進
み具合が等しくなるが、これは予備メモリ２０に対する
書込みの条件を、メインメモリ１０に対する書込みの条
件よりも厳しく設定することにより、予備メモリ２０に
属するメモリセルの使用条件を厳しくすることが可能で
ある。
中で、書込みの度に必ず１が書込まれるメモリセルがあ
る場合、同一ワード線上に属する予備メモリと劣化の進
み具合が等しくなるが、これは予備メモリ２０に対する
書込みの条件を、メインメモリ１０に対する書込みの条
件よりも厳しく設定することにより、予備メモリ２０に
属するメモリセルの使用条件を厳しくすることが可能で
ある。
【００３２】端子ＥＲと端子ＷＲはそれぞれ消去信号ｅ
ｒａｓｅと書込み信号ｗｒｉｔｅの入力端子であり、メ
インメモリ１０の消去／書込みタイミングを制御する信
号である。
ｒａｓｅと書込み信号ｗｒｉｔｅの入力端子であり、メ
インメモリ１０の消去／書込みタイミングを制御する信
号である。
【００３３】予備メモリ２０の消去／書込みのタイミン
グは、消去信号ｅｒａｓｅと書込み信号ｗｒｉｔｅをタ
イミング制御回路３４によってタイミングを変更した信
号ｅｒａｓｅ’、及び、ｗｒｉｔｅ’によって制御す
る。端子ＲＤと端子ＰＲはそれぞれ読出し信号ｒｅａｄ
とプリチャージ信号ｐｒｅｃｈの入力端子であり、読出
し信号ｒｅａｄによってデータの読出しモードを制御
し、プリチャージ信号ｐｒｅｃｈによってデータの読出
しモードを制御し、プリチャージ信号ｐｒｅｃｈによっ
て指定したアドレスからデータを読出すタイミングを制
御する。読出したデータは入出力バッファ１を通して端
子ＤＩＯから出力され、同時に予備メモリ２０の劣化状
況の検出でエラーが発生した場合には、端子ＡＬから警
報信号ａｌａｒｍが出力される。
グは、消去信号ｅｒａｓｅと書込み信号ｗｒｉｔｅをタ
イミング制御回路３４によってタイミングを変更した信
号ｅｒａｓｅ’、及び、ｗｒｉｔｅ’によって制御す
る。端子ＲＤと端子ＰＲはそれぞれ読出し信号ｒｅａｄ
とプリチャージ信号ｐｒｅｃｈの入力端子であり、読出
し信号ｒｅａｄによってデータの読出しモードを制御
し、プリチャージ信号ｐｒｅｃｈによってデータの読出
しモードを制御し、プリチャージ信号ｐｒｅｃｈによっ
て指定したアドレスからデータを読出すタイミングを制
御する。読出したデータは入出力バッファ１を通して端
子ＤＩＯから出力され、同時に予備メモリ２０の劣化状
況の検出でエラーが発生した場合には、端子ＡＬから警
報信号ａｌａｒｍが出力される。
【００３４】次に、本発明の第１の実施の形態のＥＥＰ
ＲＯＭの動作を説明する。
ＲＯＭの動作を説明する。
【００３５】データを書込む場合を説明する。ここでは
先頭ブロックである第１のメモリセル１０１、１０２、
・・・、１０４に書込みを行う場合を例にとる。
先頭ブロックである第１のメモリセル１０１、１０２、
・・・、１０４に書込みを行う場合を例にとる。
【００３６】初めにブロックに書込まれているデータを
消去する。ＥＲ端子より消去信号ｅｒａｓｅが入力され
ることにより、メインメモリ１０の第１のメモリセル１
０１、１０２、・・・、１０４の保持内容が消去され、
同時に予備メモリ２０の第２のメモリセル２０９の保持
内容が消去される。
消去する。ＥＲ端子より消去信号ｅｒａｓｅが入力され
ることにより、メインメモリ１０の第１のメモリセル１
０１、１０２、・・・、１０４の保持内容が消去され、
同時に予備メモリ２０の第２のメモリセル２０９の保持
内容が消去される。
【００３７】次に、データの書込みを行う。書込みを行
うメモリセルは消去により全て０になっているので、書
込みはデータを１にするメモリセルに対してのみ行われ
る。ＷＲ端子より書込み信号ｗｒｉｔｅが入力されるこ
とにより、ブロックにデータが書込まれる。このとき予
備メモリ２０のメモリセルに対しては、常に１を書込む
ように設定しておく。なお、消去／書込み時間に関して
は、タイミング制御回路３４を通すことによって、図２
に示したようにメインメモリ１０と予備メモリ２０で波
形のタイミングを変える。
うメモリセルは消去により全て０になっているので、書
込みはデータを１にするメモリセルに対してのみ行われ
る。ＷＲ端子より書込み信号ｗｒｉｔｅが入力されるこ
とにより、ブロックにデータが書込まれる。このとき予
備メモリ２０のメモリセルに対しては、常に１を書込む
ように設定しておく。なお、消去／書込み時間に関して
は、タイミング制御回路３４を通すことによって、図２
に示したようにメインメモリ１０と予備メモリ２０で波
形のタイミングを変える。
【００３８】消去時は、メインメモリ１０に対しては消
去信号ｅｒａｓｅにより５ｍｓ、予備メモリ２０に対し
ては消去信号ｅｒａｓｅ’により６ｍｓ、書込み時は、
メインメモリ１０に対しては書込み信号ｗｒｉｔｅによ
り５ｍｓ、予備メモリ２０に対しては書込み信号ｗｒｉ
ｔｅ’により４ｍｓというように設定する。
去信号ｅｒａｓｅにより５ｍｓ、予備メモリ２０に対し
ては消去信号ｅｒａｓｅ’により６ｍｓ、書込み時は、
メインメモリ１０に対しては書込み信号ｗｒｉｔｅによ
り５ｍｓ、予備メモリ２０に対しては書込み信号ｗｒｉ
ｔｅ’により４ｍｓというように設定する。
【００３９】こうすることにより、消去／書込み時間の
合計は等しいまま、予備メモリに対する書込み条件の方
を厳しく設定することが出来る。メインメモリ１０も予
備メモリ２０も同じ様に劣化していくので、メインメモ
リ１０よりも先に、書込み条件が厳しい予備メモリ２０
に対する書込みが出来なくなる。図５は前記タイミング
制御回路の一例で、カウンタを用いることによって予備
メモリ２０に対する消去／書込み信号のタイミングを制
御する。
合計は等しいまま、予備メモリに対する書込み条件の方
を厳しく設定することが出来る。メインメモリ１０も予
備メモリ２０も同じ様に劣化していくので、メインメモ
リ１０よりも先に、書込み条件が厳しい予備メモリ２０
に対する書込みが出来なくなる。図５は前記タイミング
制御回路の一例で、カウンタを用いることによって予備
メモリ２０に対する消去／書込み信号のタイミングを制
御する。
【００４０】読出しはブロック毎ではなくアドレスを指
定して行うが、例えば、前記先頭ブロックに属するアド
レスのデータを読出す場合、対応する予備メモリ２０の
第２のメモリセル２０９に書込んであるデータを読出
し、データが１ではなかった場合、警報信号を発するよ
うにする。
定して行うが、例えば、前記先頭ブロックに属するアド
レスのデータを読出す場合、対応する予備メモリ２０の
第２のメモリセル２０９に書込んであるデータを読出
し、データが１ではなかった場合、警報信号を発するよ
うにする。
【００４１】これは、予備メモリ２０に対して正常に書
込み動作を行えなくなった時点では、メインメモリ１０
の劣化もかなり進んでおり、寿命がつきることが容易に
推測されるからである。
込み動作を行えなくなった時点では、メインメモリ１０
の劣化もかなり進んでおり、寿命がつきることが容易に
推測されるからである。
【００４２】図３は読出しの際に使用されるデータ比較
回路３１の一例である。このデータ比較回路３１は、読
出し信号ｒｅａｄが１になっている間のみプリチャージ
信号ｐｒｅｃｈを入力し、前記プリチャージ信号ｐｒｅ
ｃｈが立下がることによって指定したアドレスのデータ
を読みにいき、それと同時に、読みにいくアドレスに対
応した予備メモリ２０のデータをチェックする。
回路３１の一例である。このデータ比較回路３１は、読
出し信号ｒｅａｄが１になっている間のみプリチャージ
信号ｐｒｅｃｈを入力し、前記プリチャージ信号ｐｒｅ
ｃｈが立下がることによって指定したアドレスのデータ
を読みにいき、それと同時に、読みにいくアドレスに対
応した予備メモリ２０のデータをチェックする。
【００４３】波形４１は図３の点Ａの箇所の波形、同様
に、４２、４３、４４、４５はそれぞれ点Ｂ、Ｃ、Ｄ、
Ｅの箇所の波形である（図４参照）。
に、４２、４３、４４、４５はそれぞれ点Ｂ、Ｃ、Ｄ、
Ｅの箇所の波形である（図４参照）。
【００４４】点Ａに於ける信号は、読出し信号ｒｅａｄ
が０の場合には常に０、読出し信号ｒｅａｄが１の場合
にはプリチャージ信号ｐｒｅｃｈと等価になる。点Ｂ、
点Ｃ、点Ｄの信号は、それぞれの手前から半周期遅れる
ので、これによって得られた１周期半遅れの信号と、プ
リチャージ信号ｐｒｅｃｈとをＮＡＮＤ４７の入力と
し、この出力信号を使って予備メモリ２０から読出され
たデータをチェックするタイミングを合わせる。予備メ
モリ２０から正常にデータが読出されなかった場合に
は、警報信号として、端子ＡＬに１が出力される。
が０の場合には常に０、読出し信号ｒｅａｄが１の場合
にはプリチャージ信号ｐｒｅｃｈと等価になる。点Ｂ、
点Ｃ、点Ｄの信号は、それぞれの手前から半周期遅れる
ので、これによって得られた１周期半遅れの信号と、プ
リチャージ信号ｐｒｅｃｈとをＮＡＮＤ４７の入力と
し、この出力信号を使って予備メモリ２０から読出され
たデータをチェックするタイミングを合わせる。予備メ
モリ２０から正常にデータが読出されなかった場合に
は、警報信号として、端子ＡＬに１が出力される。
【００４５】このようにして、メインメモリ１０に対し
て消去／書込み動作が起こったとき、同時に予備メモリ
２０に対し、より厳しい条件で書込みを行い、読出し時
に予備メモリに保持されているデータを確認することに
より、メインメモリ１０が正常に動作しなくなる以前に
寿命がつきることを判断出来る。
て消去／書込み動作が起こったとき、同時に予備メモリ
２０に対し、より厳しい条件で書込みを行い、読出し時
に予備メモリに保持されているデータを確認することに
より、メインメモリ１０が正常に動作しなくなる以前に
寿命がつきることを判断出来る。
【００４６】次に、本発明の第２の実施の形態について
図７を参照して説明する。本発明のＥＥＰＲＯＭは、予
備メモリ２０の使用条件をメインメモリ１０の使用条件
よりも厳しくすることによって実現している。従って、
使用開始前に、予備メモリ２０に対して消去／書込み
を、例えば、５千回程度行っておくことによって、予備
メモリ２０がメインメモリ１０よりも劣化が進んだ状態
になるので、予備メモリ２０に対する消去／書込み時間
とメインメモリ１０に対する消去／書込み時間を全く同
じにしても、同様の効果が得られる。予備メモリ２０の
みに消去／書込みを行う場合、入力端子ＳＥＬよりセレ
クト信号ｓｅｌｅｃｔを入力してゲート入力を切替え
る。
図７を参照して説明する。本発明のＥＥＰＲＯＭは、予
備メモリ２０の使用条件をメインメモリ１０の使用条件
よりも厳しくすることによって実現している。従って、
使用開始前に、予備メモリ２０に対して消去／書込み
を、例えば、５千回程度行っておくことによって、予備
メモリ２０がメインメモリ１０よりも劣化が進んだ状態
になるので、予備メモリ２０に対する消去／書込み時間
とメインメモリ１０に対する消去／書込み時間を全く同
じにしても、同様の効果が得られる。予備メモリ２０の
みに消去／書込みを行う場合、入力端子ＳＥＬよりセレ
クト信号ｓｅｌｅｃｔを入力してゲート入力を切替え
る。
【００４７】
【発明の効果】以上の説明により、本発明の第１の効果
は、書込み回数を固定する従来方法に比べ、個々のメモ
リセルの特性に合わせた使用が出来るという点である。
その理由は、メインメモリに消去／書込みを行う度に、
対応する予備メモリを消去し、且つ、１を書込むので、
予備メモリの劣化状態はメインメモリの劣化状態の最悪
のメモリセルと同等、又はそれよりも劣化している状態
になっているため、予備メモリの劣化状態を検出するこ
とによってメインメモリの劣化状態を判断出来るからで
ある。
は、書込み回数を固定する従来方法に比べ、個々のメモ
リセルの特性に合わせた使用が出来るという点である。
その理由は、メインメモリに消去／書込みを行う度に、
対応する予備メモリを消去し、且つ、１を書込むので、
予備メモリの劣化状態はメインメモリの劣化状態の最悪
のメモリセルと同等、又はそれよりも劣化している状態
になっているため、予備メモリの劣化状態を検出するこ
とによってメインメモリの劣化状態を判断出来るからで
ある。
【００４８】本発明の第２の効果は、必要になる余分な
メモリの数が少なくて済むという点で、その理由は、カ
ウンタとして用意する場合には、書込むブロック毎に１
０数ビットは必要になるが、本発明のメモリセルの特性
を検出する用途としては、ブロック毎に１個用意すれば
充分だからである。
メモリの数が少なくて済むという点で、その理由は、カ
ウンタとして用意する場合には、書込むブロック毎に１
０数ビットは必要になるが、本発明のメモリセルの特性
を検出する用途としては、ブロック毎に１個用意すれば
充分だからである。
【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置を示す回路図である。
憶装置を示す回路図である。
【図２】メモリに対して消去／書込みを行う場合のタイ
ミング波形図である。
ミング波形図である。
【図３】第１の実施の形態のデータ比較回路の回路図で
ある。
ある。
【図４】第１の実施の形態のデータ比較回路のタイミン
グ波形図である。
グ波形図である。
【図５】第１の実施の形態のタイミング制御回路の回路
図である。
図である。
【図６】第１の実施の形態のタイミング制御回路のタイ
ミング波形図である。
ミング波形図である。
【図７】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図８】メモリセルの消去／書込みスピードの経時変化
を示す特性図である。
を示す特性図である。
【図９】従来のカウンタを用いた回路の回路図の一例で
ある。
ある。
１ 入出力バッファ ２，３２ センスアンプ ３，３３ データ書込み回路 ４ マルチプレクサ ５，６ デコーダ回路 ７，１８ 高電圧制御回路 ８，１９ 電圧制御 ９ アドレスバッファ １０ メインメモリ １１〜１５ ビット線 １６ カウンタ用メモリ １７ カウンタ制御部 ２０ 予備メモリ ２１〜２４ ワード線 ３１ データ比較回路 ３４ タイミング制御回路 ４１ 点Ａに於ける波形 ４２ 点Ｂに於ける波形 ４３ 点Ｃに於ける波形 ４４ 点Ｄに於ける波形 ４５ 点Ｅに於ける波形 ４６，８１ インバータ ４７，５９ ＮＡＮＤ ４８，７１〜７５ トランスファゲート ５１ 点ｆに於ける波形 ５２ 点ｇに於ける波形 ５３ 点ｈに於ける波形 ５４ 点ｊに於ける波形 ５５ 点ｋにおける波形 ５６ ＳＲフリップフロップ ５７ カウンタ ５８ ＯＲ ６０ ＡＮＤ １０１〜１３４ 第１のメモリセル ２０９〜２３９ 第２のメモリセル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 29/00
Claims (4)
- 【請求項１】 電気的に書換えが可能な第１の半導体記
憶素子と、前記第１の半導体記憶素子に対し選択的に書
込み／読出しが可能な第１の記憶手段と、前記第１の記
憶素子と同様な工程で形成し、前記第１の記憶素子の劣
化状況を検出するための第２の半導体記憶素子と、前記
第２の半導体記憶素子に対し選択的に書込み／読出しが
可能な第２の記憶手段と、前記第２の半導体記憶素子に
記憶されている値と前記第２の半導体記憶素子に記憶さ
せる値とを比較するデータ比較手段と、前記第１の記憶
手段の入力となる第１の書込み信号および第１の消去信
号のそれぞれのパルス幅を各々可変させ、前記第２の記
憶手段の入力となる第２の書込み信号および第２の消去
信号を生成するタイミング制御手段とを備え、前記第１
の書込み信号および前記第１の消去信号のそれぞれのパ
ルス幅の合計と、前記第２の書込み信号および前記第２
の消去信号のそれぞれのパルス幅の合計とを等しくし、
前記第２の半導体記憶素子に対し常に”１”レベルを書
き込み、前記第２の半導体記憶素子に対する書き込み条
件を前記第１の半導体記憶素子に対する書き込み条件よ
り厳しい設定とすることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 前記第２の書込み信号のパルス幅が、前
記第１の書込み信号のパルス幅に対して小さいことを特
徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第２の消去信号のパルス幅が、前記
第１の消去信号のパルス幅に対して大きいことを特徴と
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第２の半導体記憶素子に対してのみ
消去／書込みを行うためにゲート入力を切替える手段を
備えたことを特徴とする請求項１記載の不揮発性半導体
記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26342497A JP3204379B2 (ja) | 1997-09-29 | 1997-09-29 | 不揮発性半導体記憶装置 |
| CN98120106A CN1216388A (zh) | 1997-09-29 | 1998-09-29 | 非易失存储装置及退化检测方法 |
| US09/161,674 US6188603B1 (en) | 1997-09-29 | 1998-09-29 | Nonvolatile memory device |
| KR1019980040532A KR100338273B1 (ko) | 1997-09-29 | 1998-09-29 | 비휘발성메모리장치및열화검출방법 |
| EP98118421A EP0905711A3 (en) | 1997-09-29 | 1998-09-29 | Nonvolatile memory device and deterioration detecting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26342497A JP3204379B2 (ja) | 1997-09-29 | 1997-09-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102592A JPH11102592A (ja) | 1999-04-13 |
| JP3204379B2 true JP3204379B2 (ja) | 2001-09-04 |
Family
ID=17389310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26342497A Expired - Fee Related JP3204379B2 (ja) | 1997-09-29 | 1997-09-29 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6188603B1 (ja) |
| EP (1) | EP0905711A3 (ja) |
| JP (1) | JP3204379B2 (ja) |
| KR (1) | KR100338273B1 (ja) |
| CN (1) | CN1216388A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028427A (ja) * | 1999-07-14 | 2001-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3877121B2 (ja) * | 2000-01-19 | 2007-02-07 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3875570B2 (ja) | 2001-02-20 | 2007-01-31 | 株式会社東芝 | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
| JP3965287B2 (ja) * | 2001-10-09 | 2007-08-29 | シャープ株式会社 | 不揮発性半導体記憶装置およびその書き込み時間決定方法 |
| DE10233085B4 (de) * | 2002-07-19 | 2014-02-20 | Dendron Gmbh | Stent mit Führungsdraht |
| CN1301464C (zh) * | 2002-12-10 | 2007-02-21 | 威盛电子股份有限公司 | 容错存储器模块电路 |
| US7154368B2 (en) * | 2003-10-15 | 2006-12-26 | Actown Electricoil, Inc. | Magnetic core winding method, apparatus, and product produced therefrom |
| DE102004034042A1 (de) * | 2004-07-13 | 2006-02-09 | Endress + Hauser Gmbh + Co. Kg | Elektronisches Gerät mit einem nicht flüchtigen beschreibbaren Datenspeicher |
| DE102005020808B3 (de) * | 2005-05-04 | 2006-07-20 | Micronas Gmbh | Nichtflüchtige Speichereinrichtung mit einer Programmier- und Löschkontrolle |
| TWI312969B (en) | 2005-12-08 | 2009-08-01 | Mstar Semiconductor Inc | Operating nonvolatile memory method |
| JP4952718B2 (ja) * | 2006-09-06 | 2012-06-13 | 富士通株式会社 | 不揮発性メモリ |
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
| JP2009272026A (ja) * | 2008-05-12 | 2009-11-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPWO2011102126A1 (ja) * | 2010-02-22 | 2013-06-17 | パナソニック株式会社 | 不揮発性半導体記憶装置及び電子機器 |
| JP5801049B2 (ja) * | 2010-12-28 | 2015-10-28 | ラピスセミコンダクタ株式会社 | 半導体記憶装置へのデータの書込み方法及び半導体記憶装置 |
| WO2013012435A1 (en) | 2011-07-18 | 2013-01-24 | Hewlett-Packard Development Company, L.P. | Security parameter zeroization |
| US8848439B2 (en) * | 2012-08-24 | 2014-09-30 | Lsi Corporation | Threshold optimization for flash memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3315047A1 (de) * | 1983-04-26 | 1984-10-31 | Siemens AG, 1000 Berlin und 8000 München | Integrierte schaltung mit einem als nichtfluechtiger schreib-lese-speicher ausgestalteten anwendungsspeicher |
| JPS618798A (ja) * | 1984-06-21 | 1986-01-16 | Nec Corp | 不揮発性記憶装置 |
| JPS63291475A (ja) * | 1987-05-25 | 1988-11-29 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| JPH0664920B2 (ja) * | 1989-10-20 | 1994-08-22 | 株式会社東芝 | 不揮発性メモリ |
| JP2865807B2 (ja) * | 1990-05-28 | 1999-03-08 | 株式会社東芝 | 半導体記憶システム |
| ATA80592A (de) * | 1992-04-21 | 1995-06-15 | Vaillant Gmbh | Verfahren zum optimalen ausnutzen der speicherkapazität eines eeprom |
| JPH0778499A (ja) * | 1993-09-10 | 1995-03-20 | Advantest Corp | フラッシュメモリ試験装置 |
| JPH07254290A (ja) | 1994-03-15 | 1995-10-03 | Oki Electric Ind Co Ltd | Ｅｅｐｒｏｍ回路 |
| US5712815A (en) * | 1996-04-22 | 1998-01-27 | Advanced Micro Devices, Inc. | Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells |
-
1997
- 1997-09-29 JP JP26342497A patent/JP3204379B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-29 EP EP98118421A patent/EP0905711A3/en not_active Withdrawn
- 1998-09-29 CN CN98120106A patent/CN1216388A/zh active Pending
- 1998-09-29 KR KR1019980040532A patent/KR100338273B1/ko not_active IP Right Cessation
- 1998-09-29 US US09/161,674 patent/US6188603B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0905711A2 (en) | 1999-03-31 |
| US6188603B1 (en) | 2001-02-13 |
| CN1216388A (zh) | 1999-05-12 |
| JPH11102592A (ja) | 1999-04-13 |
| EP0905711A3 (en) | 2001-03-14 |
| KR100338273B1 (ko) | 2002-09-18 |
| KR19990030245A (ko) | 1999-04-26 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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