JP3877121B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，半導体記憶装置にかかり，特にアナログ値を記憶する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
米国特許Ｎｏ．５，６３８，３２０”Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ａｎａｌｏｇ Ｓｔｏｒａｇｅ ＥＰＲＯＭ ａｎｄ ＦＬＡＳＨ ＥＰＲＯＭ”にはアナログ値を記憶するＥＥＰＲＯＭ，フラッシュＥＰＲＯＭ等の不揮発性半導体記憶装置に関する技術が開示されている。
【０００３】
この不揮発性半導体記憶装置は，アナログ値を，メモリセルを構成するトランジスタ（以下，「メモリセルトランジスタ」という。）のデータ書き込みスレショルド電圧Ｖｒｔに一対一に対応させて記憶する。メモリセルに格納されているアナログ値は，メモリセルトランジスタのスレショルド電圧を測定することによって読み出される（再生される）。メモリセルトランジスタのスレショルド電圧Ｖｔとアナログ値の関係を図１１に示す。メモリセルトランジスタのスレショルド電圧Ｖｔは，消去状態にあるメモリセルトランジスタのスレショルド電圧Ｖｔ，または，メモリセルトランジスタのフローティングゲートに電子の過不足がない状態（電気的に中性な状態）でのスレショルド電圧Ｖｔ（以下，「イニシャルスレショルド電圧Ｖｔｉｎｔ」という）よりも高い範囲に設定される。そして，メモリセルトランジスタのフローティングゲートへの電子の注入量を正確に制御することによってアナログ値が記憶される。なお，フラッシュＥＰＲＯＭでは，アナログ値の書き込み手段として，一般的にチャネルホットエレクトロン注入が用いられている。
【０００４】
図１２は，フラッシュＥＰＲＯＭに対してアナログ値が書き込まれる際のメモリセルトランジスタのスレショルド電圧Ｖｒｔのデータ書き込み時間に対する特性を，コントロールゲート電圧Ｖｐｐ＝８Ｖ〜１３Ｖの範囲で示している。コントロールゲート電圧Ｖｐｐを変化させることによって，フローティングゲート中の必要な電荷量が変化し，この結果，メモリセルトランジスタの飽和スレショルド電圧Ｖｓｔが変化することになる。チャネルホットエレクトロン注入を用いた場合，飽和スレショルド電圧変化量ΔＶｓｔは，コントロールゲート電圧変化量ΔＶｐｐに直線的に比例する。
【０００５】
【発明が解決しようとする課題】
ところで，従来の半導体記憶装置において，あるメモリセルから電子が抜けてしまういわゆるデータ保持特性不良が発生した場合，そのメモリセルからは本来保持されているべきデータ（アナログ値）とは無関係に最小アナログ値が読み出されることになる。例えば，アドレスＮのメモリセルがデータ保持特性不良となり，前後のアドレスＮ−１，Ｎ＋１のメモリセルに高いアナログ値が格納されている場合は，出力されるアナログ信号に大きな歪みが含まれることになる。
【０００６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，あるメモリセルにおいてデータ保持特性不良が発生した場合であっても，かかる特性不良を補償し，ノイズの少ないアナログ信号を出力することが可能な半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために，本発明によれば，フローティングゲートに対して電子が注入されスレショルド電圧が調整されることによってアナログ値を格納するトランジスタから成る複数のメモリセルを有する半導体記憶装置が提供される。そして，この半導体記憶装置は，アドレスＮのメモリセルに格納されている第Ｎアナログ値を読み出す場合，アドレスＮのメモリセルに記憶可能なアナログ値の範囲に対応するスレショルド電圧の電圧範囲未満で，アドレスＮのメモリセルを構成するトランジスタのフローティングゲートが電気的に中性な状態であるときのスレショルド電圧以上の値を有する読み出し開始電圧を，アドレスＮのメモリセルを構成するトランジスタのコントロールゲートに対して印加することを特徴としている。かかる構成によれば，アドレスＮのメモリセルを構成するトランジスタのスレショルド電圧が所定の範囲（最小書き込みスレショルド電圧Ｖｒｔｍｉｎ〜最大書き込みスレショルド電圧Ｖｒｔｍａｘ）から低下していることを的確に検出することが可能となる。この検出結果からメモリセルにデータ保持特性不良が発生していると判断される。
【０００８】
そして，アドレスＮのメモリセルに格納されている第Ｎアナログ値を読み出す場合，アドレスＮのメモリセルを構成するトランジスタのコントロールゲートに対して印加する電圧を読み出し開始電圧から漸次上昇させることが好ましい。コントロールゲートに印加する電圧を読み出し開始電圧から上昇させ，アドレスＮのメモリセルを構成するトランジスタをターンオンさせることによって，トランジスタのスレショルド電圧を検出する。コントロールゲートに印加する電圧が，最小書き込みスレショルド電圧Ｖｒｔｍｉｎに達する前にトランジスタがターンオンした場合は，このトランジスタで構成されたメモリセルにデータ保持特性不良が発生していると判断される。
【０００９】
アドレスＮ−１のメモリセルから読み出した第Ｎ−１アナログ値を第Ｎ−１サイクルにおいて出力し，続く第Ｎサイクルにおいて，アドレスＮのメモリセルから読み出した第Ｎアナログ値，または，第Ｎ−１アナログ値のいずれかを選択して出力するようにしてもよい。アドレスＮのメモリセルにデータ保持特性不良が発生した場合，このメモリセルに格納されているアナログ値をそのまま出力したのでは，再生されるアナログ信号にノイズが重畳するおそれがある。本発明にかかる半導体記憶装置によれば，アナログＮのメモリセルにデータ保持不良が発生した場合に，アドレスＮのメモリセルに格納されているアナログ値に代えて，アドレスＮ−１のメモリセルに格納されているアナログ値を出力することによって，ノイズを抑えることが可能となる。
【００１０】
また，アドレスＮ−１のメモリセルから読み出した第Ｎ−１アナログ値と，アドレスＮ＋１のメモリセルから読み出した第Ｎ＋１アナログ値に基づき，ダミーアナログ値を生成し，アドレスＮのメモリセルから読み出した第Ｎアナログ値，または，ダミーアナログ値のいずれかを選択して出力するようにしてもよい。かかる半導体記憶装置によれば，アナログＮのメモリセルにデータ保持不良が発生した場合に，アドレスＮのメモリセルに格納されているアナログ値に代えてダミーアナログ値を出力し，ノイズを最小限に抑えることが可能となる。
【００１１】
そして，Ｎ−１アナログ値は，第Ｎ−１サイクルにおいて，アドレスＮ−１のメモリセルから読み出され出力されるとともに保持され，Ｎ＋１アナログ値は，アドレスＮのメモリセルから第Ｎアナログ値が読み出される第Ｎサイクルにおいて，アドレスＮ＋１のメモリセルから読み出されることが好ましい。かかる構成によれば，第Ｎサイクルにおいて，あらためてアドレスＮ−１のメモリセルからアナログ値を読み出す必要がなくなり，効率よくダミーアナログ値を生成することが可能となる。
【００１２】
ダミーアナログ値を第Ｎ−１アナログ値と第Ｎ＋１アナログ値との平均値とすれば，本来，アドレスＮのメモリセルに格納されているべきアナログ値に近似したダミーアナログ値を得ることが可能となる。
【００１３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００１４】
第１の実施の形態
本発明の第１の実施の形態にかかる半導体記憶装置としてのフラッシュメモリ１の構成を図１に示す。フラッシュメモリ１は，レベルシフタ１０，ゲート電圧スイッチ回路１５，ロウデコーダ２０，メモリセルアレイ３０，カラムデコーダ４０，センスアンプ５０，ビット線電圧発生回路６０，データ読み出しゲート電圧発生回路７０，コントロールロジック回路８０，ワンショット回路９０，高電圧発生回路１００，読み出しアナログ値保持回路１１０，およびアナログ信号出力回路１２０から構成されている。
【００１５】
レベルシフタ１０は，アナログ入力信号Ｖａ-ｉｎをデータ書き込み時のコントロールゲート電圧Ｖｐｐに一対一に変換し，このコントロールゲート電圧Ｖｐｐをゲート電圧スイッチ回路１５に供給する。
【００１６】
ゲート電圧スイッチ回路１５は，データ書き込み（Ｗｒｉｔｅ）時にはレベルシフタ１０から出力されるコントロールゲート電圧Ｖｐｐを選択し，データ読み出し（Ｒｅａｄ）時またはベリファイ（Ｖｅｒｉｆｙ）時にはデータ読み出しゲート電圧発生回路７０から出力されるデータ読み出し時のコントロールゲート電圧（ワード線電圧ＶＷＬ）を選択し，いずれか一方をロウデコーダ２０に供給する。
【００１７】
ロウデコーダ２０は，メモリセルトランジスタのコントロールゲートを制御する。
【００１８】
ビット線電圧発生回路６０は，データ書き込み時のビット線電圧をカラムデコーダ４０を介してメモリセルアレイ３０に供給する。
【００１９】
コントロールロジック回路８０は，データ書き込み時間等，周辺回路を含む回路の動作を制御する。
【００２０】
ワンショット回路９０は，データ書き込み終了信号ｗｐをコントロールロジック回路８０に対して出力する。
【００２１】
高電圧発生回路１００は，データ書き込み時のコントロールゲート電圧Ｖｐｐの最大電圧Ｖｈｈをレベルシフタ１０に供給する。
【００２２】
アナログ信号出力回路１２０は，読み出しアナログ値保持回路１１０が一時的に格納しているアナログ値ＶＡＯＵＴに従いアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００２３】
読み出しアナログ値保持回路１１０は，データ読み出し対象のメモリセルのスレショルド電圧Ｖｔに対応したアナログ値を一時的に格納する。読み出しアナログ値保持回路１１０は，図２に示すように，インバータ１１０−１，ＮＯＲゲート１１０−２，インバータ１１０−３，レベルシフタ１１０−４，１１０−５，トランスファゲート１１０−６，トランジスタ１１０−７，キャパシタ１１０−８，およびコンパレータ１１０−９から構成されている。
【００２４】
ＮＯＲゲート１１０−２の一方の入力端子には，インバータ１１０−１を介してセンスアンプ出力信号ＳＡＯＵＴが入力され，他方の入力端子には，コントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬが入力される。
【００２５】
ＮＯＲゲート１１０−２の出力端子は，インバータ１１０−３の入力端子およびレベルシフタ１１０−４の入力端子に共通接続されている。インバータ１１０−３の出力端子は，レベルシフタ１１０−５の入力端子に接続されている。レベルシフタ１１０−４の出力端子およびレベルシフタ１１０−５の出力端子はそれぞれ，トランスファゲート１１０−６の第１制御端子および第２制御端子に接続されている。
【００２６】
トランスファゲート１１０−６は，レベルシフタ１１０−４の出力が論理的高レベル（以下，「Ｈレベル」という）であって，レベルシフタ１１０−５の出力が論理的低レベル（以下，「Ｌレベル」という）のとき，データ読み出しゲート電圧発生回路７０から出力されたワード線電圧ＶＷＬをコンパレータ１１０−９の＋端子に供給する。対して，トランスファゲート１１０−６は，レベルシフタ１１０−４の出力がＬレベルであって，レベルシフタ１１０−５の出力がＨレベルのとき，ワード線電圧ＶＷＬがコンパレータ１１０−９の＋端子に供給されないようにオープン（オフ）状態となる。
【００２７】
コンパレータ１１０−９の＋端子には，ソース端子が接地されているトランジスタ１１０−７のドレイン端子，および，一端が接地されているキャパシタ１１０−８の他端が接続されている。トランジスタ１１０−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ１１０−９の＋端子は接地電位とされる。また，コンパレータ１１０−９の−端子には参照電圧ＶＲが印加されている。
【００２８】
以上のように構成された第１の実施の形態にかかるフラッシュメモリ１のデータ書き込み動作，およびデータ読み出し動作について説明する。なお，データ消去は，ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍｔ）トンネル電流を利用して行われる。
【００２９】
データ書き込みは，図３に示すように，データ書き込みサイクルとデータ書き込み状態（メモリセルトランジスタのスレショルド電圧Ｖｔ）を確認するベリファイサイクルが繰り返され実行される。
【００３０】
レベルシフタ１０は，高電圧発生回路１００から供給される電圧Ｖｈｈからアナログ入力信号Ｖａ−ｉｎに対応するコントロールゲート電圧Ｖｐｐを生成し，ゲート電圧スイッチ回路１５に供給する。ゲート電圧スイッチ回路１５は，レベルシフタ１０から供給されたコントロールゲート電圧Ｖｐｐを選択し，ロウデコーダ２０に供給する。そして，ロウデコーダ２０は，メモリセルアレイ３０に属するデータが書き込まれるメモリセル（以下，「選択メモリセル」という）を選択し，選択メモリセルが接続されているワード線ＷＬにコントロールゲート電圧Ｖｐｐを印加する。
【００３１】
続いて，カラムデコーダ４０は，ビット線電圧発生回路６０から出力されたデータ書き込みビット線電圧ＶＢＬＷを，選択メモリセルが接続されているビット線ＢＬに印加する。データ書き込みビット線電圧ＶＢＬＷは，ホットエレクトロンを生成するために十分なソース−ドレイン電流が確保できる値（例えば，６Ｖ）に設定されている。
【００３２】
データ書き込みビット線電圧ＶＢＬＷによって生成されたホットエレクトロンは，選択メモリセルトランジスタのフローティングゲートに注入される。これによって，選択メモリセルのスレショルド電圧Ｖｔが上昇する。
【００３３】
所定の時間（少なくとも，データ書き込みに要する最少時間）が経過した後，選択メモリセルに接続されているビット線ＢＬには，データ読み出しビット線電圧ＶＢＬＲ（例えば，１．５Ｖ以下）が印加され，ベリファイサイクルに移行する。
【００３４】
データ読み出しゲート電圧発生回路７０は，アナログ入力信号Ｖａ−ｉｎに対応するスレショルド電圧Ｖｔと同じ電圧レベルに調整されたワード線電圧ＶＷＬを，ゲート電圧スイッチ回路１５に対して出力する。ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０から供給されたワード線電圧ＶＷＬを選択し，ロウデコーダ２０に供給する。そして，ロウデコーダ２０は，選択メモリセルが接続されているワード線ＷＬにワード線電圧ＶＷＬを印加する。
【００３５】
ここで，センスアンプ５０によって，選択メモリセルからのデータ読み出し動作が行われる。選択メモリセルトランジスタのスレショルド電圧Ｖｔが目的とする電圧レベルＶｔｔに達している場合，センスアンプ５０は，例えばＬレベルのセンスアンプ出力信号ＳＡＯＵＴを，データ読み出しゲート電圧発生回路７０，コントロールロジック回路８０，ワンショット回路９０，および読み出しアナログ値保持回路１１０に対して出力する。Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたワンショット回路９０は，データ書き込み終了信号ｗｐをコントロールロジック回路８０に対して出力する。そして，コントロールロジック回路８０によってデータ書き込みが完了したと判断される。
【００３６】
これに対して，選択メモリセルトランジスタのスレショルド電圧Ｖｔが目的とする電圧レベルＶｔｔに達していない場合，センスアンプ５０は，例えばＨレベルのセンスアンプ出力信号ＳＡＯＵＴを出力する。ワンショット回路９０は，データ書き込み終了信号ｗｐをコントロールロジック回路８０に対して出力しないため，コントロールロジック回路８０は，再度，データ書き込み動作を行う必要があると判断する。このようにして，データ書き込みサイクルとベリファイサイクルが繰り返され，選択メモリセルトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応した値に設定されることになる。
【００３７】
次に，第１の実施の形態にかかるフラッシュメモリ１のデータ読み出し動作を説明する。読み出されるデータを格納している選択メモリセルのトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応する値に達しており，書き込み動作において，コントロールゲート電圧Ｖｐｐは，最小書き込みスレショルド電圧Ｖｒｔｍｉｎ＜Ｖｔ＜最大書き込みスレショルド電圧Ｖｒｔｍａｘの範囲に調節されている。なお，読み出されるデータが格納されている選択メモリセルのトランジスタのスレショルド電圧Ｖｔを検出することが，データ読み出し動作である。
【００３８】
図４は，第１の実施の形態にかかるフラッシュメモリ１のデータ読み出し動作を示すタイミングチャートである。図４において，選択メモリセルにデータ保持特性不良が発生し，このデータ保持特性不良を救済した場合を実線で示し，選択メモリセルが正常である場合を破線で示す。
【００３９】
まず，データ読み出し動作が開始されると，コントロールロジック回路８０は，データ読み出しゲート電圧発生回路７０および読み出しアナログ値保持回路１１０に対して，アクティブ状態（例えば，Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬを出力する。イネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路７０は，電圧ＶｒｔｍｉｎＬに調節されたワード線電圧ＶＷＬをゲート電圧スイッチ回路１５および読み出しアナログ値保持回路１１０に対して出力する。電圧ＶｒｔｍｉｎＬは，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧である（イニシャルスレショルド電圧Ｖｔｉｎｔと等しい電圧を含む）。
【００４０】
ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）は，データが書き込まれた選択メモリセルのスレショルド電圧Ｖｔよりも低いレベルであるため，選択メモリセルが正常な（すなわち，電子を正しく保持している）場合には，選択メモリセルトランジスタはオフ状態である。このため，カラムデコーダ４０を介してメモリセルアレイ３０に接続されているセンスアンプ５０から出力されるセンスアンプ出力信号ＳＡＯＵＴは，インアクティブ（例えばＬレベル）である。このＬレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ状態（例えば，Ｌレベル）とする。このＬレベルのイネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路７０は，出力するワード線電圧ＶＷＬを，最小書き込みスレショルド電圧Ｖｒｔｍｉｎから一定の傾きを持って最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００４１】
この間，センスアンプ５０は，カラムデコーダ４０を介して，選択メモリセルが接続されているビット線ＢＬと接続されており，データ読み出し動作，すなわち選択メモリセルトランジスタのスレショルド電圧Ｖｔの検出を行う。
【００４２】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔよりも低い間，選択メモリセルトランジスタは，オフ状態であり，センスアンプ出力信号ＳＡＯＵＴは，Ｌレベルである。そして，データ読み出しゲート電圧発生回路７０は，入力されるセンスアンプ出力信号ＳＡＯＵＴがＬレベルの間，出力するワード線電圧ＶＷＬを最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００４３】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔと同程度まで上昇したところで，選択メモリセルはオン状態となり，センスアンプ５０は，Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴをＨレベルに反転させる。Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路７０は，出力するワード線電圧ＶＷＬの上昇を停止し，一定レベルを保持する。これによって，ワード線ＷＬは，一定電圧に保持されることになる。
【００４４】
データ読み出しゲート電圧発生回路７０から出力されたワード線電圧ＶＷＬ，および，センスアンプ５０からセンスアンプ出力信号ＳＡＯＵＴは，読み出しアナログ値保持回路１１０に入力される。読み出しアナログ値保持回路１１０は，センスアンプ出力信号ＳＡＯＵＴがＨレベルの時，ワード線電圧ＶＷＬをスルーし，センスアンプ出力信号ＳＡＯＵＴがＬレベルの時，ワード線電圧ＶＷＬを保持する。また，イネーブル信号ＥＮＶｒｔｍｉｎＬは，Ｌレベルである。
【００４５】
アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路１１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００４６】
以上のように第１のデータ読み出しサイクルが終了し，続いて第２のデータ読み出しサイクルが開始されると，フラッシュメモリ１において，アナログ信号出力回路１２０以外の回路は，第１のデータ読み出しサイクルと略同一の動作を繰り返す。アナログ信号出力回路１２０は，第２のデータ読み出しサイクルにおいて読み出されたアナログ値ＶＡＯＵＴに応じたアナログ出力信号Ｖａ−ｏｕｔを出力する指示があるまで，前回のデータ読み出しサイクルすなわち第１のデータ読み出しサイクルにおいて読み出されたアナログ値ＶＡＯＵＴに応じたアナログ出力信号Ｖａ−ｏｕｔを継続して出力する。
【００４７】
以上のように，選択メモリセルからのデータ読み出し動作は，ワード線電圧ＶＷＬを変化させながら実施される。そして，メモリセルアレイ３０を構成するメモリセルが正常である場合，一般的にアナログ出力信号Ｖａ−ｏｕｔは，急激なレベル変化がない階段状の波形となる。なお，単位時間あたりのワード線ＷＬの電圧上昇率は，センスアンプ５０の構成やメモリセルアレイ３０に格納されているアナログデータの精度などに依存する。
【００４８】
ところで，従来のフラッシュメモリでは，上述のように，メモリセルアレイ３０に属するあるメモリセルにおいて電子が抜けてしまういわゆるデータ保持特性不良が発生した場合，アナログ出力信号Ｖａ−ｏｕｔにノイズが重畳するおそれがあった。本発明の第１の実施の形態にかかるフラッシュメモリ１は，あるメモリセルにデータ保持特性不良が発生した場合であっても，ノイズの少ないアナログ信号を出力することが可能とされている。以下，データ保持特性不良が発生し，トランジスタのスレショルド電圧が最小書き込みスレショルド電圧Ｖｒｔｍｉｎ以下に低下した選択メモリセルに対するデータ読み出し動作を説明する。なお，ここでは，第１のデータ読み出しサイクルにおいてメモリセルから正しいデータが読み出されており，続く第２のデータ読み出しサイクルにおいてデータ保持特性不良が発生したメモリセルからデータを読み出す場合に即して説明する。
【００４９】
第１のデータ読み出しサイクルではデータの読み出しが正常に行われているため，読み出しアナログ値保持回路１１０に備えられたキャパシタ１１０−８には，第１の読み出しサイクルでアクセスされたメモリセルのトランジスタのスレショルド電圧Ｖｒｔに対応するアナログ電圧が保持されている。
【００５０】
ここで，第２のデータ読み出しサイクルが開始されると，前回の第１のデータ読み出しサイクルと同様に，まず，データ読み出しゲート電圧発生回路７０は，ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）を出力する。ワード線電圧ＶＷＬは，ゲート電圧スイッチ回路１５およびロウデコーダ２０を経由して，メモリセルアレイ３０に属する選択メモリセルのコントロールゲートに印加される。このとき，データの読み出しが行われる選択メモリセルは，データ保持特性不良が発生し，スレショルド電圧Ｖｔが電圧ＶｒｔｍｉｎＬ未満に低下しているため，選択メモリセルは，オン状態を維持する。したがって，センスアンプ５０は，Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴを出力する。
【００５１】
Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路７０は，出力するワード線電圧ＶＷＬを電圧ＶｒｔｍｉｎＬに保持する。また，Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ化しない（ＨレベルからＬレベルに反転させない）。
【００５２】
そして，読み出しアナログ値保持回路１１０は，アクティブ状態（Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬが入力される。イネーブル信号ＥＮＶｒｔｍｉｎＬがＨレベルであるため，読み出しアナログ値保持回路１１０を構成するトランスファゲート１１０−６は，センスアンプ出力信号ＳＡＯＵＴの論理レベルとは無関係にオフ状態を維持し，キャパシタ１１０−８は，第１のデータ読み出しサイクルにおいてチャージされたアナログ電圧を保持し続ける。
【００５３】
アナログ信号出力回路１２０は，制御信号（クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路１１０が保持したアナログ値ＶＡＯＵＴを第２の読み出しサイクルにおける読み出しデータとして保持するとともに，対応するアナログ出力信号Ｖａ−ｏｕｔを出力する。このように，第１の実施の形態にかかるフラッシュメモリ１は，第１の読み出しサイクルにおいて出力したアナログ出力信号Ｖａ−ｏｕｔを第２の読み出しサイクルにおいて再度出力する。
【００５４】
第３のデータ読み出しサイクルでアクセスされるのは，データ保持特性不良が発生していない正常なメモリセルであり，格納されたアナログ入力信号Ｖａ−ｉｎに対応するアナログ出力信号Ｖａ−ｏｕｔが出力される。
【００５５】
以上のように，第１の実施の形態にかかるフラッシュメモリ１は，データ読み出しサイクルにおいて，データが読み出される選択メモリセルのトランジスタのコントロールゲートに対して，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧ＶｒｔｍｉｎＬを印加することによって，選択メモリセルにおけるデータ保持特性不良の発生を検出することが可能とされている。そして，選択メモリが不良であると検出された場合，一つ前のデータ読み出しサイクルにおいて読み出されたアナログ電圧を保持し，このアナログ電圧に対応するアナログ出力信号Ｖａ−ｏｕｔを現在のデータ読み出しサイクルでの読み出し結果として出力する。したがって，第１の実施の形態にかかるフラッシュメモリ１によれば，あるメモリセルにデータ保持特性不良が発生した場合であっても，この特性不良を的確に検出し，歪みの少ないアナログ出力信号Ｖａ−ｏｕｔを出力することが可能となる。
【００５６】
第２の実施の形態
第２の実施の形態にかかるフラッシュメモリ２を図５に示す。フラッシュメモリ２は，アドレスＮのメモリセルに格納されているデータを読み出す際，アドレスＮ−１およびアドレスＮ＋１のメモリセルに格納されているデータも読み出すことが可能なように構成されている。第２の実施の形態にかかるフラッシュメモリ２の回路構成は，第１の実施の形態にかかるフラッシュメモリ１の回路構成に対して，センスアンプ５０に代えてセンスアンプ２５０が備えられ，データ読み出しゲート電圧発生回路７０に代えてデータ読み出しゲート電圧発生回路２７０が備えられ，読み出しアナログ値保持回路１１０に代えて読み出しアナログ値保持回路２１０が備えられている点が異なる。
【００５７】
センスアンプ２５０は，センスアンプ５０が３個並列に配置された構成であり，データ読み出しゲート電圧発生回路２７０は，データ読み出しゲート電圧発生回路７０が３個並列に配置された構成であり，読み出しアナログ値保持回路２１０は，読み出しアナログ値保持回路１１０が３個並列に配置された構成である。そして，データ読み出しゲート電圧発生回路２７０から出力されるワード線電圧ＶＷＬの伝送ラインは３ビット幅であり，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴの伝送ラインは３ビット幅（センスアンプ出力信号ＳＡＯＵＴＮ，ＳＡＯＵＴＮ−１，ＳＡＯＵＴＮ＋１）である。
【００５８】
読み出しアナログ値保持回路２１０の回路構成を図６に示す。読み出しアナログ値保持回路２１０は，上述の通り，読み出しアナログ値保持回路１１０と略同一の機能・構成を有するサブ読み出しアナログ値保持回路２１０Ｎ，２１０Ｎ−１，２１０Ｎ＋１，および，これらを選択する選択回路２１１から構成されている。
【００５９】
サブ読み出しアナログ値保持回路２１０Ｎは，アドレスＮに対応しており，インバータ２１０Ｎ−１，ＮＯＲゲート２１０Ｎ−２，インバータ２１０Ｎ−３，レベルシフタ２１０Ｎ−４，２１０Ｎ−５，トランスファゲート２１０Ｎ−６，トランジスタ２１０Ｎ−７，キャパシタ２１０Ｎ−８，およびコンパレータ２１０Ｎ−９から構成されている。
【００６０】
ＮＯＲゲート２１０Ｎ−２の一方の入力端子には，インバータ２１０Ｎ−１を介して，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，他方の入力端子には，コントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力される。
【００６１】
ＮＯＲゲート２１０Ｎ−２の出力端子は，インバータ２１０Ｎ−３の入力端子およびレベルシフタ２１０Ｎ−４の入力端子に共通接続されている。インバータ２１０Ｎ−３の出力端子は，レベルシフタ２１０Ｎ−５の入力端子に接続されている。レベルシフタ２１０Ｎ−４の出力端子およびレベルシフタ２１０Ｎ−５の出力端子はそれぞれ，トランスファゲート２１０Ｎ−６の第１制御端子および第２制御端子に接続されている。
【００６２】
トランスファゲート２１０Ｎ−６は，レベルシフタ２１０Ｎ−４の出力がＨレベルであって，レベルシフタ２１０Ｎ−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬＮをコンパレータ２１０Ｎ−９の＋端子に供給する。対して，トランスファゲート２１０Ｎ−６は，レベルシフタ２１０Ｎ−４の出力がＬレベルであって，レベルシフタ２１０Ｎ−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮがコンパレータ２１０Ｎ−９の＋端子に供給されないようにオープン（オフ）状態となる。
【００６３】
コンパレータ２１０Ｎ−９の＋端子には，ソース端子が接地されているトランジスタ２１０Ｎ−７のドレイン端子，および，一端が接地されているキャパシタ２１０Ｎ−８の他端が接続されている。トランジスタ２１０Ｎ−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ２１０Ｎ−９の＋端子は接地電位とされる。また，コンパレータ２１０Ｎ−９の−端子には参照電圧ＶＲが印加されている。そして，コンパレータ２１０Ｎ−９の出力端子は，出力ノード２１０Ｎ−１０に接続されている。
【００６４】
サブ読み出しアナログ値保持回路２１０Ｎ＋１は，アドレスＮ＋１に対応しており，インバータ２１０Ｎ＋１−３，レベルシフタ２１０Ｎ＋１−４，２１０Ｎ＋１−５，トランスファゲート２１０Ｎ＋１−６，トランジスタ２１０Ｎ＋１−７，キャパシタ２１０Ｎ＋１−８，およびコンパレータ２１０Ｎ＋１−９から構成されている。
【００６５】
インバータ２１０Ｎ＋１−３の入力端子およびレベルシフタ２１０Ｎ＋１−４の入力端子には，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力される。インバータ２１０Ｎ＋１−３の出力端子は，レベルシフタ２１０Ｎ＋１−５の入力端子に接続されている。レベルシフタ２１０Ｎ＋１−４の出力端子およびレベルシフタ２１０Ｎ＋１−５の出力端子はそれぞれ，トランスファゲート２１０Ｎ＋１−６の第１制御端子および第２制御端子に接続されている。
【００６６】
トランスファゲート２１０Ｎ＋１−６は，レベルシフタ２１０Ｎ＋１−４の出力がＨレベルであって，レベルシフタ２１０Ｎ＋１−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬＮ＋１をコンパレータ２１０Ｎ＋１−９の＋端子に供給する。対して，トランスファゲート２１０Ｎ＋１−６は，レベルシフタ２１０Ｎ＋１−４の出力がＬレベルであって，レベルシフタ２１０Ｎ＋１−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮ＋１がコンパレータ２１０Ｎ＋１−９の＋端子に供給されないようにオープン（オフ）状態となる。
【００６７】
コンパレータ２１０Ｎ＋１−９の＋端子には，ソース端子が接地されているトランジスタ２１０Ｎ＋１−７のドレイン端子，および，一端が接地されているキャパシタ２１０Ｎ＋１−８の他端が接続されている。トランジスタ２１０Ｎ＋１−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ２１０Ｎ＋１−９の＋端子は接地電位とされる。また，コンパレータ２１０Ｎ＋１−９の−端子には参照電圧ＶＲが印加されている。そして，コンパレータ２１０Ｎ＋１−９の出力端子は，出力ノード２１０Ｎ＋１−１０に接続されている。
【００６８】
サブ読み出しアナログ値保持回路２１０Ｎ−１は，アドレスＮ−１に対応しており，インバータ２１０Ｎ−１−３，レベルシフタ２１０Ｎ−１−４，２１０Ｎ−１−５，トランスファゲート２１０Ｎ−１−６，トランジスタ２１０Ｎ−１−７，およびキャパシタ２１０Ｎ−１−８から構成されている。
【００６９】
インバータ２１０Ｎ−１−３の入力端子およびレベルシフタ２１０Ｎ−１−４の入力端子には，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ−１が入力される。インバータ２１０Ｎ−１−３の出力端子は，レベルシフタ２１０Ｎ−１−５の入力端子に接続されている。レベルシフタ２１０Ｎ−１−４の出力端子およびレベルシフタ２１０Ｎ−１−５の出力端子はそれぞれ，トランスファゲート２１０Ｎ−１−６の第１制御端子および第２制御端子に接続されている。
【００７０】
トランスファゲート２１０Ｎ−１−６は，レベルシフタ２１０Ｎ−１−４の出力がＨレベルであって，レベルシフタ２１０Ｎ−１−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬＮ−１を出力ノード２１０Ｎ−１−１０に供給する。対して，トランスファゲート２１０Ｎ−１−６は，レベルシフタ２１０Ｎ−１−４の出力がＬレベルであって，レベルシフタ２１０Ｎ−１−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮ−１が出力ノード２１０Ｎ−１−１０に供給されないようにオープン（オフ）状態となる。
【００７１】
出力ノード２１０Ｎ−１−１０には，ソース端子が接地されているトランジスタ２１０Ｎ−１−７のドレイン端子，および，一端が接地されているキャパシタ２１０Ｎ−１−８の他端が接続されている。トランジスタ２１０Ｎ−１−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従い出力ノード２１０Ｎ−１−１０は接地電位とされる。
【００７２】
選択回路２１１は，４入力ＮＡＮＤゲート２１１−１，インバータ２１１−２，レベルシフタ２１１−３，２１１−４，トランスファゲート２１１−５，２１１−６，２１１−７から構成されている。
【００７３】
４入力ＮＡＮＤゲート２１１−１は，第１入力端子にコントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力され，第２入力端子にセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，第３入力端子にセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力され，第４入力端子にセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ−１が入力されるように構成されている。そして，４入力ＮＡＮＤゲート２１１−１の出力端子は，インバータ２１１−２の入力端子，および，レベルシフタ２１１−３の入力端子に接続されている。
【００７４】
レベルシフタ２１１−３の出力端子およびレベルシフタ２１１−４の出力端子はそれぞれ，トランスファゲート２１１−５の第２制御端子および第１制御端子，トランスファゲート２１１−６の第１制御端子および第２制御端子，トランスファゲート２１１−７の第２制御端子および第１制御端子に接続されている。
【００７５】
トランスファゲート２１１−５は，レベルシフタ２１１−３の出力がＬレベルであって，レベルシフタ２１１−４の出力がＨレベルのとき，サブ読み出しアナログ値保持回路２１０Ｎ−１の出力ノード２１０Ｎ−１−１０をサブ読み出しアナログ値保持回路２１０Ｎ＋１に備えられたコンパレータ２１０Ｎ＋１−９の＋端子に電気的に接続する。対して，トランスファゲート２１１−５は，レベルシフタ２１１−３の出力がＨレベルであって，レベルシフタ２１１−４の出力がＬレベルのとき，サブ読み出しアナログ値保持回路２１０Ｎ−１の出力ノード２１０Ｎ−１−１０と，サブ読み出しアナログ値保持回路２１０Ｎ＋１に備えられたコンパレータ２１０Ｎ＋１−９の＋端子とを電気的に遮断するようにオープン（オフ）状態となる。
【００７６】
トランスファゲート２１１−６とトランスファゲート２１１−７は動作上，相補の関係にある。すなわち，レベルシフタ２１１−３の出力がＨレベルであって，レベルシフタ２１１−４の出力がＬレベルのとき，トランスファゲート２１１−６はオン状態となり，トランスファゲート２１１−７はオープン（オフ）状態となる。このとき，読み出しアナログ値保持回路２１０は，サブ読み出しアナログ値保持回路２１０Ｎからの出力をアナログ値ＶＡＯＵＴとして，アナログ信号出力回路１２０に供給する。対して，レベルシフタ２１１−３の出力がＬレベルであって，レベルシフタ２１１−４の出力がＨレベルのとき，トランスファゲート２１１−６はオープン（オフ）状態となり，トランスファゲート２１１−７はオン状態となる。このとき，読み出しアナログ値保持回路２１０は，サブ読み出しアナログ値保持回路２１０Ｎ＋１からの出力をアナログ値ＶＡＯＵＴとして，アナログ信号出力回路１２０に供給する。
【００７７】
以上のように構成された第２の実施の形態にかかるフラッシュメモリ２のデータ読み出し動作について説明する。なお，第２の実施の形態にかかるフラッシュメモリ２のデータ書き込み動作およびデータ消去動作は，第１の実施の形態にかかるフラッシュメモリ１のデータ書き込み動作およびデータ消去動作と略同一である。
【００７８】
読み出されるデータを格納している選択メモリセルのトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応する値に達しており，書き込み動作において，コントロールゲート電圧Ｖｐｐは，最小書き込みスレショルド電圧Ｖｒｔｍｉｎ＜Ｖｔ＜最大書き込みスレショルド電圧Ｖｒｔｍａｘの範囲に調節されている。
【００７９】
図７は，第２の実施の形態にかかるフラッシュメモリ２のデータ読み出し動作を示すタイミングチャートである。データが読み出される選択メモリのアドレスをＮとする。また，図７において，選択メモリセルにデータ保持特性不良が発生し，このデータ保持特性不良を救済した場合を実線で示し，選択メモリセルが正常である場合を破線で示す。
【００８０】
まず，データ読み出し動作が開始されると，コントロールロジック回路８０は，データ読み出しゲート電圧発生回路２７０および読み出しアナログ値保持回路２１０に対して，アクティブ状態（例えば，Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬＮを出力する。このイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力されたデータ読み出しゲート電圧発生回路２７０は，電圧ＶｒｔｍｉｎＬに調節されたワード線電圧ＶＷＬをゲート電圧スイッチ回路１５および読み出しアナログ値保持回路２１０に対して出力する。電圧ＶｒｔｍｉｎＬは，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧である（イニシャルスレショルド電圧Ｖｔｉｎｔと等しい電圧を含む）。
【００８１】
ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路２７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）は，データが書き込まれた選択メモリセルのスレショルド電圧Ｖｔよりも低いレベルであるため，選択メモリセルが正常な（すなわち，電子を正しく保持している）場合には，選択メモリセルトランジスタはオフ状態である。このため，カラムデコーダ４０を介してメモリセルアレイ３０に接続されているセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴは，インアクティブ（例えばＬレベル）である。Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ状態（例えば，Ｌレベル）とする。このＬレベルのイネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路２７０は，出力するワード線電圧ＶＷＬを，最小書き込みスレショルド電圧Ｖｒｔｍｉｎから一定の傾きを持って最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００８２】
この間，センスアンプ２５０は，カラムデコーダ４０を介して，選択メモリセルが接続されているビット線ＢＬと接続されており，データ読み出し動作，すなわち選択メモリセルトランジスタのスレショルド電圧Ｖｔの検出を行う。
【００８３】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔよりも低い間，選択メモリセルトランジスタは，オフ状態であり，センスアンプ出力信号ＳＡＯＵＴは，Ｌレベルである。そして，データ読み出しゲート電圧発生回路２７０は，入力されるセンスアンプ出力信号ＳＡＯＵＴがＬレベルの間，出力するワード線電圧ＶＷＬを最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００８４】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔと同程度まで上昇したところで，選択メモリセルはオン状態となり，センスアンプ２５０は，Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴをＨレベルに反転させる。Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路２７０は，出力するワード線電圧ＶＷＬの上昇を停止し，一定レベルを保持する。これによって，ワード線ＷＬは，一定の電位に保持されることになる。
【００８５】
データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬ，および，センスアンプ２５０からセンスアンプ出力信号ＳＡＯＵＴは，読み出しアナログ値保持回路２１０に入力される。読み出しアナログ値保持回路２１０は，センスアンプ出力信号ＳＡＯＵＴがＨレベルの時，ワード線電圧ＶＷＬをスルーし，センスアンプ出力信号ＳＡＯＵＴがＬレベルの時，ワード線電圧ＶＷＬを保持する。また，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｌレベルである。
【００８６】
ここで，アドレスＮのメモリセルに格納されているデータと同様に，アドレスＮ−１のメモリセルに格納されているデータおよびアドレスＮ＋１のメモリセルに格納されているデータも読み出しアナログ値保持回路２１０に保持される。
【００８７】
アドレスＮのメモリセルにデータ保持特性不良がない場合には，読み出しアナログ値保持回路２１０に備えられたトランスファゲート２１１−７はカットオフ状態となり，トランスファゲート２１１−６は，オン状態となる。そして，センスアンプ出力信号ＳＯＵＴＮに従ったアナログ値ＶＡＯＵＴがアナログ信号出力回路１２０に供給される。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路２１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００８８】
以上が，データ読み出しの対象となるアドレスＮのメモリセルがデータを正常に保持している場合のデータ読み出し動作である。これに対して，アドレスＮのメモリセルにデータ保持特性不良が発生した場合，すなわち，トランジスタのスレショルド電圧が最小書き込みスレショルド電圧Ｖｒｔｍｉｎ以下に低下した選択メモリセルに対するデータ読み出し動作を説明する。
【００８９】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合，読み出しアナログ値保持回路２１０に備えられたキャパシタ２１０Ｎ−８には正しいデータに対応する電圧は保持されておらず，１サイクル前のデータに対応する電圧が保持されている。これに対して，アドレスＮ−１のメモリセルおよびアドレスＮ＋１のメモリセルからは正常にデータの読み出しが行われ，キャパシタ２１０Ｎ−１−８およびキャパシタ２１０Ｎ＋１−８には正しいデータに対応する電圧が保持されている。アドレスＮのメモリセルにデータ保持特性不良が生じている場合，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｈレベルであり，アドレスＮ−１のメモリセル，アドレスＮのメモリセル，およびアドレスＮ＋１のメモリセルからデータの読み出しが完了したところで，トランスファゲート２１１−５がオンする。トランスファゲート２１１−５がオンすることによってキャパシタ２１０Ｎ−１−８とキャパシタ２１０Ｎ＋１−８が接続される。
【００９０】
キャパシタ２１０Ｎ−１−８に保持されている電圧がＶｒｔＮ−１であり，キャパシタ２１０Ｎ＋１−８に保持されている電圧がＶｒｔＮ＋１である場合，トランスファゲート２１１−５によってキャパシタ２１０Ｎ−１−８とキャパシタ２１０Ｎ＋１−８が接続されて発生する電圧ＶｒｔＮ’（ダミーアナログ値）は，以下の式によって求まる。なお，キャパシタ２１０Ｎ−１−８の静電容量ＣＮ−１とキャパシタ２１０Ｎ＋１−８の静電容量ＣＮ＋１は等しく，静電容量ＣＮとする。
【００９１】
VrtN'=(CN-1*VrtN-1+CN+1*VrtN+1)/(CN-1+CN+1)
=CN*(VrtN-1+VrtN+1)/(2*CN)
=(VrtN-1+VrtN+1)/2
【００９２】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合には，読み出しアナログ値保持回路２１０に備えられたトランスファゲート２１１−７は，オン状態となり，トランスファゲート２１１−６は，オフ状態となる。したがって，読み出しアナログ値保持回路２１０は，キャパシタ２１０Ｎ−８に保持されている電圧ＶｒｔＮに代えて，電圧ＶｒｔＮ’に基づきアナログ値ＶＡＯＵＴを生成し，このアナログ値ＶＡＯＵＴをアドレスＮのメモリセルからの読み出しデータとしてアナログ信号出力回路１２０に対して出力する。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路２１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００９３】
以上のように，第２の実施の形態にかかるフラッシュメモリ２は，第１の実施の形態にかかるフラッシュメモリ１と同様に，データ読み出しサイクルにおいて，データが読み出される選択メモリセルのトランジスタのコントロールゲートに対して，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧ＶｒｔｍｉｎＬを印加することによって，選択メモリセルにおけるデータ保持特性不良の発生を検出することが可能とされている。そして，第２の実施の形態にかかるフラッシュメモリ２は，アドレスＮのメモリセルからデータを読み出す際に，アドレスＮの前後のアドレスＮ−１およびアドレスＮ＋１のメモリセルからもデータを読み出すように構成されており，アドレスＮ−１のメモリセルから読み出したデータおよびアドレスＮ＋１から読み出したデータに基づき，アドレスＮのメモリセルに格納されているべきデータに近似したデータを生成することが可能とされている。したがって，第２の実施の形態にかかるフラッシュメモリ２によれば，アドレスＮのメモリセルにデータ保持特性不良が発生した場合であっても，アドレスＮのメモリセルからのデータ読み出し動作において，この特性不良を的確に検出し，アドレスＮの前後のアドレスＮ−１のメモリセルおよびアドレスＮ＋１のメモリセルそれぞれに格納されているデータに基づき，歪みの少ないアナログ出力信号Ｖａ−ｏｕｔを出力することが可能となる。
【００９４】
第３の実施の形態
第３の実施の形態にかかるフラッシュメモリ３を図８に示す。フラッシュメモリ３は，アドレスＮのメモリセルに格納されているデータを読み出す際，アドレスＮ＋１のメモリセルに格納されているデータも読み出すことが可能なように構成されている。第３の実施の形態にかかるフラッシュメモリ３の回路構成は，第１の実施の形態にかかるフラッシュメモリ１の回路構成に対して，センスアンプ５０に代えてセンスアンプ３５０が備えられ，データ読み出しゲート電圧発生回路７０に代えてデータ読み出しゲート電圧発生回路３７０が備えられ，読み出しアナログ値保持回路１１０に代えて読み出しアナログ値保持回路３１０が備えられている点が異なる。
【００９５】
センスアンプ３５０は，センスアンプ５０が２個並列に配置された構成であり，データ読み出しゲート電圧発生回路３７０は，データ読み出しゲート電圧発生回路７０が２個並列に配置された構成であり，読み出しアナログ値保持回路３１０は，読み出しアナログ値保持回路１１０が２個並列に配置された構成である。そして，データ読み出しゲート電圧発生回路３７０から出力されるワード線電圧ＶＷＬの伝送ラインは２ビット幅であり，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴの伝送ラインは２ビット幅（センスアンプ出力信号ＳＡＯＵＴＮ，ＳＡＯＵＴＮ＋１）である。
【００９６】
読み出しアナログ値保持回路３１０の回路構成を図９に示す。読み出しアナログ値保持回路３１０は，上述の通り，読み出しアナログ値保持回路１１０と略同一の機能・構成を有するサブ読み出しアナログ値保持回路３１０Ｎ，３１０Ｎ＋１，および，これらを選択する選択回路３１１から構成されている。
【００９７】
サブ読み出しアナログ値保持回路３１０Ｎは，アドレスＮに対応しており，インバータ３１０Ｎ−１，ＮＯＲゲート３１０Ｎ−２，インバータ３１０Ｎ−３，レベルシフタ３１０Ｎ−４，３１０Ｎ−５，トランスファゲート３１０Ｎ−６，トランジスタ３１０Ｎ−７，キャパシタ３１０Ｎ−８，およびコンパレータ３１０Ｎ−９から構成されている。
【００９８】
ＮＯＲゲート３１０Ｎ−２の一方の入力端子には，インバータ３１０Ｎ−１を介して，センスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，他方の入力端子には，コントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力される。
【００９９】
ＮＯＲゲート３１０Ｎ−２の出力端子は，インバータ３１０Ｎ−３の入力端子およびレベルシフタ３１０Ｎ−４の入力端子に共通接続されている。インバータ３１０Ｎ−３の出力端子は，レベルシフタ３１０Ｎ−５の入力端子に接続されている。レベルシフタ３１０Ｎ−４の出力端子およびレベルシフタ３１０Ｎ−５の出力端子はそれぞれ，トランスファゲート３１０Ｎ−６の第１制御端子および第２制御端子に接続されている。
【０１００】
トランスファゲート３１０Ｎ−６は，レベルシフタ３１０Ｎ−４の出力がＨレベルであって，レベルシフタ３１０Ｎ−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路３７０から出力されたワード線電圧ＶＷＬＮをコンパレータ３１０Ｎ−９の＋端子に供給する。対して，トランスファゲート３１０Ｎ−６は，レベルシフタ３１０Ｎ−４の出力がＬレベルであって，レベルシフタ３１０Ｎ−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮがコンパレータ３１０Ｎ−９の＋端子に供給されないようにオープン（オフ）状態となる。
【０１０１】
コンパレータ３１０Ｎ−９の＋端子には，ソース端子が接地されているトランジスタ３１０Ｎ−７のドレイン端子，および，一端が接地されているキャパシタ３１０Ｎ−８の他端が接続されている。トランジスタ３１０Ｎ−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ３１０Ｎ−９の＋端子は接地電位とされる。また，コンパレータ３１０Ｎ−９の−端子には参照電圧ＶＲが印加されている。そして，コンパレータ３１０Ｎ−９の出力端子は，出力ノード３１０Ｎ−１０に接続されている。読み出しアナログ値保持回路３１０は，出力ノード３１０Ｎ−１０からアナログ値ＶＡＯＵＴをアナログ信号出力回路１２０に対して出力する。
【０１０２】
サブ読み出しアナログ値保持回路３１０Ｎ＋１は，アドレスＮ＋１に対応しており，インバータ３１０Ｎ＋１−３，レベルシフタ３１０Ｎ＋１−４，３１０Ｎ＋１−５，トランスファゲート３１０Ｎ＋１−６，トランジスタ３１０Ｎ＋１−７，およびキャパシタ３１０Ｎ＋１−８から構成されている。
【０１０３】
インバータ３１０Ｎ＋１−３の入力端子およびレベルシフタ３１０Ｎ＋１−４の入力端子には，センスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力される。インバータ３１０Ｎ＋１−３の出力端子は，レベルシフタ３１０Ｎ＋１−５の入力端子に接続されている。レベルシフタ３１０Ｎ＋ １−４の出力端子およびレベルシフタ３１０Ｎ＋１−５の出力端子はそれぞれ，トランスファゲート３１０Ｎ＋１−６の第１制御端子および第２制御端子に接続されている。
【０１０４】
トランスファゲート３１０Ｎ＋１−６は，レベルシフタ３１０Ｎ＋１−４の出力がＨレベルであって，レベルシフタ３１０Ｎ＋１−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路３７０から出力されたワード線電圧ＶＷＬＮ＋１を出力ノード３１０Ｎ＋１−１０に供給する。対して，トランスファゲート３１０Ｎ＋１−６は，レベルシフタ３１０Ｎ＋１−４の出力がＬレベルであって，レベルシフタ３１０Ｎ＋１−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮ＋１が出力ノード３１０Ｎ＋１−１０に供給されないようにオープン（オフ）状態となる。
【０１０５】
出力ノード３１０Ｎ＋１−１０には，ソース端子が接地されているトランジスタ３１０Ｎ＋１−７のドレイン端子，および，一端が接地されているキャパシタ３１０Ｎ＋１−８の他端が接続されている。トランジスタ３１０Ｎ＋１−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従い出力ノード３１０Ｎ＋１−１０は接地電位とされる。
【０１０６】
選択回路３１１は，３入力ＮＡＮＤゲート３１１−１，インバータ３１１−２，レベルシフタ３１１−３，３１１−４，トランスファゲート３１１−５から構成されている。
【０１０７】
３入力ＮＡＮＤゲート３１１−１は，第１入力端子にコントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力され，第２入力端子にセンスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，第３入力端子にセンスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力されるように構成されている。そして，３入力ＮＡＮＤゲート３１１−１の出力端子は，インバータ３１１−２の入力端子，および，レベルシフタ３１１−３の入力端子に接続されている。
【０１０８】
レベルシフタ３１１−３の出力端子およびレベルシフタ３１１−４の出力端子はそれぞれ，トランスファゲート３１１−５の第２制御端子および第１制御端子に接続されている。
【０１０９】
トランスファゲート３１１−５は，レベルシフタ３１１−３の出力がＬレベルであって，レベルシフタ３１１−４の出力がＨレベルのとき，サブ読み出しアナログ値保持回路３１０Ｎ＋１の出力ノード３１０Ｎ＋１−１０をサブ読み出しアナログ値保持回路３１０Ｎに備えられたコンパレータ３１０Ｎ−９の＋端子に電気的に接続する。対して，トランスファゲート３１１−５は，レベルシフタ３１１−３の出力がＨレベルであって，レベルシフタ３１１−４の出力がＬレベルのとき，サブ読み出しアナログ値保持回路３１０Ｎ＋１の出力ノード３１０Ｎ＋１−１０を，サブ読み出しアナログ値保持回路３１０Ｎに備えられたコンパレータ３１０Ｎ−９の＋端子から電気的に遮断するようにオープン（オフ）状態となる。
【０１１０】
以上のように構成された第３の実施の形態にかかるフラッシュメモリ３のデータ読み出し動作について説明する。なお，第３の実施の形態にかかるフラッシュメモリ３のデータ書き込み動作およびデータ消去動作は，第１の実施の形態にかかるフラッシュメモリ１のデータ書き込み動作およびデータ消去動作と略同一である。
【０１１１】
読み出されるデータを格納している選択メモリセルのトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応する値に達しており，書き込み動作において，コントロールゲート電圧Ｖｐｐは，最小書き込みスレショルド電圧Ｖｒｔｍｉｎ＜Ｖｔ＜最大書き込みスレショルド電圧Ｖｒｔｍａｘの範囲に調節されている。
【０１１２】
図１０は，第３の実施の形態にかかるフラッシュメモリ３のデータ読み出し動作を示すタイミングチャートである。データが読み出される選択メモリのアドレスをＮとする。また，図１０において，選択メモリセルにデータ保持特性不良が発生し，このデータ保持特性不良を救済した場合を実線で示し，選択メモリセルが正常である場合を破線で示す。
【０１１３】
まず，データ読み出し動作が開始されると，コントロールロジック回路８０は，データ読み出しゲート電圧発生回路３７０および読み出しアナログ値保持回路３１０に対して，アクティブ状態（例えば，Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬＮを出力する。このイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力されたデータ読み出しゲート電圧発生回路３７０は，電圧ＶｒｔｍｉｎＬに調節されたワード線電圧ＶＷＬをゲート電圧スイッチ回路１５および読み出しアナログ値保持回路３１０に対して出力する。電圧ＶｒｔｍｉｎＬは，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧である（イニシャルスレショルド電圧Ｖｔｉｎｔと等しい電圧を含む）。
【０１１４】
ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路３７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）は，データが書き込まれた選択メモリセルのスレショルド電圧Ｖｔよりも低いレベルであるため，選択メモリセルが正常な（すなわち，電子を正しく保持している）場合には，選択メモリセルトランジスタはオフ状態である。このため，カラムデコーダ４０を介してメモリセルアレイ３０に接続されているセンスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴは，インアクティブ（例えばＬレベル）である。Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ状態（例えば，Ｌレベル）とする。このＬレベルのイネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路３７０は，出力するワード線電圧ＶＷＬを，最小書き込みスレショルド電圧Ｖｒｔｍｉｎから一定の傾きを持って最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【０１１５】
この間，センスアンプ３５０は，カラムデコーダ４０を介して，選択メモリセルが接続されているビット線ＢＬと接続されており，データ読み出し動作，すなわち選択メモリセルトランジスタのスレショルド電圧Ｖｔの検出を行う。
【０１１６】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔよりも低い間，選択メモリセルトランジスタは，オフ状態であり，センスアンプ出力信号ＳＡＯＵＴは，Ｌレベルである。そして，データ読み出しゲート電圧発生回路３７０は，入力されるセンスアンプ出力信号ＳＡＯＵＴがＬレベルの間，出力するワード線電圧ＶＷＬを最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【０１１７】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔと同程度まで上昇したところで，選択メモリセルはオン状態となり，センスアンプ３５０は，Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴをＨレベルに反転させる。Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路３７０は，出力するワード線電圧ＶＷＬの上昇を停止し，一定レベルを保持する。これによって，ワード線ＷＬは，一定の電位に保持されることになる。
【０１１８】
データ読み出しゲート電圧発生回路３７０から出力されたワード線電圧ＶＷＬ，および，センスアンプ３５０からセンスアンプ出力信号ＳＡＯＵＴは，読み出しアナログ値保持回路３１０に入力される。読み出しアナログ値保持回路３１０は，センスアンプ出力信号ＳＡＯＵＴがＨレベルの時，ワード線電圧ＶＷＬをスルーし，センスアンプ出力信号ＳＡＯＵＴがＬレベルの時，ワード線電圧ＶＷＬを保持する。また，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｌレベルである。
【０１１９】
ここで，アドレスＮのメモリセルに格納されているデータと同様に，アドレスＮ＋１のメモリセルに格納されているデータも読み出しアナログ値保持回路３１０に保持される。
【０１２０】
アドレスＮのメモリセルにデータ保持特性不良がない場合には，読み出しアナログ値保持回路３１０に備えられたトランスファゲート３１１−５はカットオフ状態となる。そして，センスアンプ出力信号ＳＯＵＴＮに従ったアナログ値ＶＡＯＵＴがアナログ信号出力回路１２０に供給される。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路３１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【０１２１】
以上が，データ読み出しの対象となるアドレスＮのメモリセルがデータを正常に保持している場合のデータ読み出し動作である。これに対して，アドレスＮのメモリセルにデータ保持特性不良が発生した場合，すなわち，トランジスタのスレショルド電圧が最小書き込みスレショルド電圧Ｖｒｔｍｉｎ以下に低下した選択メモリセルに対するデータ読み出し動作を説明する。
【０１２２】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合，読み出しアナログ値保持回路３１０に備えられたキャパシタ３１０Ｎ−８には正しいデータに対応する電圧は保持されておらず，１サイクル前のデータ，すなわちアドレスＮ−１のメモリセルに格納されているデータに対応する電圧が保持されている。これに対して，アドレスＮ＋１のメモリセルからは正常にデータの読み出しが行われ，キャパシタ３１０Ｎ＋１−８には正しいデータに対応する電圧が保持されている。アドレスＮのメモリセルにデータ保持特性不良が生じている場合，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｈレベルであり，アドレスＮのメモリセルおよびアドレスＮ＋１のメモリセルからデータの読み出しが完了したところで，トランスファゲート３１１−５がオンする。トランスファゲート３１１−５がオンすることによってキャパシタ３１０Ｎ−８とキャパシタ３１０Ｎ＋１−８が接続される。
【０１２３】
キャパシタ３１０Ｎ−８に保持されている電圧がＶｒｔＮ−１であり，キャパシタ３１０Ｎ＋１−８に保持されている電圧がＶｒｔＮ＋１である場合，トランスファゲート３１１−５によってキャパシタ３１０Ｎ−８とキャパシタ３１０Ｎ＋１−８が接続されて発生する電圧ＶｒｔＮ’’（ダミーアナログ値）は，以下の式によって求まる。なお，キャパシタ３１０Ｎ−８の静電容量ＣＮとキャパシタ３１０Ｎ＋１−８の静電容量ＣＮ＋１は等しく，静電容量ＣＮとする。
【０１２４】
VrtN''=(CN*VrtN-1+CN+1*VrtN+1)/(CN+CN+1)
=CN*(VrtN-1+VrtN+1)/(2*CN)
=(VrtN-1+VrtN+1)/2
【０１２５】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合には，読み出しアナログ値保持回路３１０は，キャパシタ３１０Ｎ−８に保持されている電圧ＶｒｔＮ−１に代えて，電圧ＶｒｔＮ’’に基づきアナログ値ＶＡＯＵＴを生成し，このアナログ値ＶＡＯＵＴをアドレスＮのメモリセルからの読み出しデータとしてアナログ信号出力回路１２０に対して出力する。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路３１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【０１２６】
以上のように，第３の実施の形態にかかるフラッシュメモリ３は，第１の実施の形態にかかるフラッシュメモリ１および第２の実施の形態にかかるフラッシュメモリ２と同様に，データ読み出しサイクルにおいて，データが読み出される選択メモリセルのトランジスタのコントロールゲートに対して，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧ＶｒｔｍｉｎＬを印加することによって，選択メモリセルにおけるデータ保持特性不良の発生を検出することが可能とされている。そして，第３の実施の形態にかかるフラッシュメモリ３は，アドレスＮのメモリセルからデータを読み出す際に，アドレスＮ＋１のメモリセルからもデータを読み出すように構成されており，１サイクル前にアドレスＮ−１のメモリセルから読み出したデータおよびアドレスＮ＋１から読み出したデータに基づき，アドレスＮのメモリセルに格納されているべきデータに近似したデータを生成することが可能とされている。したがって，第３の実施の形態にかかるフラッシュメモリ３によれば，アドレスＮのメモリセルにデータ保持特性不良が発生した場合であっても，アドレスＮのメモリセルからのデータ読み出し動作において，この特性不良を的確に検出することが可能であり，しかも，第２の実施の形態にかかるフラッシュメモリ２に比べて小規模な回路構成で，アドレスＮの前後のアドレスＮ−１のメモリセルおよびアドレスＮ＋１のメモリセルそれぞれに格納されているデータに基づき，歪みの少ないアナログ出力信号Ｖａ−ｏｕｔを出力することが可能となる。
【０１２７】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１２８】
【発明の効果】
以上説明したように，本発明にかかる半導体記憶装置によれば，メモリセルにおいてデータ保持特性不良が発生した場合であっても，かかる特性不良を的確に検出し，ノイズの少ないアナログ信号を出力することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるフラッシュメモリの構成を示すブロック図である。
【図２】図１のフラッシュメモリに備えられた読み出しアナログ値保持回路の回路図である。
【図３】図１のフラッシュメモリのデータ書き込み動作を示すタイミングチャートである。
【図４】図１のフラッシュメモリのデータ読み出し動作を示すタイミングチャートである。
【図５】本発明の第２の実施の形態にかかるフラッシュメモリの構成を示すブロック図である。
【図６】図５のフラッシュメモリに備えられた読み出しアナログ値保持回路の回路図である。
【図７】図５のフラッシュメモリのデータ読み出し動作を示すタイミングチャートである。
【図８】本発明の第３の実施の形態にかかるフラッシュメモリの構成を示すブロック図である。
【図９】図８のフラッシュメモリに備えられた読み出しアナログ値保持回路の回路図である。
【図１０】図８のフラッシュメモリのデータ読み出し動作を示すタイミングチャートである。
【図１１】一般的なフラッシュメモリを構成するメモリセルトランジスタのスレショルド電圧と格納されるアナログ値との関係を示す特性図である。
【図１２】一般的なフラッシュメモリにおけるデータ書き込み時のコントロールゲート電圧とメモリセルトランジスタの飽和スレショルド電圧との関係を示す特性図である。
【符号の説明】
１，２，３：フラッシュメモリ
１０：レベルシフタ
１５：ゲート電圧スイッチ回路
２０：ロウデコーダ
３０：メモリセルアレイ
４０：カラムデコーダ
５０，２５０，３５０：センスアンプ
６０：ビット線電圧発生回路
７０，２７０，３７０：データ読み出しゲート電圧発生回路
８０：コントロールロジック回路
９０：ワンショット回路
１００：高電圧発生回路
１１０，２１０，３１０：読み出しアナログ値保持回路
１２０：アナログ信号出力回路
２１０Ｎ：サブ読み出しアナログ値保持回路
ＥＮＶｒｔｍｉｎＬ：イネーブル信号
ＳＡＯＵＴ：センスアンプ出力回路
Ｖａ−ｉｎ：アナログ入力信号
Ｖａ−ｏｕｔ：アナログ出力信号
Ｖｔｉｎｔ：イニシャルスレショルド電圧
Ｖｒｔｍａｘ：最大書き込みスレショルド電圧
Ｖｒｔｍｉｎ：最小書き込みスレショルド電圧
ＶＷＬ：ワード線電圧
【発明の属する技術分野】
本発明は，半導体記憶装置にかかり，特にアナログ値を記憶する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
米国特許Ｎｏ．５，６３８，３２０”Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ａｎａｌｏｇ Ｓｔｏｒａｇｅ ＥＰＲＯＭ ａｎｄ ＦＬＡＳＨ ＥＰＲＯＭ”にはアナログ値を記憶するＥＥＰＲＯＭ，フラッシュＥＰＲＯＭ等の不揮発性半導体記憶装置に関する技術が開示されている。
【０００３】
この不揮発性半導体記憶装置は，アナログ値を，メモリセルを構成するトランジスタ（以下，「メモリセルトランジスタ」という。）のデータ書き込みスレショルド電圧Ｖｒｔに一対一に対応させて記憶する。メモリセルに格納されているアナログ値は，メモリセルトランジスタのスレショルド電圧を測定することによって読み出される（再生される）。メモリセルトランジスタのスレショルド電圧Ｖｔとアナログ値の関係を図１１に示す。メモリセルトランジスタのスレショルド電圧Ｖｔは，消去状態にあるメモリセルトランジスタのスレショルド電圧Ｖｔ，または，メモリセルトランジスタのフローティングゲートに電子の過不足がない状態（電気的に中性な状態）でのスレショルド電圧Ｖｔ（以下，「イニシャルスレショルド電圧Ｖｔｉｎｔ」という）よりも高い範囲に設定される。そして，メモリセルトランジスタのフローティングゲートへの電子の注入量を正確に制御することによってアナログ値が記憶される。なお，フラッシュＥＰＲＯＭでは，アナログ値の書き込み手段として，一般的にチャネルホットエレクトロン注入が用いられている。
【０００４】
図１２は，フラッシュＥＰＲＯＭに対してアナログ値が書き込まれる際のメモリセルトランジスタのスレショルド電圧Ｖｒｔのデータ書き込み時間に対する特性を，コントロールゲート電圧Ｖｐｐ＝８Ｖ〜１３Ｖの範囲で示している。コントロールゲート電圧Ｖｐｐを変化させることによって，フローティングゲート中の必要な電荷量が変化し，この結果，メモリセルトランジスタの飽和スレショルド電圧Ｖｓｔが変化することになる。チャネルホットエレクトロン注入を用いた場合，飽和スレショルド電圧変化量ΔＶｓｔは，コントロールゲート電圧変化量ΔＶｐｐに直線的に比例する。
【０００５】
【発明が解決しようとする課題】
ところで，従来の半導体記憶装置において，あるメモリセルから電子が抜けてしまういわゆるデータ保持特性不良が発生した場合，そのメモリセルからは本来保持されているべきデータ（アナログ値）とは無関係に最小アナログ値が読み出されることになる。例えば，アドレスＮのメモリセルがデータ保持特性不良となり，前後のアドレスＮ−１，Ｎ＋１のメモリセルに高いアナログ値が格納されている場合は，出力されるアナログ信号に大きな歪みが含まれることになる。
【０００６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，あるメモリセルにおいてデータ保持特性不良が発生した場合であっても，かかる特性不良を補償し，ノイズの少ないアナログ信号を出力することが可能な半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために，本発明によれば，フローティングゲートに対して電子が注入されスレショルド電圧が調整されることによってアナログ値を格納するトランジスタから成る複数のメモリセルを有する半導体記憶装置が提供される。そして，この半導体記憶装置は，アドレスＮのメモリセルに格納されている第Ｎアナログ値を読み出す場合，アドレスＮのメモリセルに記憶可能なアナログ値の範囲に対応するスレショルド電圧の電圧範囲未満で，アドレスＮのメモリセルを構成するトランジスタのフローティングゲートが電気的に中性な状態であるときのスレショルド電圧以上の値を有する読み出し開始電圧を，アドレスＮのメモリセルを構成するトランジスタのコントロールゲートに対して印加することを特徴としている。かかる構成によれば，アドレスＮのメモリセルを構成するトランジスタのスレショルド電圧が所定の範囲（最小書き込みスレショルド電圧Ｖｒｔｍｉｎ〜最大書き込みスレショルド電圧Ｖｒｔｍａｘ）から低下していることを的確に検出することが可能となる。この検出結果からメモリセルにデータ保持特性不良が発生していると判断される。
【０００８】
そして，アドレスＮのメモリセルに格納されている第Ｎアナログ値を読み出す場合，アドレスＮのメモリセルを構成するトランジスタのコントロールゲートに対して印加する電圧を読み出し開始電圧から漸次上昇させることが好ましい。コントロールゲートに印加する電圧を読み出し開始電圧から上昇させ，アドレスＮのメモリセルを構成するトランジスタをターンオンさせることによって，トランジスタのスレショルド電圧を検出する。コントロールゲートに印加する電圧が，最小書き込みスレショルド電圧Ｖｒｔｍｉｎに達する前にトランジスタがターンオンした場合は，このトランジスタで構成されたメモリセルにデータ保持特性不良が発生していると判断される。
【０００９】
アドレスＮ−１のメモリセルから読み出した第Ｎ−１アナログ値を第Ｎ−１サイクルにおいて出力し，続く第Ｎサイクルにおいて，アドレスＮのメモリセルから読み出した第Ｎアナログ値，または，第Ｎ−１アナログ値のいずれかを選択して出力するようにしてもよい。アドレスＮのメモリセルにデータ保持特性不良が発生した場合，このメモリセルに格納されているアナログ値をそのまま出力したのでは，再生されるアナログ信号にノイズが重畳するおそれがある。本発明にかかる半導体記憶装置によれば，アナログＮのメモリセルにデータ保持不良が発生した場合に，アドレスＮのメモリセルに格納されているアナログ値に代えて，アドレスＮ−１のメモリセルに格納されているアナログ値を出力することによって，ノイズを抑えることが可能となる。
【００１０】
また，アドレスＮ−１のメモリセルから読み出した第Ｎ−１アナログ値と，アドレスＮ＋１のメモリセルから読み出した第Ｎ＋１アナログ値に基づき，ダミーアナログ値を生成し，アドレスＮのメモリセルから読み出した第Ｎアナログ値，または，ダミーアナログ値のいずれかを選択して出力するようにしてもよい。かかる半導体記憶装置によれば，アナログＮのメモリセルにデータ保持不良が発生した場合に，アドレスＮのメモリセルに格納されているアナログ値に代えてダミーアナログ値を出力し，ノイズを最小限に抑えることが可能となる。
【００１１】
そして，Ｎ−１アナログ値は，第Ｎ−１サイクルにおいて，アドレスＮ−１のメモリセルから読み出され出力されるとともに保持され，Ｎ＋１アナログ値は，アドレスＮのメモリセルから第Ｎアナログ値が読み出される第Ｎサイクルにおいて，アドレスＮ＋１のメモリセルから読み出されることが好ましい。かかる構成によれば，第Ｎサイクルにおいて，あらためてアドレスＮ−１のメモリセルからアナログ値を読み出す必要がなくなり，効率よくダミーアナログ値を生成することが可能となる。
【００１２】
ダミーアナログ値を第Ｎ−１アナログ値と第Ｎ＋１アナログ値との平均値とすれば，本来，アドレスＮのメモリセルに格納されているべきアナログ値に近似したダミーアナログ値を得ることが可能となる。
【００１３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００１４】
第１の実施の形態
本発明の第１の実施の形態にかかる半導体記憶装置としてのフラッシュメモリ１の構成を図１に示す。フラッシュメモリ１は，レベルシフタ１０，ゲート電圧スイッチ回路１５，ロウデコーダ２０，メモリセルアレイ３０，カラムデコーダ４０，センスアンプ５０，ビット線電圧発生回路６０，データ読み出しゲート電圧発生回路７０，コントロールロジック回路８０，ワンショット回路９０，高電圧発生回路１００，読み出しアナログ値保持回路１１０，およびアナログ信号出力回路１２０から構成されている。
【００１５】
レベルシフタ１０は，アナログ入力信号Ｖａ-ｉｎをデータ書き込み時のコントロールゲート電圧Ｖｐｐに一対一に変換し，このコントロールゲート電圧Ｖｐｐをゲート電圧スイッチ回路１５に供給する。
【００１６】
ゲート電圧スイッチ回路１５は，データ書き込み（Ｗｒｉｔｅ）時にはレベルシフタ１０から出力されるコントロールゲート電圧Ｖｐｐを選択し，データ読み出し（Ｒｅａｄ）時またはベリファイ（Ｖｅｒｉｆｙ）時にはデータ読み出しゲート電圧発生回路７０から出力されるデータ読み出し時のコントロールゲート電圧（ワード線電圧ＶＷＬ）を選択し，いずれか一方をロウデコーダ２０に供給する。
【００１７】
ロウデコーダ２０は，メモリセルトランジスタのコントロールゲートを制御する。
【００１８】
ビット線電圧発生回路６０は，データ書き込み時のビット線電圧をカラムデコーダ４０を介してメモリセルアレイ３０に供給する。
【００１９】
コントロールロジック回路８０は，データ書き込み時間等，周辺回路を含む回路の動作を制御する。
【００２０】
ワンショット回路９０は，データ書き込み終了信号ｗｐをコントロールロジック回路８０に対して出力する。
【００２１】
高電圧発生回路１００は，データ書き込み時のコントロールゲート電圧Ｖｐｐの最大電圧Ｖｈｈをレベルシフタ１０に供給する。
【００２２】
アナログ信号出力回路１２０は，読み出しアナログ値保持回路１１０が一時的に格納しているアナログ値ＶＡＯＵＴに従いアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００２３】
読み出しアナログ値保持回路１１０は，データ読み出し対象のメモリセルのスレショルド電圧Ｖｔに対応したアナログ値を一時的に格納する。読み出しアナログ値保持回路１１０は，図２に示すように，インバータ１１０−１，ＮＯＲゲート１１０−２，インバータ１１０−３，レベルシフタ１１０−４，１１０−５，トランスファゲート１１０−６，トランジスタ１１０−７，キャパシタ１１０−８，およびコンパレータ１１０−９から構成されている。
【００２４】
ＮＯＲゲート１１０−２の一方の入力端子には，インバータ１１０−１を介してセンスアンプ出力信号ＳＡＯＵＴが入力され，他方の入力端子には，コントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬが入力される。
【００２５】
ＮＯＲゲート１１０−２の出力端子は，インバータ１１０−３の入力端子およびレベルシフタ１１０−４の入力端子に共通接続されている。インバータ１１０−３の出力端子は，レベルシフタ１１０−５の入力端子に接続されている。レベルシフタ１１０−４の出力端子およびレベルシフタ１１０−５の出力端子はそれぞれ，トランスファゲート１１０−６の第１制御端子および第２制御端子に接続されている。
【００２６】
トランスファゲート１１０−６は，レベルシフタ１１０−４の出力が論理的高レベル（以下，「Ｈレベル」という）であって，レベルシフタ１１０−５の出力が論理的低レベル（以下，「Ｌレベル」という）のとき，データ読み出しゲート電圧発生回路７０から出力されたワード線電圧ＶＷＬをコンパレータ１１０−９の＋端子に供給する。対して，トランスファゲート１１０−６は，レベルシフタ１１０−４の出力がＬレベルであって，レベルシフタ１１０−５の出力がＨレベルのとき，ワード線電圧ＶＷＬがコンパレータ１１０−９の＋端子に供給されないようにオープン（オフ）状態となる。
【００２７】
コンパレータ１１０−９の＋端子には，ソース端子が接地されているトランジスタ１１０−７のドレイン端子，および，一端が接地されているキャパシタ１１０−８の他端が接続されている。トランジスタ１１０−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ１１０−９の＋端子は接地電位とされる。また，コンパレータ１１０−９の−端子には参照電圧ＶＲが印加されている。
【００２８】
以上のように構成された第１の実施の形態にかかるフラッシュメモリ１のデータ書き込み動作，およびデータ読み出し動作について説明する。なお，データ消去は，ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍｔ）トンネル電流を利用して行われる。
【００２９】
データ書き込みは，図３に示すように，データ書き込みサイクルとデータ書き込み状態（メモリセルトランジスタのスレショルド電圧Ｖｔ）を確認するベリファイサイクルが繰り返され実行される。
【００３０】
レベルシフタ１０は，高電圧発生回路１００から供給される電圧Ｖｈｈからアナログ入力信号Ｖａ−ｉｎに対応するコントロールゲート電圧Ｖｐｐを生成し，ゲート電圧スイッチ回路１５に供給する。ゲート電圧スイッチ回路１５は，レベルシフタ１０から供給されたコントロールゲート電圧Ｖｐｐを選択し，ロウデコーダ２０に供給する。そして，ロウデコーダ２０は，メモリセルアレイ３０に属するデータが書き込まれるメモリセル（以下，「選択メモリセル」という）を選択し，選択メモリセルが接続されているワード線ＷＬにコントロールゲート電圧Ｖｐｐを印加する。
【００３１】
続いて，カラムデコーダ４０は，ビット線電圧発生回路６０から出力されたデータ書き込みビット線電圧ＶＢＬＷを，選択メモリセルが接続されているビット線ＢＬに印加する。データ書き込みビット線電圧ＶＢＬＷは，ホットエレクトロンを生成するために十分なソース−ドレイン電流が確保できる値（例えば，６Ｖ）に設定されている。
【００３２】
データ書き込みビット線電圧ＶＢＬＷによって生成されたホットエレクトロンは，選択メモリセルトランジスタのフローティングゲートに注入される。これによって，選択メモリセルのスレショルド電圧Ｖｔが上昇する。
【００３３】
所定の時間（少なくとも，データ書き込みに要する最少時間）が経過した後，選択メモリセルに接続されているビット線ＢＬには，データ読み出しビット線電圧ＶＢＬＲ（例えば，１．５Ｖ以下）が印加され，ベリファイサイクルに移行する。
【００３４】
データ読み出しゲート電圧発生回路７０は，アナログ入力信号Ｖａ−ｉｎに対応するスレショルド電圧Ｖｔと同じ電圧レベルに調整されたワード線電圧ＶＷＬを，ゲート電圧スイッチ回路１５に対して出力する。ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０から供給されたワード線電圧ＶＷＬを選択し，ロウデコーダ２０に供給する。そして，ロウデコーダ２０は，選択メモリセルが接続されているワード線ＷＬにワード線電圧ＶＷＬを印加する。
【００３５】
ここで，センスアンプ５０によって，選択メモリセルからのデータ読み出し動作が行われる。選択メモリセルトランジスタのスレショルド電圧Ｖｔが目的とする電圧レベルＶｔｔに達している場合，センスアンプ５０は，例えばＬレベルのセンスアンプ出力信号ＳＡＯＵＴを，データ読み出しゲート電圧発生回路７０，コントロールロジック回路８０，ワンショット回路９０，および読み出しアナログ値保持回路１１０に対して出力する。Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたワンショット回路９０は，データ書き込み終了信号ｗｐをコントロールロジック回路８０に対して出力する。そして，コントロールロジック回路８０によってデータ書き込みが完了したと判断される。
【００３６】
これに対して，選択メモリセルトランジスタのスレショルド電圧Ｖｔが目的とする電圧レベルＶｔｔに達していない場合，センスアンプ５０は，例えばＨレベルのセンスアンプ出力信号ＳＡＯＵＴを出力する。ワンショット回路９０は，データ書き込み終了信号ｗｐをコントロールロジック回路８０に対して出力しないため，コントロールロジック回路８０は，再度，データ書き込み動作を行う必要があると判断する。このようにして，データ書き込みサイクルとベリファイサイクルが繰り返され，選択メモリセルトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応した値に設定されることになる。
【００３７】
次に，第１の実施の形態にかかるフラッシュメモリ１のデータ読み出し動作を説明する。読み出されるデータを格納している選択メモリセルのトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応する値に達しており，書き込み動作において，コントロールゲート電圧Ｖｐｐは，最小書き込みスレショルド電圧Ｖｒｔｍｉｎ＜Ｖｔ＜最大書き込みスレショルド電圧Ｖｒｔｍａｘの範囲に調節されている。なお，読み出されるデータが格納されている選択メモリセルのトランジスタのスレショルド電圧Ｖｔを検出することが，データ読み出し動作である。
【００３８】
図４は，第１の実施の形態にかかるフラッシュメモリ１のデータ読み出し動作を示すタイミングチャートである。図４において，選択メモリセルにデータ保持特性不良が発生し，このデータ保持特性不良を救済した場合を実線で示し，選択メモリセルが正常である場合を破線で示す。
【００３９】
まず，データ読み出し動作が開始されると，コントロールロジック回路８０は，データ読み出しゲート電圧発生回路７０および読み出しアナログ値保持回路１１０に対して，アクティブ状態（例えば，Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬを出力する。イネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路７０は，電圧ＶｒｔｍｉｎＬに調節されたワード線電圧ＶＷＬをゲート電圧スイッチ回路１５および読み出しアナログ値保持回路１１０に対して出力する。電圧ＶｒｔｍｉｎＬは，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧である（イニシャルスレショルド電圧Ｖｔｉｎｔと等しい電圧を含む）。
【００４０】
ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）は，データが書き込まれた選択メモリセルのスレショルド電圧Ｖｔよりも低いレベルであるため，選択メモリセルが正常な（すなわち，電子を正しく保持している）場合には，選択メモリセルトランジスタはオフ状態である。このため，カラムデコーダ４０を介してメモリセルアレイ３０に接続されているセンスアンプ５０から出力されるセンスアンプ出力信号ＳＡＯＵＴは，インアクティブ（例えばＬレベル）である。このＬレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ状態（例えば，Ｌレベル）とする。このＬレベルのイネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路７０は，出力するワード線電圧ＶＷＬを，最小書き込みスレショルド電圧Ｖｒｔｍｉｎから一定の傾きを持って最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００４１】
この間，センスアンプ５０は，カラムデコーダ４０を介して，選択メモリセルが接続されているビット線ＢＬと接続されており，データ読み出し動作，すなわち選択メモリセルトランジスタのスレショルド電圧Ｖｔの検出を行う。
【００４２】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔよりも低い間，選択メモリセルトランジスタは，オフ状態であり，センスアンプ出力信号ＳＡＯＵＴは，Ｌレベルである。そして，データ読み出しゲート電圧発生回路７０は，入力されるセンスアンプ出力信号ＳＡＯＵＴがＬレベルの間，出力するワード線電圧ＶＷＬを最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００４３】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔと同程度まで上昇したところで，選択メモリセルはオン状態となり，センスアンプ５０は，Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴをＨレベルに反転させる。Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路７０は，出力するワード線電圧ＶＷＬの上昇を停止し，一定レベルを保持する。これによって，ワード線ＷＬは，一定電圧に保持されることになる。
【００４４】
データ読み出しゲート電圧発生回路７０から出力されたワード線電圧ＶＷＬ，および，センスアンプ５０からセンスアンプ出力信号ＳＡＯＵＴは，読み出しアナログ値保持回路１１０に入力される。読み出しアナログ値保持回路１１０は，センスアンプ出力信号ＳＡＯＵＴがＨレベルの時，ワード線電圧ＶＷＬをスルーし，センスアンプ出力信号ＳＡＯＵＴがＬレベルの時，ワード線電圧ＶＷＬを保持する。また，イネーブル信号ＥＮＶｒｔｍｉｎＬは，Ｌレベルである。
【００４５】
アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路１１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００４６】
以上のように第１のデータ読み出しサイクルが終了し，続いて第２のデータ読み出しサイクルが開始されると，フラッシュメモリ１において，アナログ信号出力回路１２０以外の回路は，第１のデータ読み出しサイクルと略同一の動作を繰り返す。アナログ信号出力回路１２０は，第２のデータ読み出しサイクルにおいて読み出されたアナログ値ＶＡＯＵＴに応じたアナログ出力信号Ｖａ−ｏｕｔを出力する指示があるまで，前回のデータ読み出しサイクルすなわち第１のデータ読み出しサイクルにおいて読み出されたアナログ値ＶＡＯＵＴに応じたアナログ出力信号Ｖａ−ｏｕｔを継続して出力する。
【００４７】
以上のように，選択メモリセルからのデータ読み出し動作は，ワード線電圧ＶＷＬを変化させながら実施される。そして，メモリセルアレイ３０を構成するメモリセルが正常である場合，一般的にアナログ出力信号Ｖａ−ｏｕｔは，急激なレベル変化がない階段状の波形となる。なお，単位時間あたりのワード線ＷＬの電圧上昇率は，センスアンプ５０の構成やメモリセルアレイ３０に格納されているアナログデータの精度などに依存する。
【００４８】
ところで，従来のフラッシュメモリでは，上述のように，メモリセルアレイ３０に属するあるメモリセルにおいて電子が抜けてしまういわゆるデータ保持特性不良が発生した場合，アナログ出力信号Ｖａ−ｏｕｔにノイズが重畳するおそれがあった。本発明の第１の実施の形態にかかるフラッシュメモリ１は，あるメモリセルにデータ保持特性不良が発生した場合であっても，ノイズの少ないアナログ信号を出力することが可能とされている。以下，データ保持特性不良が発生し，トランジスタのスレショルド電圧が最小書き込みスレショルド電圧Ｖｒｔｍｉｎ以下に低下した選択メモリセルに対するデータ読み出し動作を説明する。なお，ここでは，第１のデータ読み出しサイクルにおいてメモリセルから正しいデータが読み出されており，続く第２のデータ読み出しサイクルにおいてデータ保持特性不良が発生したメモリセルからデータを読み出す場合に即して説明する。
【００４９】
第１のデータ読み出しサイクルではデータの読み出しが正常に行われているため，読み出しアナログ値保持回路１１０に備えられたキャパシタ１１０−８には，第１の読み出しサイクルでアクセスされたメモリセルのトランジスタのスレショルド電圧Ｖｒｔに対応するアナログ電圧が保持されている。
【００５０】
ここで，第２のデータ読み出しサイクルが開始されると，前回の第１のデータ読み出しサイクルと同様に，まず，データ読み出しゲート電圧発生回路７０は，ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）を出力する。ワード線電圧ＶＷＬは，ゲート電圧スイッチ回路１５およびロウデコーダ２０を経由して，メモリセルアレイ３０に属する選択メモリセルのコントロールゲートに印加される。このとき，データの読み出しが行われる選択メモリセルは，データ保持特性不良が発生し，スレショルド電圧Ｖｔが電圧ＶｒｔｍｉｎＬ未満に低下しているため，選択メモリセルは，オン状態を維持する。したがって，センスアンプ５０は，Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴを出力する。
【００５１】
Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路７０は，出力するワード線電圧ＶＷＬを電圧ＶｒｔｍｉｎＬに保持する。また，Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ化しない（ＨレベルからＬレベルに反転させない）。
【００５２】
そして，読み出しアナログ値保持回路１１０は，アクティブ状態（Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬが入力される。イネーブル信号ＥＮＶｒｔｍｉｎＬがＨレベルであるため，読み出しアナログ値保持回路１１０を構成するトランスファゲート１１０−６は，センスアンプ出力信号ＳＡＯＵＴの論理レベルとは無関係にオフ状態を維持し，キャパシタ１１０−８は，第１のデータ読み出しサイクルにおいてチャージされたアナログ電圧を保持し続ける。
【００５３】
アナログ信号出力回路１２０は，制御信号（クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路１１０が保持したアナログ値ＶＡＯＵＴを第２の読み出しサイクルにおける読み出しデータとして保持するとともに，対応するアナログ出力信号Ｖａ−ｏｕｔを出力する。このように，第１の実施の形態にかかるフラッシュメモリ１は，第１の読み出しサイクルにおいて出力したアナログ出力信号Ｖａ−ｏｕｔを第２の読み出しサイクルにおいて再度出力する。
【００５４】
第３のデータ読み出しサイクルでアクセスされるのは，データ保持特性不良が発生していない正常なメモリセルであり，格納されたアナログ入力信号Ｖａ−ｉｎに対応するアナログ出力信号Ｖａ−ｏｕｔが出力される。
【００５５】
以上のように，第１の実施の形態にかかるフラッシュメモリ１は，データ読み出しサイクルにおいて，データが読み出される選択メモリセルのトランジスタのコントロールゲートに対して，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧ＶｒｔｍｉｎＬを印加することによって，選択メモリセルにおけるデータ保持特性不良の発生を検出することが可能とされている。そして，選択メモリが不良であると検出された場合，一つ前のデータ読み出しサイクルにおいて読み出されたアナログ電圧を保持し，このアナログ電圧に対応するアナログ出力信号Ｖａ−ｏｕｔを現在のデータ読み出しサイクルでの読み出し結果として出力する。したがって，第１の実施の形態にかかるフラッシュメモリ１によれば，あるメモリセルにデータ保持特性不良が発生した場合であっても，この特性不良を的確に検出し，歪みの少ないアナログ出力信号Ｖａ−ｏｕｔを出力することが可能となる。
【００５６】
第２の実施の形態
第２の実施の形態にかかるフラッシュメモリ２を図５に示す。フラッシュメモリ２は，アドレスＮのメモリセルに格納されているデータを読み出す際，アドレスＮ−１およびアドレスＮ＋１のメモリセルに格納されているデータも読み出すことが可能なように構成されている。第２の実施の形態にかかるフラッシュメモリ２の回路構成は，第１の実施の形態にかかるフラッシュメモリ１の回路構成に対して，センスアンプ５０に代えてセンスアンプ２５０が備えられ，データ読み出しゲート電圧発生回路７０に代えてデータ読み出しゲート電圧発生回路２７０が備えられ，読み出しアナログ値保持回路１１０に代えて読み出しアナログ値保持回路２１０が備えられている点が異なる。
【００５７】
センスアンプ２５０は，センスアンプ５０が３個並列に配置された構成であり，データ読み出しゲート電圧発生回路２７０は，データ読み出しゲート電圧発生回路７０が３個並列に配置された構成であり，読み出しアナログ値保持回路２１０は，読み出しアナログ値保持回路１１０が３個並列に配置された構成である。そして，データ読み出しゲート電圧発生回路２７０から出力されるワード線電圧ＶＷＬの伝送ラインは３ビット幅であり，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴの伝送ラインは３ビット幅（センスアンプ出力信号ＳＡＯＵＴＮ，ＳＡＯＵＴＮ−１，ＳＡＯＵＴＮ＋１）である。
【００５８】
読み出しアナログ値保持回路２１０の回路構成を図６に示す。読み出しアナログ値保持回路２１０は，上述の通り，読み出しアナログ値保持回路１１０と略同一の機能・構成を有するサブ読み出しアナログ値保持回路２１０Ｎ，２１０Ｎ−１，２１０Ｎ＋１，および，これらを選択する選択回路２１１から構成されている。
【００５９】
サブ読み出しアナログ値保持回路２１０Ｎは，アドレスＮに対応しており，インバータ２１０Ｎ−１，ＮＯＲゲート２１０Ｎ−２，インバータ２１０Ｎ−３，レベルシフタ２１０Ｎ−４，２１０Ｎ−５，トランスファゲート２１０Ｎ−６，トランジスタ２１０Ｎ−７，キャパシタ２１０Ｎ−８，およびコンパレータ２１０Ｎ−９から構成されている。
【００６０】
ＮＯＲゲート２１０Ｎ−２の一方の入力端子には，インバータ２１０Ｎ−１を介して，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，他方の入力端子には，コントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力される。
【００６１】
ＮＯＲゲート２１０Ｎ−２の出力端子は，インバータ２１０Ｎ−３の入力端子およびレベルシフタ２１０Ｎ−４の入力端子に共通接続されている。インバータ２１０Ｎ−３の出力端子は，レベルシフタ２１０Ｎ−５の入力端子に接続されている。レベルシフタ２１０Ｎ−４の出力端子およびレベルシフタ２１０Ｎ−５の出力端子はそれぞれ，トランスファゲート２１０Ｎ−６の第１制御端子および第２制御端子に接続されている。
【００６２】
トランスファゲート２１０Ｎ−６は，レベルシフタ２１０Ｎ−４の出力がＨレベルであって，レベルシフタ２１０Ｎ−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬＮをコンパレータ２１０Ｎ−９の＋端子に供給する。対して，トランスファゲート２１０Ｎ−６は，レベルシフタ２１０Ｎ−４の出力がＬレベルであって，レベルシフタ２１０Ｎ−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮがコンパレータ２１０Ｎ−９の＋端子に供給されないようにオープン（オフ）状態となる。
【００６３】
コンパレータ２１０Ｎ−９の＋端子には，ソース端子が接地されているトランジスタ２１０Ｎ−７のドレイン端子，および，一端が接地されているキャパシタ２１０Ｎ−８の他端が接続されている。トランジスタ２１０Ｎ−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ２１０Ｎ−９の＋端子は接地電位とされる。また，コンパレータ２１０Ｎ−９の−端子には参照電圧ＶＲが印加されている。そして，コンパレータ２１０Ｎ−９の出力端子は，出力ノード２１０Ｎ−１０に接続されている。
【００６４】
サブ読み出しアナログ値保持回路２１０Ｎ＋１は，アドレスＮ＋１に対応しており，インバータ２１０Ｎ＋１−３，レベルシフタ２１０Ｎ＋１−４，２１０Ｎ＋１−５，トランスファゲート２１０Ｎ＋１−６，トランジスタ２１０Ｎ＋１−７，キャパシタ２１０Ｎ＋１−８，およびコンパレータ２１０Ｎ＋１−９から構成されている。
【００６５】
インバータ２１０Ｎ＋１−３の入力端子およびレベルシフタ２１０Ｎ＋１−４の入力端子には，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力される。インバータ２１０Ｎ＋１−３の出力端子は，レベルシフタ２１０Ｎ＋１−５の入力端子に接続されている。レベルシフタ２１０Ｎ＋１−４の出力端子およびレベルシフタ２１０Ｎ＋１−５の出力端子はそれぞれ，トランスファゲート２１０Ｎ＋１−６の第１制御端子および第２制御端子に接続されている。
【００６６】
トランスファゲート２１０Ｎ＋１−６は，レベルシフタ２１０Ｎ＋１−４の出力がＨレベルであって，レベルシフタ２１０Ｎ＋１−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬＮ＋１をコンパレータ２１０Ｎ＋１−９の＋端子に供給する。対して，トランスファゲート２１０Ｎ＋１−６は，レベルシフタ２１０Ｎ＋１−４の出力がＬレベルであって，レベルシフタ２１０Ｎ＋１−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮ＋１がコンパレータ２１０Ｎ＋１−９の＋端子に供給されないようにオープン（オフ）状態となる。
【００６７】
コンパレータ２１０Ｎ＋１−９の＋端子には，ソース端子が接地されているトランジスタ２１０Ｎ＋１−７のドレイン端子，および，一端が接地されているキャパシタ２１０Ｎ＋１−８の他端が接続されている。トランジスタ２１０Ｎ＋１−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ２１０Ｎ＋１−９の＋端子は接地電位とされる。また，コンパレータ２１０Ｎ＋１−９の−端子には参照電圧ＶＲが印加されている。そして，コンパレータ２１０Ｎ＋１−９の出力端子は，出力ノード２１０Ｎ＋１−１０に接続されている。
【００６８】
サブ読み出しアナログ値保持回路２１０Ｎ−１は，アドレスＮ−１に対応しており，インバータ２１０Ｎ−１−３，レベルシフタ２１０Ｎ−１−４，２１０Ｎ−１−５，トランスファゲート２１０Ｎ−１−６，トランジスタ２１０Ｎ−１−７，およびキャパシタ２１０Ｎ−１−８から構成されている。
【００６９】
インバータ２１０Ｎ−１−３の入力端子およびレベルシフタ２１０Ｎ−１−４の入力端子には，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ−１が入力される。インバータ２１０Ｎ−１−３の出力端子は，レベルシフタ２１０Ｎ−１−５の入力端子に接続されている。レベルシフタ２１０Ｎ−１−４の出力端子およびレベルシフタ２１０Ｎ−１−５の出力端子はそれぞれ，トランスファゲート２１０Ｎ−１−６の第１制御端子および第２制御端子に接続されている。
【００７０】
トランスファゲート２１０Ｎ−１−６は，レベルシフタ２１０Ｎ−１−４の出力がＨレベルであって，レベルシフタ２１０Ｎ−１−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬＮ−１を出力ノード２１０Ｎ−１−１０に供給する。対して，トランスファゲート２１０Ｎ−１−６は，レベルシフタ２１０Ｎ−１−４の出力がＬレベルであって，レベルシフタ２１０Ｎ−１−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮ−１が出力ノード２１０Ｎ−１−１０に供給されないようにオープン（オフ）状態となる。
【００７１】
出力ノード２１０Ｎ−１−１０には，ソース端子が接地されているトランジスタ２１０Ｎ−１−７のドレイン端子，および，一端が接地されているキャパシタ２１０Ｎ−１−８の他端が接続されている。トランジスタ２１０Ｎ−１−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従い出力ノード２１０Ｎ−１−１０は接地電位とされる。
【００７２】
選択回路２１１は，４入力ＮＡＮＤゲート２１１−１，インバータ２１１−２，レベルシフタ２１１−３，２１１−４，トランスファゲート２１１−５，２１１−６，２１１−７から構成されている。
【００７３】
４入力ＮＡＮＤゲート２１１−１は，第１入力端子にコントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力され，第２入力端子にセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，第３入力端子にセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力され，第４入力端子にセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ−１が入力されるように構成されている。そして，４入力ＮＡＮＤゲート２１１−１の出力端子は，インバータ２１１−２の入力端子，および，レベルシフタ２１１−３の入力端子に接続されている。
【００７４】
レベルシフタ２１１−３の出力端子およびレベルシフタ２１１−４の出力端子はそれぞれ，トランスファゲート２１１−５の第２制御端子および第１制御端子，トランスファゲート２１１−６の第１制御端子および第２制御端子，トランスファゲート２１１−７の第２制御端子および第１制御端子に接続されている。
【００７５】
トランスファゲート２１１−５は，レベルシフタ２１１−３の出力がＬレベルであって，レベルシフタ２１１−４の出力がＨレベルのとき，サブ読み出しアナログ値保持回路２１０Ｎ−１の出力ノード２１０Ｎ−１−１０をサブ読み出しアナログ値保持回路２１０Ｎ＋１に備えられたコンパレータ２１０Ｎ＋１−９の＋端子に電気的に接続する。対して，トランスファゲート２１１−５は，レベルシフタ２１１−３の出力がＨレベルであって，レベルシフタ２１１−４の出力がＬレベルのとき，サブ読み出しアナログ値保持回路２１０Ｎ−１の出力ノード２１０Ｎ−１−１０と，サブ読み出しアナログ値保持回路２１０Ｎ＋１に備えられたコンパレータ２１０Ｎ＋１−９の＋端子とを電気的に遮断するようにオープン（オフ）状態となる。
【００７６】
トランスファゲート２１１−６とトランスファゲート２１１−７は動作上，相補の関係にある。すなわち，レベルシフタ２１１−３の出力がＨレベルであって，レベルシフタ２１１−４の出力がＬレベルのとき，トランスファゲート２１１−６はオン状態となり，トランスファゲート２１１−７はオープン（オフ）状態となる。このとき，読み出しアナログ値保持回路２１０は，サブ読み出しアナログ値保持回路２１０Ｎからの出力をアナログ値ＶＡＯＵＴとして，アナログ信号出力回路１２０に供給する。対して，レベルシフタ２１１−３の出力がＬレベルであって，レベルシフタ２１１−４の出力がＨレベルのとき，トランスファゲート２１１−６はオープン（オフ）状態となり，トランスファゲート２１１−７はオン状態となる。このとき，読み出しアナログ値保持回路２１０は，サブ読み出しアナログ値保持回路２１０Ｎ＋１からの出力をアナログ値ＶＡＯＵＴとして，アナログ信号出力回路１２０に供給する。
【００７７】
以上のように構成された第２の実施の形態にかかるフラッシュメモリ２のデータ読み出し動作について説明する。なお，第２の実施の形態にかかるフラッシュメモリ２のデータ書き込み動作およびデータ消去動作は，第１の実施の形態にかかるフラッシュメモリ１のデータ書き込み動作およびデータ消去動作と略同一である。
【００７８】
読み出されるデータを格納している選択メモリセルのトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応する値に達しており，書き込み動作において，コントロールゲート電圧Ｖｐｐは，最小書き込みスレショルド電圧Ｖｒｔｍｉｎ＜Ｖｔ＜最大書き込みスレショルド電圧Ｖｒｔｍａｘの範囲に調節されている。
【００７９】
図７は，第２の実施の形態にかかるフラッシュメモリ２のデータ読み出し動作を示すタイミングチャートである。データが読み出される選択メモリのアドレスをＮとする。また，図７において，選択メモリセルにデータ保持特性不良が発生し，このデータ保持特性不良を救済した場合を実線で示し，選択メモリセルが正常である場合を破線で示す。
【００８０】
まず，データ読み出し動作が開始されると，コントロールロジック回路８０は，データ読み出しゲート電圧発生回路２７０および読み出しアナログ値保持回路２１０に対して，アクティブ状態（例えば，Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬＮを出力する。このイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力されたデータ読み出しゲート電圧発生回路２７０は，電圧ＶｒｔｍｉｎＬに調節されたワード線電圧ＶＷＬをゲート電圧スイッチ回路１５および読み出しアナログ値保持回路２１０に対して出力する。電圧ＶｒｔｍｉｎＬは，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧である（イニシャルスレショルド電圧Ｖｔｉｎｔと等しい電圧を含む）。
【００８１】
ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路２７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）は，データが書き込まれた選択メモリセルのスレショルド電圧Ｖｔよりも低いレベルであるため，選択メモリセルが正常な（すなわち，電子を正しく保持している）場合には，選択メモリセルトランジスタはオフ状態である。このため，カラムデコーダ４０を介してメモリセルアレイ３０に接続されているセンスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴは，インアクティブ（例えばＬレベル）である。Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ状態（例えば，Ｌレベル）とする。このＬレベルのイネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路２７０は，出力するワード線電圧ＶＷＬを，最小書き込みスレショルド電圧Ｖｒｔｍｉｎから一定の傾きを持って最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００８２】
この間，センスアンプ２５０は，カラムデコーダ４０を介して，選択メモリセルが接続されているビット線ＢＬと接続されており，データ読み出し動作，すなわち選択メモリセルトランジスタのスレショルド電圧Ｖｔの検出を行う。
【００８３】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔよりも低い間，選択メモリセルトランジスタは，オフ状態であり，センスアンプ出力信号ＳＡＯＵＴは，Ｌレベルである。そして，データ読み出しゲート電圧発生回路２７０は，入力されるセンスアンプ出力信号ＳＡＯＵＴがＬレベルの間，出力するワード線電圧ＶＷＬを最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【００８４】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔと同程度まで上昇したところで，選択メモリセルはオン状態となり，センスアンプ２５０は，Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴをＨレベルに反転させる。Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路２７０は，出力するワード線電圧ＶＷＬの上昇を停止し，一定レベルを保持する。これによって，ワード線ＷＬは，一定の電位に保持されることになる。
【００８５】
データ読み出しゲート電圧発生回路２７０から出力されたワード線電圧ＶＷＬ，および，センスアンプ２５０からセンスアンプ出力信号ＳＡＯＵＴは，読み出しアナログ値保持回路２１０に入力される。読み出しアナログ値保持回路２１０は，センスアンプ出力信号ＳＡＯＵＴがＨレベルの時，ワード線電圧ＶＷＬをスルーし，センスアンプ出力信号ＳＡＯＵＴがＬレベルの時，ワード線電圧ＶＷＬを保持する。また，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｌレベルである。
【００８６】
ここで，アドレスＮのメモリセルに格納されているデータと同様に，アドレスＮ−１のメモリセルに格納されているデータおよびアドレスＮ＋１のメモリセルに格納されているデータも読み出しアナログ値保持回路２１０に保持される。
【００８７】
アドレスＮのメモリセルにデータ保持特性不良がない場合には，読み出しアナログ値保持回路２１０に備えられたトランスファゲート２１１−７はカットオフ状態となり，トランスファゲート２１１−６は，オン状態となる。そして，センスアンプ出力信号ＳＯＵＴＮに従ったアナログ値ＶＡＯＵＴがアナログ信号出力回路１２０に供給される。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路２１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００８８】
以上が，データ読み出しの対象となるアドレスＮのメモリセルがデータを正常に保持している場合のデータ読み出し動作である。これに対して，アドレスＮのメモリセルにデータ保持特性不良が発生した場合，すなわち，トランジスタのスレショルド電圧が最小書き込みスレショルド電圧Ｖｒｔｍｉｎ以下に低下した選択メモリセルに対するデータ読み出し動作を説明する。
【００８９】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合，読み出しアナログ値保持回路２１０に備えられたキャパシタ２１０Ｎ−８には正しいデータに対応する電圧は保持されておらず，１サイクル前のデータに対応する電圧が保持されている。これに対して，アドレスＮ−１のメモリセルおよびアドレスＮ＋１のメモリセルからは正常にデータの読み出しが行われ，キャパシタ２１０Ｎ−１−８およびキャパシタ２１０Ｎ＋１−８には正しいデータに対応する電圧が保持されている。アドレスＮのメモリセルにデータ保持特性不良が生じている場合，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｈレベルであり，アドレスＮ−１のメモリセル，アドレスＮのメモリセル，およびアドレスＮ＋１のメモリセルからデータの読み出しが完了したところで，トランスファゲート２１１−５がオンする。トランスファゲート２１１−５がオンすることによってキャパシタ２１０Ｎ−１−８とキャパシタ２１０Ｎ＋１−８が接続される。
【００９０】
キャパシタ２１０Ｎ−１−８に保持されている電圧がＶｒｔＮ−１であり，キャパシタ２１０Ｎ＋１−８に保持されている電圧がＶｒｔＮ＋１である場合，トランスファゲート２１１−５によってキャパシタ２１０Ｎ−１−８とキャパシタ２１０Ｎ＋１−８が接続されて発生する電圧ＶｒｔＮ’（ダミーアナログ値）は，以下の式によって求まる。なお，キャパシタ２１０Ｎ−１−８の静電容量ＣＮ−１とキャパシタ２１０Ｎ＋１−８の静電容量ＣＮ＋１は等しく，静電容量ＣＮとする。
【００９１】
VrtN'=(CN-1*VrtN-1+CN+1*VrtN+1)/(CN-1+CN+1)
=CN*(VrtN-1+VrtN+1)/(2*CN)
=(VrtN-1+VrtN+1)/2
【００９２】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合には，読み出しアナログ値保持回路２１０に備えられたトランスファゲート２１１−７は，オン状態となり，トランスファゲート２１１−６は，オフ状態となる。したがって，読み出しアナログ値保持回路２１０は，キャパシタ２１０Ｎ−８に保持されている電圧ＶｒｔＮに代えて，電圧ＶｒｔＮ’に基づきアナログ値ＶＡＯＵＴを生成し，このアナログ値ＶＡＯＵＴをアドレスＮのメモリセルからの読み出しデータとしてアナログ信号出力回路１２０に対して出力する。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路２１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【００９３】
以上のように，第２の実施の形態にかかるフラッシュメモリ２は，第１の実施の形態にかかるフラッシュメモリ１と同様に，データ読み出しサイクルにおいて，データが読み出される選択メモリセルのトランジスタのコントロールゲートに対して，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧ＶｒｔｍｉｎＬを印加することによって，選択メモリセルにおけるデータ保持特性不良の発生を検出することが可能とされている。そして，第２の実施の形態にかかるフラッシュメモリ２は，アドレスＮのメモリセルからデータを読み出す際に，アドレスＮの前後のアドレスＮ−１およびアドレスＮ＋１のメモリセルからもデータを読み出すように構成されており，アドレスＮ−１のメモリセルから読み出したデータおよびアドレスＮ＋１から読み出したデータに基づき，アドレスＮのメモリセルに格納されているべきデータに近似したデータを生成することが可能とされている。したがって，第２の実施の形態にかかるフラッシュメモリ２によれば，アドレスＮのメモリセルにデータ保持特性不良が発生した場合であっても，アドレスＮのメモリセルからのデータ読み出し動作において，この特性不良を的確に検出し，アドレスＮの前後のアドレスＮ−１のメモリセルおよびアドレスＮ＋１のメモリセルそれぞれに格納されているデータに基づき，歪みの少ないアナログ出力信号Ｖａ−ｏｕｔを出力することが可能となる。
【００９４】
第３の実施の形態
第３の実施の形態にかかるフラッシュメモリ３を図８に示す。フラッシュメモリ３は，アドレスＮのメモリセルに格納されているデータを読み出す際，アドレスＮ＋１のメモリセルに格納されているデータも読み出すことが可能なように構成されている。第３の実施の形態にかかるフラッシュメモリ３の回路構成は，第１の実施の形態にかかるフラッシュメモリ１の回路構成に対して，センスアンプ５０に代えてセンスアンプ３５０が備えられ，データ読み出しゲート電圧発生回路７０に代えてデータ読み出しゲート電圧発生回路３７０が備えられ，読み出しアナログ値保持回路１１０に代えて読み出しアナログ値保持回路３１０が備えられている点が異なる。
【００９５】
センスアンプ３５０は，センスアンプ５０が２個並列に配置された構成であり，データ読み出しゲート電圧発生回路３７０は，データ読み出しゲート電圧発生回路７０が２個並列に配置された構成であり，読み出しアナログ値保持回路３１０は，読み出しアナログ値保持回路１１０が２個並列に配置された構成である。そして，データ読み出しゲート電圧発生回路３７０から出力されるワード線電圧ＶＷＬの伝送ラインは２ビット幅であり，センスアンプ２５０から出力されるセンスアンプ出力信号ＳＡＯＵＴの伝送ラインは２ビット幅（センスアンプ出力信号ＳＡＯＵＴＮ，ＳＡＯＵＴＮ＋１）である。
【００９６】
読み出しアナログ値保持回路３１０の回路構成を図９に示す。読み出しアナログ値保持回路３１０は，上述の通り，読み出しアナログ値保持回路１１０と略同一の機能・構成を有するサブ読み出しアナログ値保持回路３１０Ｎ，３１０Ｎ＋１，および，これらを選択する選択回路３１１から構成されている。
【００９７】
サブ読み出しアナログ値保持回路３１０Ｎは，アドレスＮに対応しており，インバータ３１０Ｎ−１，ＮＯＲゲート３１０Ｎ−２，インバータ３１０Ｎ−３，レベルシフタ３１０Ｎ−４，３１０Ｎ−５，トランスファゲート３１０Ｎ−６，トランジスタ３１０Ｎ−７，キャパシタ３１０Ｎ−８，およびコンパレータ３１０Ｎ−９から構成されている。
【００９８】
ＮＯＲゲート３１０Ｎ−２の一方の入力端子には，インバータ３１０Ｎ−１を介して，センスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，他方の入力端子には，コントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力される。
【００９９】
ＮＯＲゲート３１０Ｎ−２の出力端子は，インバータ３１０Ｎ−３の入力端子およびレベルシフタ３１０Ｎ−４の入力端子に共通接続されている。インバータ３１０Ｎ−３の出力端子は，レベルシフタ３１０Ｎ−５の入力端子に接続されている。レベルシフタ３１０Ｎ−４の出力端子およびレベルシフタ３１０Ｎ−５の出力端子はそれぞれ，トランスファゲート３１０Ｎ−６の第１制御端子および第２制御端子に接続されている。
【０１００】
トランスファゲート３１０Ｎ−６は，レベルシフタ３１０Ｎ−４の出力がＨレベルであって，レベルシフタ３１０Ｎ−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路３７０から出力されたワード線電圧ＶＷＬＮをコンパレータ３１０Ｎ−９の＋端子に供給する。対して，トランスファゲート３１０Ｎ−６は，レベルシフタ３１０Ｎ−４の出力がＬレベルであって，レベルシフタ３１０Ｎ−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮがコンパレータ３１０Ｎ−９の＋端子に供給されないようにオープン（オフ）状態となる。
【０１０１】
コンパレータ３１０Ｎ−９の＋端子には，ソース端子が接地されているトランジスタ３１０Ｎ−７のドレイン端子，および，一端が接地されているキャパシタ３１０Ｎ−８の他端が接続されている。トランジスタ３１０Ｎ−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従いコンパレータ３１０Ｎ−９の＋端子は接地電位とされる。また，コンパレータ３１０Ｎ−９の−端子には参照電圧ＶＲが印加されている。そして，コンパレータ３１０Ｎ−９の出力端子は，出力ノード３１０Ｎ−１０に接続されている。読み出しアナログ値保持回路３１０は，出力ノード３１０Ｎ−１０からアナログ値ＶＡＯＵＴをアナログ信号出力回路１２０に対して出力する。
【０１０２】
サブ読み出しアナログ値保持回路３１０Ｎ＋１は，アドレスＮ＋１に対応しており，インバータ３１０Ｎ＋１−３，レベルシフタ３１０Ｎ＋１−４，３１０Ｎ＋１−５，トランスファゲート３１０Ｎ＋１−６，トランジスタ３１０Ｎ＋１−７，およびキャパシタ３１０Ｎ＋１−８から構成されている。
【０１０３】
インバータ３１０Ｎ＋１−３の入力端子およびレベルシフタ３１０Ｎ＋１−４の入力端子には，センスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力される。インバータ３１０Ｎ＋１−３の出力端子は，レベルシフタ３１０Ｎ＋１−５の入力端子に接続されている。レベルシフタ３１０Ｎ＋ １−４の出力端子およびレベルシフタ３１０Ｎ＋１−５の出力端子はそれぞれ，トランスファゲート３１０Ｎ＋１−６の第１制御端子および第２制御端子に接続されている。
【０１０４】
トランスファゲート３１０Ｎ＋１−６は，レベルシフタ３１０Ｎ＋１−４の出力がＨレベルであって，レベルシフタ３１０Ｎ＋１−５の出力がＬレベルのとき，データ読み出しゲート電圧発生回路３７０から出力されたワード線電圧ＶＷＬＮ＋１を出力ノード３１０Ｎ＋１−１０に供給する。対して，トランスファゲート３１０Ｎ＋１−６は，レベルシフタ３１０Ｎ＋１−４の出力がＬレベルであって，レベルシフタ３１０Ｎ＋１−５の出力がＨレベルのとき，ワード線電圧ＶＷＬＮ＋１が出力ノード３１０Ｎ＋１−１０に供給されないようにオープン（オフ）状態となる。
【０１０５】
出力ノード３１０Ｎ＋１−１０には，ソース端子が接地されているトランジスタ３１０Ｎ＋１−７のドレイン端子，および，一端が接地されているキャパシタ３１０Ｎ＋１−８の他端が接続されている。トランジスタ３１０Ｎ＋１−７は，リセット信号ＲＥＳＥＴによって制御され，このリセット信号ＲＥＳＥＴに従い出力ノード３１０Ｎ＋１−１０は接地電位とされる。
【０１０６】
選択回路３１１は，３入力ＮＡＮＤゲート３１１−１，インバータ３１１−２，レベルシフタ３１１−３，３１１−４，トランスファゲート３１１−５から構成されている。
【０１０７】
３入力ＮＡＮＤゲート３１１−１は，第１入力端子にコントロールロジック回路８０から出力されるイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力され，第２入力端子にセンスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮが入力され，第３入力端子にセンスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴＮ＋１が入力されるように構成されている。そして，３入力ＮＡＮＤゲート３１１−１の出力端子は，インバータ３１１−２の入力端子，および，レベルシフタ３１１−３の入力端子に接続されている。
【０１０８】
レベルシフタ３１１−３の出力端子およびレベルシフタ３１１−４の出力端子はそれぞれ，トランスファゲート３１１−５の第２制御端子および第１制御端子に接続されている。
【０１０９】
トランスファゲート３１１−５は，レベルシフタ３１１−３の出力がＬレベルであって，レベルシフタ３１１−４の出力がＨレベルのとき，サブ読み出しアナログ値保持回路３１０Ｎ＋１の出力ノード３１０Ｎ＋１−１０をサブ読み出しアナログ値保持回路３１０Ｎに備えられたコンパレータ３１０Ｎ−９の＋端子に電気的に接続する。対して，トランスファゲート３１１−５は，レベルシフタ３１１−３の出力がＨレベルであって，レベルシフタ３１１−４の出力がＬレベルのとき，サブ読み出しアナログ値保持回路３１０Ｎ＋１の出力ノード３１０Ｎ＋１−１０を，サブ読み出しアナログ値保持回路３１０Ｎに備えられたコンパレータ３１０Ｎ−９の＋端子から電気的に遮断するようにオープン（オフ）状態となる。
【０１１０】
以上のように構成された第３の実施の形態にかかるフラッシュメモリ３のデータ読み出し動作について説明する。なお，第３の実施の形態にかかるフラッシュメモリ３のデータ書き込み動作およびデータ消去動作は，第１の実施の形態にかかるフラッシュメモリ１のデータ書き込み動作およびデータ消去動作と略同一である。
【０１１１】
読み出されるデータを格納している選択メモリセルのトランジスタのスレショルド電圧Ｖｔは，アナログ入力信号Ｖａ−ｉｎに対応する値に達しており，書き込み動作において，コントロールゲート電圧Ｖｐｐは，最小書き込みスレショルド電圧Ｖｒｔｍｉｎ＜Ｖｔ＜最大書き込みスレショルド電圧Ｖｒｔｍａｘの範囲に調節されている。
【０１１２】
図１０は，第３の実施の形態にかかるフラッシュメモリ３のデータ読み出し動作を示すタイミングチャートである。データが読み出される選択メモリのアドレスをＮとする。また，図１０において，選択メモリセルにデータ保持特性不良が発生し，このデータ保持特性不良を救済した場合を実線で示し，選択メモリセルが正常である場合を破線で示す。
【０１１３】
まず，データ読み出し動作が開始されると，コントロールロジック回路８０は，データ読み出しゲート電圧発生回路３７０および読み出しアナログ値保持回路３１０に対して，アクティブ状態（例えば，Ｈレベル）のイネーブル信号ＥＮＶｒｔｍｉｎＬＮを出力する。このイネーブル信号ＥＮＶｒｔｍｉｎＬＮが入力されたデータ読み出しゲート電圧発生回路３７０は，電圧ＶｒｔｍｉｎＬに調節されたワード線電圧ＶＷＬをゲート電圧スイッチ回路１５および読み出しアナログ値保持回路３１０に対して出力する。電圧ＶｒｔｍｉｎＬは，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧である（イニシャルスレショルド電圧Ｖｔｉｎｔと等しい電圧を含む）。
【０１１４】
ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路３７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。ワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）は，データが書き込まれた選択メモリセルのスレショルド電圧Ｖｔよりも低いレベルであるため，選択メモリセルが正常な（すなわち，電子を正しく保持している）場合には，選択メモリセルトランジスタはオフ状態である。このため，カラムデコーダ４０を介してメモリセルアレイ３０に接続されているセンスアンプ３５０から出力されるセンスアンプ出力信号ＳＡＯＵＴは，インアクティブ（例えばＬレベル）である。Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたコントロールロジック回路８０は，イネーブル信号ＥＮＶｒｔｍｉｎＬをインアクティブ状態（例えば，Ｌレベル）とする。このＬレベルのイネーブル信号ＥＮＶｒｔｍｉｎＬが入力されたデータ読み出しゲート電圧発生回路３７０は，出力するワード線電圧ＶＷＬを，最小書き込みスレショルド電圧Ｖｒｔｍｉｎから一定の傾きを持って最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【０１１５】
この間，センスアンプ３５０は，カラムデコーダ４０を介して，選択メモリセルが接続されているビット線ＢＬと接続されており，データ読み出し動作，すなわち選択メモリセルトランジスタのスレショルド電圧Ｖｔの検出を行う。
【０１１６】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔよりも低い間，選択メモリセルトランジスタは，オフ状態であり，センスアンプ出力信号ＳＡＯＵＴは，Ｌレベルである。そして，データ読み出しゲート電圧発生回路３７０は，入力されるセンスアンプ出力信号ＳＡＯＵＴがＬレベルの間，出力するワード線電圧ＶＷＬを最大書き込みスレショルド電圧Ｖｒｔｍａｘに向けて上昇させる。
【０１１７】
ワード線電圧ＶＷＬが選択メモリセルトランジスタのスレショルド電圧Ｖｔと同程度まで上昇したところで，選択メモリセルはオン状態となり，センスアンプ３５０は，Ｌレベルのセンスアンプ出力信号ＳＡＯＵＴをＨレベルに反転させる。Ｈレベルのセンスアンプ出力信号ＳＡＯＵＴが入力されたデータ読み出しゲート電圧発生回路３７０は，出力するワード線電圧ＶＷＬの上昇を停止し，一定レベルを保持する。これによって，ワード線ＷＬは，一定の電位に保持されることになる。
【０１１８】
データ読み出しゲート電圧発生回路３７０から出力されたワード線電圧ＶＷＬ，および，センスアンプ３５０からセンスアンプ出力信号ＳＡＯＵＴは，読み出しアナログ値保持回路３１０に入力される。読み出しアナログ値保持回路３１０は，センスアンプ出力信号ＳＡＯＵＴがＨレベルの時，ワード線電圧ＶＷＬをスルーし，センスアンプ出力信号ＳＡＯＵＴがＬレベルの時，ワード線電圧ＶＷＬを保持する。また，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｌレベルである。
【０１１９】
ここで，アドレスＮのメモリセルに格納されているデータと同様に，アドレスＮ＋１のメモリセルに格納されているデータも読み出しアナログ値保持回路３１０に保持される。
【０１２０】
アドレスＮのメモリセルにデータ保持特性不良がない場合には，読み出しアナログ値保持回路３１０に備えられたトランスファゲート３１１−５はカットオフ状態となる。そして，センスアンプ出力信号ＳＯＵＴＮに従ったアナログ値ＶＡＯＵＴがアナログ信号出力回路１２０に供給される。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路３１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【０１２１】
以上が，データ読み出しの対象となるアドレスＮのメモリセルがデータを正常に保持している場合のデータ読み出し動作である。これに対して，アドレスＮのメモリセルにデータ保持特性不良が発生した場合，すなわち，トランジスタのスレショルド電圧が最小書き込みスレショルド電圧Ｖｒｔｍｉｎ以下に低下した選択メモリセルに対するデータ読み出し動作を説明する。
【０１２２】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合，読み出しアナログ値保持回路３１０に備えられたキャパシタ３１０Ｎ−８には正しいデータに対応する電圧は保持されておらず，１サイクル前のデータ，すなわちアドレスＮ−１のメモリセルに格納されているデータに対応する電圧が保持されている。これに対して，アドレスＮ＋１のメモリセルからは正常にデータの読み出しが行われ，キャパシタ３１０Ｎ＋１−８には正しいデータに対応する電圧が保持されている。アドレスＮのメモリセルにデータ保持特性不良が生じている場合，イネーブル信号ＥＮＶｒｔｍｉｎＬＮは，Ｈレベルであり，アドレスＮのメモリセルおよびアドレスＮ＋１のメモリセルからデータの読み出しが完了したところで，トランスファゲート３１１−５がオンする。トランスファゲート３１１−５がオンすることによってキャパシタ３１０Ｎ−８とキャパシタ３１０Ｎ＋１−８が接続される。
【０１２３】
キャパシタ３１０Ｎ−８に保持されている電圧がＶｒｔＮ−１であり，キャパシタ３１０Ｎ＋１−８に保持されている電圧がＶｒｔＮ＋１である場合，トランスファゲート３１１−５によってキャパシタ３１０Ｎ−８とキャパシタ３１０Ｎ＋１−８が接続されて発生する電圧ＶｒｔＮ’’（ダミーアナログ値）は，以下の式によって求まる。なお，キャパシタ３１０Ｎ−８の静電容量ＣＮとキャパシタ３１０Ｎ＋１−８の静電容量ＣＮ＋１は等しく，静電容量ＣＮとする。
【０１２４】
VrtN''=(CN*VrtN-1+CN+1*VrtN+1)/(CN+CN+1)
=CN*(VrtN-1+VrtN+1)/(2*CN)
=(VrtN-1+VrtN+1)/2
【０１２５】
アドレスＮのメモリセルにデータ保持特性不良が発生した場合には，読み出しアナログ値保持回路３１０は，キャパシタ３１０Ｎ−８に保持されている電圧ＶｒｔＮ−１に代えて，電圧ＶｒｔＮ’’に基づきアナログ値ＶＡＯＵＴを生成し，このアナログ値ＶＡＯＵＴをアドレスＮのメモリセルからの読み出しデータとしてアナログ信号出力回路１２０に対して出力する。アナログ信号出力回路１２０は，所定の制御信号（例えば，クロック信号ＣＬＫ）に同期して，読み出しアナログ値保持回路３１０から出力されるアナログ値ＶＡＯＵＴを保持するとともに，対応するアナログ出力信号Ｖａ-ｏｕｔを出力する。
【０１２６】
以上のように，第３の実施の形態にかかるフラッシュメモリ３は，第１の実施の形態にかかるフラッシュメモリ１および第２の実施の形態にかかるフラッシュメモリ２と同様に，データ読み出しサイクルにおいて，データが読み出される選択メモリセルのトランジスタのコントロールゲートに対して，最小読み出し電圧Ｖｒｔｍｉｎよりも低く，イニシャルスレショルド電圧Ｖｔｉｎｔよりも高い電圧ＶｒｔｍｉｎＬを印加することによって，選択メモリセルにおけるデータ保持特性不良の発生を検出することが可能とされている。そして，第３の実施の形態にかかるフラッシュメモリ３は，アドレスＮのメモリセルからデータを読み出す際に，アドレスＮ＋１のメモリセルからもデータを読み出すように構成されており，１サイクル前にアドレスＮ−１のメモリセルから読み出したデータおよびアドレスＮ＋１から読み出したデータに基づき，アドレスＮのメモリセルに格納されているべきデータに近似したデータを生成することが可能とされている。したがって，第３の実施の形態にかかるフラッシュメモリ３によれば，アドレスＮのメモリセルにデータ保持特性不良が発生した場合であっても，アドレスＮのメモリセルからのデータ読み出し動作において，この特性不良を的確に検出することが可能であり，しかも，第２の実施の形態にかかるフラッシュメモリ２に比べて小規模な回路構成で，アドレスＮの前後のアドレスＮ−１のメモリセルおよびアドレスＮ＋１のメモリセルそれぞれに格納されているデータに基づき，歪みの少ないアナログ出力信号Ｖａ−ｏｕｔを出力することが可能となる。
【０１２７】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１２８】
【発明の効果】
以上説明したように，本発明にかかる半導体記憶装置によれば，メモリセルにおいてデータ保持特性不良が発生した場合であっても，かかる特性不良を的確に検出し，ノイズの少ないアナログ信号を出力することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるフラッシュメモリの構成を示すブロック図である。
【図２】図１のフラッシュメモリに備えられた読み出しアナログ値保持回路の回路図である。
【図３】図１のフラッシュメモリのデータ書き込み動作を示すタイミングチャートである。
【図４】図１のフラッシュメモリのデータ読み出し動作を示すタイミングチャートである。
【図５】本発明の第２の実施の形態にかかるフラッシュメモリの構成を示すブロック図である。
【図６】図５のフラッシュメモリに備えられた読み出しアナログ値保持回路の回路図である。
【図７】図５のフラッシュメモリのデータ読み出し動作を示すタイミングチャートである。
【図８】本発明の第３の実施の形態にかかるフラッシュメモリの構成を示すブロック図である。
【図９】図８のフラッシュメモリに備えられた読み出しアナログ値保持回路の回路図である。
【図１０】図８のフラッシュメモリのデータ読み出し動作を示すタイミングチャートである。
【図１１】一般的なフラッシュメモリを構成するメモリセルトランジスタのスレショルド電圧と格納されるアナログ値との関係を示す特性図である。
【図１２】一般的なフラッシュメモリにおけるデータ書き込み時のコントロールゲート電圧とメモリセルトランジスタの飽和スレショルド電圧との関係を示す特性図である。
【符号の説明】
１，２，３：フラッシュメモリ
１０：レベルシフタ
１５：ゲート電圧スイッチ回路
２０：ロウデコーダ
３０：メモリセルアレイ
４０：カラムデコーダ
５０，２５０，３５０：センスアンプ
６０：ビット線電圧発生回路
７０，２７０，３７０：データ読み出しゲート電圧発生回路
８０：コントロールロジック回路
９０：ワンショット回路
１００：高電圧発生回路
１１０，２１０，３１０：読み出しアナログ値保持回路
１２０：アナログ信号出力回路
２１０Ｎ：サブ読み出しアナログ値保持回路
ＥＮＶｒｔｍｉｎＬ：イネーブル信号
ＳＡＯＵＴ：センスアンプ出力回路
Ｖａ−ｉｎ：アナログ入力信号
Ｖａ−ｏｕｔ：アナログ出力信号
Ｖｔｉｎｔ：イニシャルスレショルド電圧
Ｖｒｔｍａｘ：最大書き込みスレショルド電圧
Ｖｒｔｍｉｎ：最小書き込みスレショルド電圧
ＶＷＬ：ワード線電圧
Claims (2)
- フローティングゲートに対して電子が注入されスレショルド電圧が調整されることによってアナログ値を格納するトランジスタから成る複数のメモリセルを有する半導体記憶装置であって，
アドレスＮ，アドレスＮ−１，アドレスＮ＋１に対応する３つのセンスアンプと，
アドレスＮ，アドレスＮ−１，アドレスＮ＋１に対応する３つのデータ読み出しゲート電圧発生回路と，
アドレスＮ，アドレスＮ−１，アドレスＮ＋１に対応する３つの読み出しアナログ値保持回路と，
を備え，
前記３つのセンスアンプと前記３つのデータ読み出しゲート電圧発生回路とにより，第Ｎサイクルにおいて，アドレスＮのメモリセルに格納されている第Ｎアナログ値，アドレスＮ−１のメモリセルに格納されている第Ｎ−１アナログ値，およびアドレスＮ＋１のメモリセルに格納されている第Ｎ＋１アナログ値を並列的に読み出し，前記３つの読み出しアナログ値保持回路に保持し，
前記３つの読み出しアナログ値保持回路に保持された前記第Ｎ−１アナログ値と前記第Ｎ＋１アナログ値に基づきダミーアナログ値を生成し，
前記３つの読み出しアナログ値保持回路は，
前記アドレスＮのメモリセルが正常の場合，前記第Ｎアナログ値を出力し，
前記アドレスＮのメモリセルが不良の場合，前記ダミーアナログ値を出力することを特徴とする，半導体記憶装置。 - 前記ダミーアナログ値は，前記第Ｎ−１アナログ値と前記第Ｎ＋１アナログ値との平均値であることを特徴とする，請求項１に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014004A JP3877121B2 (ja) | 2000-01-19 | 2000-01-19 | 半導体記憶装置 |
| US09/761,148 US6317361B2 (en) | 2000-01-19 | 2001-01-17 | Semiconductor memory capable of detecting defective data in the memory cells thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014004A JP3877121B2 (ja) | 2000-01-19 | 2000-01-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001202789A JP2001202789A (ja) | 2001-07-27 |
| JP3877121B2 true JP3877121B2 (ja) | 2007-02-07 |
Family
ID=18541524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014004A Expired - Fee Related JP3877121B2 (ja) | 2000-01-19 | 2000-01-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6317361B2 (ja) |
| JP (1) | JP3877121B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7424663B2 (en) * | 2005-01-19 | 2008-09-09 | Intel Corporation | Lowering voltage for cache memory operation |
| CN103208309B (zh) | 2006-05-12 | 2016-03-09 | 苹果公司 | 存储设备中的失真估计和消除 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694356A (en) | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
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-
2000
- 2000-01-19 JP JP2000014004A patent/JP3877121B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-17 US US09/761,148 patent/US6317361B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010021127A1 (en) | 2001-09-13 |
| JP2001202789A (ja) | 2001-07-27 |
| US6317361B2 (en) | 2001-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050530 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061026 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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