JP3833970B2 - 不揮発性半導体メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特に書き換え回数書き込み制御回路に関するもので、例えばNAND型フラッシュメモリに使用されるものである。
【0002】
【従来の技術】
図2は、NAND型フラッシュメモリのセルアレイに用いられているNANDセルとして、あるセルブロックBLOCKmの一部のNANDセルを取り出してその一例を示す等価回路図である。
【0003】
このNANDセルは、16個のメモリセルCT0 〜CT15が直列に接続され、その一端側および他端側がそれぞれ対応してドレイン側選択ゲートトランジスタDGT およびソース側選択ゲートトランジスタSGT を介してビット線BLi(BLn,BLn+1,…) およびソース線SLに接続されている。各メモリセルCT0 〜CT15は、浮遊ゲートおよび制御ゲートの二層ゲート構造を有するセルトランジスタが用いられており、その制御ゲートにはワード線WLi(WL0 〜WL15) が接続されている。
【0004】
また、ドレイン側選択ゲートトランジスタDGT の制御ゲートにはドレイン側選択ゲート線SGD が接続され、ソース側選択ゲートトランジスタSGT の制御ゲートにはソース側選択ゲート線SGS が接続されている。
【0005】
ここで、NAND型フラッシュメモリおよびNANDセルの動作の一例を簡単に説明しておく。
【0006】
NANDセルの書き込み(プログラム)/消去は、セルトランジスタのトンネル酸化膜にFNトンネル電流を通し、浮遊ゲートに電子を注入または放出することにより行う。
【0007】
即ち、書き込み時には、ビット線BLi の電位を接地電位(gnd,0V)にし、選択ワード線に書き込み電圧Vpgm(例えば20V )を与え、選択セルトランジスタの浮遊ゲートとチャネル部との間の高電界によって浮遊ゲートに電子を注入する。この時、選択セルトランジスタと直列に接続されているドレイン側選択ゲート線SGD には電源電圧Vdd が与えられてドレイン側選択ゲートトランジスタDGT は導通状態にあり、非選択ワード線には非選択ワード線書き込み電圧Vpass(例えば10V )が与えられて非選択セルトランジスタは導通状態にあり、ビット線BLi の電位を選択セルトランジスタのチャネル部へ十分に転送する。なお、ソース側選択ゲート線SGS には0Vが与えられてソース側選択ゲートトランジスタSGT は非導通状態になっている。
【0008】
書き込みは、1本のワード線に共通に接続された複数のセルトランジスタを単位とする1ページに対して一括で行うので、同時に書き込まれる複数のセルトランジスタの中には、データが“1”のもの(浮遊ゲートに電子を注入せずに消去状態を保つセルトランジスタ)も存在する。
【0009】
上記したデータが“1”の選択セルトランジスタに対する書き込みの最初には、セルトランジスタのチャネルにビット線電位Vdd が転送された後、ワード線の電位がVpgmまたはVpass になると、チャネル部の電位はゲート容量によって持ち上げられる。この時、選択セルトランジスタのチャネル部の電位がVdd +Vth より高くなると、選択セルトランジスタと直列に接続されているドレイン側選択ゲートトランジスタDGT は、ゲート線SGD にVdd が与えられるので非導通状態になる。
【0010】
選択セルトランジスタのチャネル部の電位はワード線・浮遊ゲート間の容量と浮遊ゲート・チャネル部間の容量との比によるが、9V程度まで持ち上げられることになる。これにより、選択セルトランジスタの浮遊ゲートとチャネル部の間の電界が弱まるので、FNトンネル電流は電界の二乗に比例して減少し、通常の書き込み時間では書き込みが行われず、消去状態を保つ。
【0011】
1ページ一括の書き込みを行うために、各ビット線に対応してセンスアンプを兼ねたデータレジスタが接続されており、それぞれ書き込みデータを一時的に保持するように構成されている。
【0012】
図8は、NAND型フラッシュメモリに用いられているセンスアンプ兼データレジスタの1個分の一例を取り出して詳細に示す回路図である。
【0013】
このセンスアンプ兼データレジスタは、2つのインバータが交叉接続されてなるデータレジスタ(ラッチ回路)REG の一対の入出力ノードに、一対のセンス入力用トランジスタSA0,SA1およびカラム選択の信号CSL により駆動される一対の入出力ゲートトランジスタCST が接続されている。上記一対のセンス入力用トランジスタSA0,SA1のソース共通接続ノードはセンス増幅用のNMOSトランジスタSAT
を介してgnd に接続されている。
【0014】
また、データレジスタREG の一方の入出力ノードには、書き込み信号PROGRAMによって制御される書き込み制御トランジスタWTを介した後、一対の偶数側ビット線および奇数側ビット線に共通に接続されている。この場合、一対の偶数側ビット線および奇数側ビット線は、それぞれ対応して偶数側ビット線選択制御トランジスタEBT 、奇数側ビット線選択制御トランジスタOBT により選択的に書き込み制御トランジスタWTに接続される。
【0015】
データレジスタREG の他方の入出力ノードには、データレジスタを“1”状態にリセットするためのリセットトランジスタRTが接続されており、このリセットトランジスタRTはリセット信号RST によって制御される。
【0016】
次に、図8を参照して書き込み、消去、読み出し動作を簡単に説明する。
【0017】
書き込み時には、一対の入出力線IO,/IOから一対の入出力ゲートトランジスタCST を介して入力された書き込みデータがデータレジスタREG に一時的に保持される。この書き込みデータは書き込み信号PROGRAM の制御によって制御される書き込み制御トランジスタWTおよび選択された偶数側のビット線選択制御トランジスタEBT または奇数側のビット線選択制御トランジスタOBT を介して偶数側または奇数側のビット線に転送される。この際、書き込みデータが“0”の場合にはビット線に0Vが転送され、書き込みデータが“1”の場合にはビット線にVdd が転送される。
【0018】
消去は、メモリセルのウェルを消去電圧Vera(例えば21V )にし、ワード線を0Vとすることにより、浮遊ゲート中の電子を基板へ引き抜くことによって行う。消去はブロック単位で行うが、消去しない非選択ブロックのワード線は浮遊状態にしておく。ウェルの電圧がVeraにされると、基板と浮遊ゲートを介したワード線との容量結合によって、浮遊ゲートは高い電圧にブートされる。そのため、非選択ブロックでは、浮遊ゲートと基板との間の電界が弱まり、消去されない。
【0019】
読み出しは、書き込みと同じくページ単位で行う。読み出しの最初に、データレジスタREG はリセット信号RST によって“1”状態にリセットされる。そして、読み出しの最初にプリチャージ信号PRECHARGE によって制御されるプリチャージ用のPMOSトランジスタPRT およびリード信号READがゲートに与えられるNMOSトランジスタRTを介してビット線がプリチャージされる。この際、ビット線のプリチャージ電圧をVdd または読み出しの高速化を図るためにVdd より低い電位に設定するように、リード信号READの電圧を制御することによって決める。
【0020】
また、プリチャージ用のPMOSトランジスタPRT の一端の電位によって活性化制御用のNMOSトランジスタENT がオン状態に制御される。
【0021】
その後、選択ワード線を0Vにしたままで、図2中に示したドレイン側選択ゲートトランジスタDGT およびソース側選択ゲートトランジスタSGT をオンさせ、ビット線の電位が放電されるかどうかを判定する。この時、選択セルトランジスタと直列に接続されたセルトランジスタには十分にセル電流を流すように、それに対応するワード線には読み出し電圧Vread (例えば3.5V)が与えられる。
【0022】
選択セルトランジスタのデータが“1”である場合(消去されている場合)には、そのトランジスタの閾値が負にまで低くなっているので、ワード線が0Vであってもセル電流が流れ、ビット線は放電される。
【0023】
選択セルトランジスタのデータがデータが“0”である場合(書き込まれている場合)には、そのトランジスタの閾値は0V以上に高くなっているので、選択セルトランジスタは非導通になり、ビット線の電位はプリチャージされたまま保持される。
【0024】
その後、リード信号READによりNMOSトランジスタRTをオンさせ、ビット線の電圧をセンス増幅用のNMOSトランジスタENT で受け、センス信号SENSE0によってセンス入力用のNMOSトランジスタSAをオンさせてデータレジスタREG に一時的に保持させる。データレジスタREG に取り込まれたデータは、シリアルに読み出される。
【0025】
ところで、ビット線の微細化が進むに連れ、隣接するビット線間の寄生容量が大きくなり、誤読み出しを防ぐためにビット線シールド技術が採用されている。ここで、ビット線シールド技術について簡単に説明する。
【0026】
上述したように、読み出し時にはビット線を浮遊にしてプリチャージ電位がセル電流によって放電されるかどうかを見ている。デザインルールが緩やかで、ビット線の幅が広く、隣接するビット線の間隔も広い時には、ビット線の寄生容量はその大部分が基板に対するものであり、隣接ビット線の動作は読み出しに影響を与えることはない。
【0027】
しかし、微細化が進み、ビット線が細くなりビット線間隔が狭くなると、ビット線の寄生容量は隣接するビット線間の容量が支配的になる。そういった状況で、注目するビット線上のメモリセルにはデータ“0”が書き込まれており、隣接する2つのビット線には“1”が書き込まれている場合を考える。
【0028】
この場合、注目するビット線は放電されずプリチャージ電位が保持されるはずであるが、隣接する2本のビット線は放電されるので、ビット線間の容量結合によって注目するビット線の電位も下がってしまい、“1”と誤読み出しされてしまう。
【0029】
これを防ぐために用いられるビット線シールド技術では、選択ビット線は物理的には1 本おきとし、選択されないビット線は電位を接地電位gnd に固定する。これにより隣接ビット線間の寄生容量の電位差は固定されているので、誤読み出しが起こることはない。
【0030】
なお、上記したビット線シールド技術では、偶数列のビット線および奇数列のビット線はそれぞれ対応して信号BL-even またはBL-oddによって選ばれる。また、1 本のワード線に接続されるメモリセルの数は2倍に増えるが、アドレッシングによって、外部から見たページサイズは変更しないよう制御している。
【0031】
上述したようにフラッシュメモリの書き込み/消去では、セルトランジスタの本来は絶縁膜である酸化膜に電子を通しているので、書き込み/消去を繰り返すうちに酸化膜の特性が変化し、書き込み/消去特性が劣化していく。
【0032】
NAND型フラッシュメモリの場合には、書き換え(書き込み/消去)回数が増えるにつれて、消去時の閾値が高くなってしまう現象が生じる。これは、酸化膜中に電子トラップ(トラップ準位)が発生し、ここにトラップされた電子がトンネル電流を妨げるからである。
【0033】
書き換え回数が増えていっても初期と同様の消去特性を得るためには、より高い消去電圧Veraまたはより長い消去時間が必要となる。通常は、書き換えが進んでもメモリセルの特性劣化がデバイスの劣化として見えないよう、マージンをとって消去電圧/時間を設定している。
【0034】
しかし、マージンをとって消去電圧/時間を設定することは、初期のメモリセルにとっては過剰なストレスとなり、劣化を速めてしまうという悪循環が生じる。そこで、過剰なストレスを与えずに、それぞれの時点での最適な条件で消去を行うためには、書き換え回数にしたがって電圧または時間を調整していく方法が考えられる。
【0035】
この方法を実現するためには、書き換え回数をレジスタに記憶しておき、その書き換え回数に応じてコントローラで内部電圧等を調整することが考えられる。この書き換え回数を記憶しておくレジスタは、デバイスの電源を切っても情報を保持しなければならないので、不揮発性である必要がある。
【0036】
特にフラッシュメモリでは、仕様的に10万回から100 万回の書き換えを許容しており、この大きな書き換え回数をデジタル的に計数し、例えばメモリセルと同様の多数の記憶素子(例えば20ビットの不揮発性レジスタ)に記憶する制御が必要になり、回路規模が大きくなる。
【0037】
【発明が解決しようとする課題】
上記したように従来のフラッシュメモリは、書き換え回数にしたがって書き込み/消去特性の劣化に対応して電圧/時間等を調整するために、大きな書き換え回数をデジタル的に計数して多数の不揮発性レジスタに記憶する制御が必要になり、回路規模が大きくなるという問題があった。
【0038】
本発明は上記の問題点を解決すべくなされたもので、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶することにより、少ない回路数で書き換え制御を可能にした不揮発性半導体メモリを提供することを目的とする。
【0039】
【課題を解決するための手段】
本発明の第1の不揮発性半導体メモリは、複数に分割されたメモリセルアレイと、前記複数のメモリセルアレイのうちで非選択アレイ中の一部に割り当てられた書き換え回数記憶領域のセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの閾値のアナログ的な変動量によって書き換え回数を記憶させる書き換え回数書き込み制御回路とを具備することを特徴とする。
【0040】
本発明の第2の不揮発性半導体メモリは、メモリセルアレイと、前記メモリセルアレイにおける偶奇一対のビット線毎に共通に接続される複数のセンスアンプ兼データレジスタと、選択されたメモリセルアレイの一部に割り当てられた書き換え回数記憶領域における偶奇一対のビット線のうちの一方のビット線に接続されているセルトランジスタに対してデータが書き込まれる際には他方のビット線に接続されているセルトランジスタにに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの閾値のアナログ的な変動量によって書き換え回数を記憶させる書き換え回数書き込み制御回路とを具備することを特徴とする。
【0041】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0042】
<第1の実施形態>
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリの概略構成を示すブロック図である。
【0043】
図1のNAND型フラッシュメモリは、図2を参照して前述したNANDセルのアレイを有し、通常の大容量のNAND型フラッシュメモリと同様に、ビット線容量を小さく抑えて高速読み出しを図るために、メモリセルアレイ10が複数(本例では2つ)のセルアレイ0、セルアレイ1に分割されている。また、前述したビット線シールド技術が採用されている。
【0044】
そして、アナログ的に書き換え回数を記憶するための回数記憶領域として、非選択アレイ中の一部(1ブロックまたは1ページ)を割り当てるものであり、本例では、回数記憶ブロック10aを割り当てた場合を例にとって説明する。
【0045】
メモリセルアレイ10のロウ選択を行うロウデコーダ(Row Decoder) 11のうち、回数記憶ブロック10に対応するロウデコーダ11aには、2つのメモリセルアレイを区別するブロックアドレスの最上位ビットBLKADD-MSBとその反転ビット/BLKADD-MSB がそれぞれ対応して入力されており、アレイ毎の書き換え回数を当該アレイとは別の側のアレイに独立に記憶するように制御している。
【0046】
なお、12はメモリセルアレイ10の各カラムに対応して設けられたセンスアンプ(Sense Amp.)、13はメモリセルアレイ10のカラム選択を行うカラムデコーダ(Column Decoder)である。
【0047】
上記センスアンプ12は、後述する書き込み方法の各実施例に応じて、図8を参照して前述したようなセンスアンプ兼データレジスタ、あるいは、図9を参照して後述するようなセンスアンプ兼データレジスタが用いられる。
【0048】
回数記憶ブロック10aに書き換え回数を記憶させるために、回数記憶ブロック10aのセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの閾値のアナログ的な変動量によって記憶させる。
【0049】
このような弱い電界で書き込みを行ってアナログ的に書き換え回数を記憶させると、記憶の精度は低下するが、消去条件の制御をするためには書き換え回数が1桁増えたことを検知できる程度の精度で十分である。
【0050】
セルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行う方法として、セルトランジスタに与える電圧関係として図3(a)、(b)に示すような二種類が考えられる。
【0051】
図3(a)は、選択セルトランジスタに“1”書き込みストレスを利用して書き込みを行う場合の電圧関係を示す。
【0052】
選択セルトランジスタに対する通常の書き込みでは、“1”書き込みセルは、選択セルトランジスタのチャネル電圧を持ち上げて(バックゲートに〜9Vのブート電圧を与えて)書き込みを禁止している。この際、電子は少ないながらもセルトランジスタの浮遊ゲートに注入されるので、書き込みが繰り返されれば、セルトランジスタの閾値は高くなっていく。
【0053】
そこで、選択セルトランジスタに“1”書き込みストレスを与えて書き込みを行うために、選択セルトランジスタに直列に接続されているドレイン側選択ゲートトランジスタのゲート(ドレイン側選択ゲート線SGD )およびビット線にそれぞれVdd を与え、選択セルトランジスタのゲート(選択ワード線)にVpgm(例えば20V )を与える。
【0054】
図3(b)は、選択セルトランジスタにVpass ストレスを利用して書き込みを行う場合の電圧関係を示す。
【0055】
選択セルトランジスタに対する通常の書き込みでは、選択セルトランジスタに直列に接続されている非選択セルトランジスタのゲート(非選択ワード線)にVpass が与えられることにより、ビット線の電圧を選択セルトランジスタのチャネルへ転送し、チャネル電圧を0Vにしている。
【0056】
この際、Vpass はVpgmの約半分の電圧(例えば10V )であるので、選択セルトランジスタの浮遊ゲートとチャネルの間の電界は弱く、通常の書き込み時間ではセルトランジスタの閾値は動かない。しかし、書き込みが繰り返されれば、電子は少しずつセルトランジスタの浮遊ゲートに注入されれるので、セルトランジスタの閾値は変化していく。
【0057】
上述した二種類の弱い電界での書き込み方法は、実際のメモリセルの書き込み特性に応じて選択される。もし、実際のメモリセルの書き込み特性がアナログ的に記憶するのに適当でなければ、電圧の調整が必要であるかもしれない。
【0058】
なお、回数記憶ブロックのデータは、デバイスの通常の使用中に消去されてはならない。そこで、例えば図14を参照して後述するように、回数記憶ブロックに対応するロウデコーダに消去選択禁止制御用のフューズ素子を備え、デバイスの出荷時にメモリセルのデータを消去した後に上記フューズ素子を切断しておけば、デバイスの通常の使用中の消去時に回数記憶ブロックが選択されることはなく、そのデータが消えることはない。
【0059】
<図1中の回数記憶ブロックに対する書き込み方法の第1の実施例>
図4は、図1中の回数記憶ブロックに対する書き込み方法の第1の実施例を説明するために示す回路である。
【0060】
図4において、10aは図1中のセルアレイの回数記憶ブロックであり、NANDセルNAND群を有する。SAREG はセルアレイの一対のビット線毎に対応して設けられているセンスアンプ兼データレジスタの1個分を簡略的に示している。このデータレジスタSAREG は、図8を参照して前述した回路あるいは図9を参照して後述する回路が用いられている。
【0061】
上記データレジスタSAREG の一方の入出力ノードは、書き込み制御トランジスタ(図示せず)を介して、セルアレイの一対のビット線(偶数側ビット線および奇数側ビット線)に共通に接続されている。この場合、一対のビット線は、それぞれNANDセルに接続されている偶数側ビット線選択制御トランジスタEBT 、奇数側ビット線選択制御トランジスタOBT により選択的にデータレジスタSAREG に接続される。
【0062】
さらに、一対のビット線は、それぞれ対応してビット線電位選択トランジスタEPST,OPST を介してビット線シールド電源に共通に接続されている。このビット線シールド電源は、読み出し時にはgnd 、書き込み時にはVdd となる。
【0063】
図4に示す書き込み方法は、図3(b)に示したVpass ストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロックのワード線にはVpass を与え、セルトランジスタに直列に接続されているビット線にはビット線シールド電源からgnd を与える。
【0064】
この場合、一対のビット線選択制御トランジスタEPST,OPST をそれぞれオフ状態に制御し、一対のビット線電位選択トランジスタEBT,OBT をそれぞれオン状態に制御する。
【0065】
本例では、セルトランジスタに書き換え回数を記憶する時のビット線の電圧設定のためにビット線シールド電源を用いており、この電源を選択する制御ロジック(本例ではビット線電位選択トランジスタ)があれば、特別な電源回路は付加しなくても実現できる。
【0066】
なお、書き換え回数を記憶するには、書き込み回数または消去回数どちらを記憶してもよいが、書き込みは同一ページに複数回に分割して書き込むことが許されているので、消去回数を記憶する方が望ましい。メモリセルのデータを書き換える場合には、ブロック内のデータを全て消去する必要があるので、より正確な書き換え回数を得ることができる。
【0067】
<図1中の回数記憶ブロックに対する書き込み方法の第2の実施例>
図5は、図1中の回数記憶ブロックに対する書き込み方法の第2の実施例を説明するために示す回路である。図5において、図4中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図8を参照して前述した回路あるいは図9を参照して後述する回路が用いられている。
【0068】
図5に示す書き込み方法は、図3(a)に示した“1”書き込みストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロック10aのワード線にはVpgmを与え、セルトランジスタに直列に接続されているビット線にはビット線シールド電源からVdd を与える。
【0069】
<図1中の回数記憶ブロックに対する書き込み方法の第3の実施例>
図6は、図1中の回数記憶ブロックに対する書き込み方法の第3の実施例を説明するために示す回路である。図6において、図4中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図9を参照して後述する“0”リセット機能を有する回路が用いられている。
【0070】
図6に示す書き込み方法は、図3(b)に示したVpass ストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロック10aのワード線にはVpass を与え、セルトランジスタに直列に接続されているビット線にはセンスアンプからgnd を与える。この場合、ビット線に接続されているセンスアンプ兼データレジスタを“0”書き込み状態にリセットしておき、偶数側ビット線選択制御トランジスタおよび奇数側ビット線選択制御トランジスタをそれぞれオン状態に制御することにより実現できる。
【0071】
<図1中の回数記憶ブロックに対する書き込み回路の第4の実施例>
図7は、図1中の回数記憶ブロックに対する書き込み方法の第4の実施例を説明するために示す回路である。図7において、図6中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図8を参照して前述した回路あるいは図9を参照して後述する回路が用いられている。
【0072】
図7に示す書き込み方法は、図3(a)に示した“1”書き込みストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロック10aのワード線にはVpgmを与え、セルトランジスタに直列に接続されているビット線にはセンスアンプからVdd を与える。この場合、非選択アレイのセンスアンプ兼データレジスタの全てを“1”書き込み状態にリセットしておくようにリセット信号RST1を与えることにより実現できる。
【0073】
図8は、図1のNAND型フラッシュメモリで“0”リセット機能を有さないセンスアンプ兼データレジスタが使用される場合の1個分の一例を取り出して詳細に示す回路図である。このセンスアンプ兼データレジスタは、従来例で説明した通りである。
【0074】
図9は、図1のNAND型フラッシュメモリで“0”リセット機能を有するセンスアンプ兼データレジスタが使用される場合の1個分の一例を取り出して詳細に示す回路図である。
【0075】
このセンスアンプ兼データレジスタは、図8を参照して前述したセンスアンプ兼データレジスタと比べて、データレジスタREG の一方の入出力ノードに、データレジスタREG を“0”書き込み状態にリセットするためにリセット信号RST0によって制御されるリセットトランジスタRT0 が追加されている点が異なり、その他は同じであるので図8中と同一符号を付している。
【0076】
したがって、書き込み回数を記憶する場合には、非選択アレイのセンスアンプ兼データレジスタの全てを一括して“0”書き込み状態にしておくようにリセット信号RST0を与えることによりビット線にgnd を転送することができる。
【0077】
<第2の実施形態>
図10は、本発明の第2の実施形態に係るNAND型フラッシュメモリの概略構成を示すブロック図である。
【0078】
このNAND型フラッシュメモリでは、第1の実施形態のNAND型フラッシュメモリと比べて、一対をなす2本のビット線(偶数側ビット線および奇数側ビット線)が1個のセンスアンプに共通に接続されており、ビット線シールド技術が使われている点は同じである。
【0079】
しかし、選択セルアレイの中の1ブロック(または1ページ)をアナログ的に書き換え回数を記憶するための回数記憶領域(本例では回数記憶ブロック10a)として割り当て、センスアンプに接続されている2本のビット線のうちの1 本を回数記憶用に使用する点が異なる。
【0080】
<図10中の回数記憶ブロックに対する書き込み方法の一実施例>
図11は、図10中の回数記憶ブロックに対する書き込み方法の一実施例を説明するために示す回路である。図11において、図5中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図8を参照して前述した回路、あるいは図9を参照して前述した“0”リセット機能を有する回路が用いられている。
【0081】
図11に示す書き込み方法は、図3(a)に示した“1”書き込みストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、選択アレイの回数記憶ブロック10aのワード線にはVpgmを与え、選択セルトランジスタに直列に接続されているビット線にはビット線シールド電源からVdd を与える。
【0082】
即ち、選択セルアレイにおいて例えば偶数側ビット線を回数記憶用に使用する場合を例にとると、奇数側のビット線に書き込む時に回数記憶ブロック10aのワード線にVpgmを与える。この時、偶数側のビット線にはVdd が与えられていて書き込みが禁止されているので、'1' 書き込みストレスの状態になる。
【0083】
奇数側の書き込みデータが“0”の場合には、回数記憶ブロック10aの奇数側のセルトランジスタにはデータが書き込まれ、セルトランジスタの閾値は高くなっていくが、動作に影響を与えることはない。また、浮遊ゲート中の電子が増えていくと浮遊ゲートとチャネルの間の電界は弱まっていくので、電子の注入量は飽和していく。
【0084】
上記した第2の実施形態のNAND型フラッシュメモリによれば、メモリセルアレイが複数に分割されていない場合でも、回数記憶ブロック10aに対する書き換え回数の記憶動作を実現することができる。
【0085】
<各実施形態における書き換え回数を読み出し回路>
前記各実施形態で説明した書き込み方法により回数記憶ブロックの複数のセルトランジスタにアナログ的に書き換え回数が記憶されると、通常は図12に示すように、セルトランジスタの閾値はある幅を持った正規分布の形をしている。
【0086】
前記回数記憶ブロックの複数のセルトランジスタから書き換え回数を読み出して書き換え回数を判定する際、(1)複数のセルトランジスタの閾値分布の中心をデバイス外部のコントローラで判定する方法、(2)例えば図13に示すように、電圧比較回路131とカウンタ132をデバイス内部に備えておき、閾値分布の内容をカウンタ132で判定する方法などが考えられる。
【0087】
書き換え回数を読み出すためには、読み出し時の選択ワード線の電圧を変化させていくと、その電圧以下の閾値を持つセルトランジスタはセンスアンプ兼データレジスタで“1”と読み出され、ワード線電圧以上の閾値を持つセルトランジスタはセンスアンプ兼データレジスタで“0”と読み出される。
【0088】
まず、前者(1)の方法について説明する。
【0089】
ワード線の電圧を低い方から高い方へ段階的に変化させていき、各段階でセンスアンプ兼データレジスタの出力データを例えば1ページ分の読み出しデータとしてシリアルにデバイス外部に出力し、“1”と読み出されたセルトランジスタの数と“0”と読み出されたセルトランジスタの数をデバイス外部のコントローラで計数し、複数のセルトランジスタの閾値分布の中心を判定することにより書き換え回数を判定することが可能になる。
【0090】
この際、“1”と読み出されたセルトランジスタの数が回数記憶ブロックのセルトランジスタの全数の半分を超えた時点のセルトランジスタ数が書き換え回数であると判定(多数決判定)することができる。
【0091】
このような方法によれば、書き換え回数を読み出すために、メモリデバイス内に特別な回路は必要なく、通常と同じ読み出し回路だけで実現できる。
【0092】
次に、後者(2)の方法について、図13を参照しながら説明する。
【0093】
回数記憶ブロックのセルトランジスタの制御ゲートに接続されているワード線の電圧を低い方から高い方へ段階的に変化させていき、各段階でセンスアンプ兼データレジスタの出力データをシリアルに読み出し、出力データの“1”/“0”判定を電圧比較回路131で行う。この判定の結果がデータ“0”であった場合に電圧比較回路131の出力回数をカウンタ132で計数していき、ワード線の電圧以下の閾値を持つセルトランジスタの個数が回数記憶ブロックのセルトランジスタの全数の半数を超えた時点のワード線の電圧に基づいて書き換え回数を判定することが可能になる。
【0094】
例えば256 カラムの回数記憶ブロックを用いるNAND型フラッシュメモリには、256 の半分に相当する128 の計数容量を有する8ビットのフリップフロップ回路DFF0〜DFF8からなる書き換え回数読み出し用のカウンタ132と、センスアンプの出力データの“1”/“0”判定を行う電圧比較回路131とをデバイス内部に備えておき、判定を行う。
【0095】
この場合、回数記憶ブロックのセルトランジスタの制御ゲートに接続されているワード線の電圧を低い方から高い方へ段階的に変化させていき、各段階でセンスアンプ兼データレジスタの出力データをシリアルに読み出し、出力データの“1”/“0”判定を電圧比較回路131で行う。この判定の結果がデータ“0”であった場合に電圧比較回路131の出力回数(ワード線の電圧以下の閾値を持つセルトランジスタの個数)をカウンタ132で計数していき、カウンタ132の最上位ビットが低レベルから高レベルに反転した時点のワード線の電圧に基づいて書き換え回数を判定することができる。
【0096】
図14は、図1中あるいは図10中の回数記憶ブロック10aに対応するロウデコーダ11aが消去選択禁止制御用のフューズ素子Fを備えた一例を示す回路図である。
【0097】
このロウデコーダは、ブロックアドレス信号Block Address が入力するアンドゲート141と、相補的な消去制御信号ERASE,/ERASEにより活性化制御され、前記アンドゲートの出力を反転する第1のインバータ142と、ラッチ制御信号LATCH により活性化制御され、前記アンドゲート141の出力をラッチし、ラッチ出力がリセット信号RESET によりリセットされるラッチ回路部15と、相補的な消去制御信号/ERASE,ERASEにより前記第1のインバータ142とは相補的に活性化制御され、前記ラッチ回路部15の出力を反転する第2のインバータ143と、この第2のインバータ143および前記第1のインバータ142の各出力がワイヤードオア接続された信号を反転する第3のインバータ144とを有する。
【0098】
この第3のインバータ144の出力(ロウデコーダの出力電圧)は、図示しない電圧変換回路を経て、NANDセルのセルトランジスタのゲート(ワード線)、選択ゲートトランジスタのゲート(選択ゲート線)に供給される。
【0099】
前記ラッチ回路部15は、ラッチ制御信号LATCH がゲートに入力する活性化制御用のNMOSトランジスタ151と、2個のインバータが逆並列接続されてなり、入力端が前記NMOSトランジスタ151の一端に接続されたラッチ回路152と、このラッチ回路152の出力端とgnd ノードとの間に接続され、リセット信号RESET がゲートに入力するリセット用のNMOSトランジスタ153と、活性化制御用のNMOSトランジスタ151の他端に一端が接続されたラッチ入力制御用のNMOSトランジスタ154と、このラッチ入力制御用のNMOSトランジスタ154の他端とgnd ノードとの間に接続された消去選択禁止用のフューズ素子Fとからなる。
【0100】
上記フューズ素子Fが導通状態の時は、ラッチ入力制御用のNMOSトランジスタ154の動作が可能になり、ロウデコーダは消去時のデコード動作が可能になる。これに対して、フューズ素子Fが非導通(切断)状態の時は、ラッチ入力制御用のNMOSトランジスタ154の動作が不可能になり、ロウデコーダは消去時のデコード動作が不可能になり、消去時に回数記憶ブロックを選択することはない。
【0101】
なお、前記各実施形態では、回数記憶領域として、非選択アレイ中の1ブロック(あるいは1ページ)、または、選択アレイ中の1ブロック(あるいは1ページ)中の奇数側ビット線あるいは偶数側ビット線に接続されているナンドセルを割り当てた例を説明したが、これに限らず、1個のセルトランジスタの両端側にそれぞれ1個の選択ゲートトランジスタを接続した回数記憶専用セルの1行分あるいは数行分をアレイに追加して設け、この回数記憶専用セルに対して前記各実施形態と同様な要領で書き換え回数を記憶させるようにしてもよい。
【0102】
また、前記各実施形態では、NAND型フラッシュメモリを説明したが、本発明はこれに限らず、他の不揮発性半導体メモリにも適用することが可能である。
【0103】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶することにより、従来必要であった多数のレジスタ等を備えなくても、少ない回路数で書き換え制御を行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るNAND型フラッシュメモリの概略構成を示すブロック図。
【図2】 NAND型フラッシュメモリのセルアレイに用いられているNANDセルの一例を示す等価回路図。
【図3】図1中の回数記憶ブロックのセルトランジスタに対して“1”書き込みストレスを利用して書き込みを行う場合とVpass ストレスを利用して書き込みを行う場合の二種類の電圧関係を示す回路図。
【図4】図1中の回数記憶ブロックに対する書き込み方法の第1の実施例を説明するために示す回路図。
【図5】図1中の回数記憶ブロックに対する書き込み方法の第2の実施例を説明するために示す回路図。
【図6】図1中の回数記憶ブロックに対する書き込み方法の第3の実施例を説明するために示す回路図。
【図7】図1中の回数記憶ブロックに対する書き込み方法の第4の実施例を説明するために示す回路図。
【図8】図1のNAND型フラッシュメモリで“0”リセット機能を有さないセンスアンプが使用される場合の1個分の一例を取り出して示す回路図。
【図9】図1のNAND型フラッシュメモリで“0”リセット機能を有するセンスアンプが使用される場合の1個分の一例を取り出して詳細に示す回路図。
【図10】本発明の第2の実施形態に係るNAND型フラッシュメモリの概略構成を示すブロック図。
【図11】図10中の回数記憶ブロックに対する書き込み方法の一実施例を説明するために示す回路図。
【図12】本発明のNAND型フラッシュメモリにおいてセルトランジスタにアナログ的に書き換え回数が記憶された場合のセルトランジスタの閾値の分布の一例(正規分布)を示す特性図。
【図13】本発明のデバイス内部に設けられた書き換え回数読み出し回路の一例を示す回路図。
【図14】図1中あるいは図10中の回数記憶ブロックに対応するロウデコーダが消去選択禁止フューズを備えた一例を示す回路図。
【符号の説明】
10…メモリセルアレイ、
10a…回数記憶ブロック、
11、11a…ロウデコーダ、
12…センスアンプ、
13…カラムデコーダ。
Claims (12)
- 複数に分割されたメモリセルアレイと、
前記複数のメモリセルアレイのうちで非選択アレイ中の一部に割り当てられた書き換え回数記憶領域のセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの浮遊ゲートへの電子の注入量によってセルトランジスタの閾値をアナログ的に変動させることによって書き換え回数を記憶させる書き換え回数書き込み制御回路
とを具備することを特徴とする不揮発性半導体メモリ。 - メモリセルアレイと、
前記メモリセルアレイにおける偶奇一対のビット線毎に共通に接続される複数のセンスアンプ兼データレジスタと、選択されたメモリセルアレイの一部に割り当てられた書き換え回数記憶領域における偶奇一対のビット線のうちの一方のビット線に接続されているセルトランジスタに対してデータが書き込まれる際には他方のビット線に接続されているセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの浮遊ゲートへの電子の注入量によってセルトランジスタの閾値をアナログ的に変動させることによって書き換え回数を記憶させる書き換え回数書き込み制御回路
とを具備することを特徴とする不揮発性半導体メモリ。 - 前記書き換え回数記憶領域におけるセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行う際、前記セルトランジスタに直列に接続されているビット線に所定の電源電圧を与え、前記セルトランジスタのゲートに書き込み電圧Vpgmを与えることにより、前記セルトランジスタに対する“1”書き込みストレスを利用して書き込むことを特徴とする請求項1または2記載の不揮発性半導体メモリ。
- 前記書き換え回数記憶領域におけるセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行う際、前記セルトランジスタの制御ゲートに書き込み電圧より低い非選択ワード線電圧Vpass を与え、前記セルトランジスタに直列に接続されているビット線には接地電位を与えることにより、
前記セルトランジスタに対するVpass ストレスを利用して書き込むことを特徴とする請求項1または2記載の不揮発性半導体メモリ。 - 前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、読み出しデータをデバイス外部に出力することを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体メモリ。
- 前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、前記セルトランジスタの制御ゲートに接続されているワード線の電圧を変化させていき、前記ワード線の電圧以下の閾値を持つセルトランジスタの個数が書き換え回数記憶領域のセルトランジスタの全数の半数を超えた時点のワード線の電圧に基づいて書き換え回数を判定することを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体メモリ。
- 前記書き換え回数を読み出す際に使用するカウンタが予め設けられており、前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、前記セルトランジスタの制御ゲートに接続されているワード線の電圧を変化させていき、セルトランジスタが前記ワード線の電圧以下の閾値を持つ場合に前記カウンタを歩進させていき、前記カウンタの最上位ビットが反転した時点のワード線の電圧に基づいて書き換え回数を判定することを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体メモリ。
- 前記複数のセルトランジスタから読み出されたデータに基づいてセルトランジスタの閾値分布の中心を判定することにより書き換え回数を判定することを特徴とする請求項5乃至7のいずれか1項に記載の不揮発性半導体メモリ。
- 前記書き換え回数を読み出す際に使用するカウンタが予め設けられており、前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、前記セルトランジスタの制御ゲートに接続されているワード線の電圧を変化させていき、書き換え回数の読み出し結果を1ページ分の読み出しデータとしてシリアルにデバイス外部に出力することを特徴とする請求項5記載の不揮発性半導体メモリ。
- 前記書き換え回数記憶領域に対応するロウデコーダは、消去選択を禁止するために使用されるフューズを備えており、当該フューズはデバイスの出荷時にメモリセルのデータを消去した後に切断されることを特徴とする請求項1記載の不揮発性半導体メモリ。
- 前記メモリセルアレイにおける選択ビット線は物理的に1本おきとし、選択されないビット線を所定電位に固定するビット線シールド技術が採用されており、前記ビット線に与える電源電圧あるいは接地電位は、前記ビット線シールド技術で用いられる電源から供給することを特徴とする請求項3または4記載の不揮発性半導体メモリ。
- 前記メモリセルアレイにおけるビット線に対応してセンスアンプ兼データレジスタが設けられており、前記ビット線に与える電源電圧あるいは接地電位は前記センスアンプ兼データレジスタから供給することを特徴とする請求項3または4記載の不揮発性半導体メモリ。
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