JP2005100527A - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置 Download PDF

Info

Publication number
JP2005100527A
JP2005100527A JP2003332691A JP2003332691A JP2005100527A JP 2005100527 A JP2005100527 A JP 2005100527A JP 2003332691 A JP2003332691 A JP 2003332691A JP 2003332691 A JP2003332691 A JP 2003332691A JP 2005100527 A JP2005100527 A JP 2005100527A
Authority
JP
Japan
Prior art keywords
data
nonvolatile memory
main array
writing
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003332691A
Other languages
English (en)
Inventor
Naohisa Tachikawa
尚久 立川
Atsushi Fujiwara
藤原  淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003332691A priority Critical patent/JP2005100527A/ja
Priority to US10/946,010 priority patent/US7126850B2/en
Priority to CNA2004100801097A priority patent/CN1601654A/zh
Publication of JP2005100527A publication Critical patent/JP2005100527A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628Programming or writing circuits; Data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits

Abstract

【課題】 フラッシュメモリは微細化によりデータ値を決める蓄積電荷量が減少し、低電圧動作化の要望により蓄積電荷を絶縁するトンネル酸化膜厚が薄膜化されてきている。よってフラッシュメモリのデータ保持特性を改善することは重要である。
【解決手段】 データ“1”を電荷あり、データ“0”を電荷なしと定義した、チャージロスに弱いメモリセルを考える。メインアレイ10内のデータが“1”カウント数>“0”カウント数のとき、書き込むデータを変換して“1”カウント数<“0”カウント数とし、メインアレイ10内のデータの統計的な信頼性を改善する。変換して書き込まれたデータは読み出しの際に元の極性に復元される。
【選択図】 図1

Description

本発明は、不揮発性メモリ、例えばフラッシュEEPROM等の半導体不揮発性記憶装置に関する。
フラッシュEEPROMの浮遊ゲートは電気的にシリコン基板や制御ゲートから絶縁されていなければならず、かつ書込/消去時にはトンネル酸化膜を通して電荷の行き来ができなければいけない。この相矛盾した機能をトンネル酸化膜に要求するところから書き換え回数の制限が生じる。データの書き換えを行うことによりトンネル酸化膜の劣化が起こり、それによりデータ保持特性の劣化等が生じる。書き換えを行うことによるトンネル酸化膜の劣化はセル構造と書込/消去方式によりそれぞれ異なり、従来のフラッシュEEPROMはデバイス技術(セル構造と書込/消去方式の改善)によりデータ保持特性を改善してきた(例えば、非特許文献1参照。)。
舛岡富士雄、他12名:第5章フラッシュメモリの信頼性技術、p199−p232、フラッシュメモリ技術ハンドブック、株式会社サイエンスフォーラム、1993年8月15日第1版第1刷発行
しかし、フラッシュEEPROMは微細化によりデータを決定する蓄積電荷量が減少し、低電圧動作化の要望により浮遊ゲート内にある蓄積電荷を絶縁するトンネル酸化膜が薄膜化されてきている。トンネル酸化膜の薄膜化とデータ保持特性は相反するものであり、従来の技術の延長ではデータ保持特性を維持することは困難になってきている。
本発明は、このような事情に鑑みて創作したものであり、微細化特にトンネル酸化膜の薄膜化にかかわらずデータ保持特性に優れた半導体不揮発性記憶装置を提供することを目的としている。
本発明は、上記の課題を解決するために次のような手段を講じる。
上記課題を解決する本発明における半導体不揮発性記憶装置は、不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して保持することにより、データ保持特性を改善することができる。
上記課題を解決する本発明における半導体不揮発性記憶装置は、“0”縮退または“1”縮退が発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用が可能となる。
上記課題を解決する本発明における半導体不揮発性記憶装置は、チャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用が可能となる。
以下、より具体的レベルで説明する。
(1)本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記不揮発性メモリセルを高い閾値電圧にするデータと低い閾値電圧にするデータをそれぞれ計数する第1の計数手段および第2の計数手段と、前記第1の計数手段の計数値と前記第2の計数手段の計数値を比較し、前記比較結果を出力する比較手段と、前記比較結果を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。メインアレイ内の不揮発性メモリセルにデータを書き込むとき、メモリセルすべてに書き込むデータのうち、第1の計数手段がメモリセルを高い閾値電圧にするデータを計数するとともに、第2の計数手段がメモリセルを低い閾値電圧にするデータを計数する。両計数手段による計数値が比較手段で比較され、その比較結果が記憶手段に記憶された上で、データ変換手段に与えられる。データ変換手段は、与えられた比較結果に従って書き込みデータの極性の変換の制御を行う。すなわち、メモリセルを高い閾値電圧にするデータの計数値がメモリセルを低い閾値電圧にするデータの計数値より大きいときは、書き込みのデータの極性を変換する。不揮発性メモリセルのデータ保持特性に優れた極性に変換する。そうでなければ、極性の変換は行わず、そのままとする。データ変換手段から書込手段を介して不揮発性メモリセルにデータを書き込む。以上により、低い閾値電圧となる不揮発性メモリセルの数を、高い閾値電圧となる不揮発性メモリセルの数以上とでき、統計的にデータ保持特性を改善することができる。
(2) 上記(1)において、前記メインアレイを複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記比較結果を記憶するように構成するのでもよい。このようにすれば、低い閾値電圧となる不揮発性メモリセルの数が、高い閾値電圧となる不揮発性メモリセルの数を上回るようにすることをサブアレイ毎に実現でき、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(3) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、後述の計数手段の計数値に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記不揮発性メモリセルを高い閾値電圧にするデータの場合にインクリメント/ディクリメントし、前記不揮発性メモリセルを低い閾値電圧にするデータの場合にディクリメント/インクリメントする計数手段と、前記計数手段の結果である前記計数値を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。メインアレイ内の不揮発性メモリセルにデータを書き込むとき、メモリセルすべてに書き込むデータについて、計数手段は、メモリセルを高い閾値電圧にするデータであればインクリメントし、メモリセルを低い閾値電圧にするデータであればディクリメントする。計数手段による計数結果が記憶手段に記憶された上で、データ変換手段に与えられる。データ変換手段は、与えられた計数値に従って書き込みデータの極性の変換の制御を行う。すなわち、計数値が正のときは、書き込みのデータの極性を変換する。不揮発性メモリセルのデータ保持特性に優れた極性に変換する。そうでなければ、極性の変換は行わず、そのままとする。計数手段による計数の論理は、上記と逆にしてもよい。すなわち、メモリセルを高い閾値電圧にするデータであればディクリメントし、メモリセルを低い閾値電圧にするデータであればインクリメントするのでもよく、この場合は、データ変換手段は、与えられた計数値が0または負のときに、書き込みのデータの極性を変換する。以上により、低い閾値電圧となる不揮発性メモリセルの数を、高い閾値電圧となる不揮発性メモリセルの数以上とでき、統計的にデータ保持特性を改善することができる。
(4) 上記(3)において、前記メインアレイを複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記計数手段による計数値を記憶するように構成するのでもよい。このようにすれば、低い閾値電圧となる不揮発性メモリセルの数と、高い閾値電圧となる不揮発性メモリセルの数との差分である計数値が所定の値となるようにすることをサブアレイ毎に実現でき、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(5) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記不揮発性メモリセルを複数の閾値電圧にする複数のデータをそれぞれ計数する複数の計数手段と、前記複数の計数手段のそれぞれの計数値を比較し、前記比較結果を出力する比較手段と、前記比較結果を記憶する記憶手段とを備えた構成とされている。これは、書き込むデータが4値、8値といった多値の場合について展開したものである。
この構成による作用は次のとおりである。複数ある計数手段は、対応する閾値電圧のデータを個別に計数する。比較手段は、各計数手段による計数値の大小関係を把握する。この比較結果を記憶手段に記憶した上で、データ変換手段を制御する。データ変換手段は、与えられた比較結果に従って書き込みデータの極性の変換の制御を行う。すなわち、メモリセルの閾値電圧の順位とそのデータの計数値との関係において、平均的に、閾値電圧の高い側のデータ計数値が閾値電圧の低い側のデータ計数値より大きいときは、書き込みのデータの極性を変換する。不揮発性メモリセルのデータ保持特性に優れた極性に変換する。そうでなければ、極性の変換は行わず、そのままとする。データ変換手段から書込手段を介して不揮発性メモリセルにデータを書き込む。以上により、閾値電圧が低い側となる不揮発性メモリセルの数を、閾値電圧が高い側の不揮発性メモリセルの数以上とでき、統計的にデータ保持特性を改善することができる。
(6) 上記(5)において、前記メインアレイを複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記比較結果を記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(7) 上記(5)において、前記記憶手段の入力部にエンコーダと、前記記憶手段の出力部にデコーダとをさらに備えた構成としてもよい。多値の場合は、データの組み合わせが多くなる。例えば、4値の場合の組み合わせは4!=24通りあり、8値の場合の組み合わせは8!=40320通りとなる。これをそのまま記憶手段で実現するとなると、ビット数が過剰となってしまう。そこで、デコーダでデコードした上で記憶手段に記憶するようにすれば、記憶手段の必要容量を削減することができる。例えば、4値に対しては、25=32>24より、5ビットの記憶容量ですみ、8値に対しては、216=65536>40320より、16ビットの記憶容量ですむ。
(8) 上記(7)において、前記メインアレイを複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記比較結果を記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(9) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記不揮発性メモリセルへ書き込むMSB(最上位ビット)が1であるデータとMSBが0であるデータをそれぞれ計数する第1の計数手段および第2の計数手段と、前記第1の計数手段の計数値と前記第2の計数手段の計数値を比較し、前記比較結果を出力する比較手段と、前記比較結果を記憶する記憶手段とを備えた構成とされている。
ここでの第1の計数手段、第2の計数手段は、例えば、次のようなものである。例えば、4値のデータを書き込む場合、“10”と“11”を計数する“1*”カウンタが第1の計数手段に相当し、“00”と“01”を計数する“0*”カウンタが第2の計数手段に相当する。
この構成による作用は次のとおりである。これも、上記(5)の場合と同様に、メモリセルの閾値電圧の順位とそのデータの計数値との関係において、平均的に、閾値電圧の高い側のデータ計数値が閾値電圧の低い側のデータ計数値より大きいときは、書き込みのデータの極性を変換する。それにより、閾値電圧が低い側となる不揮発性メモリセルの数を、閾値電圧が高い側の不揮発性メモリセルの数以上とでき、統計的にデータ保持特性を改善することができる。
(10) 上記(9)において、前記メインアレイを複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記比較結果を記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(11) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記不揮発性メモリセルを一番高い閾値電圧にするデータまたは一番低い閾値電圧にするデータを計数する計数手段と、前記計数手段の計数値と前記メインアレイ内の前記不揮発性メモリセル総数の半分の値を比較し、前記比較結果を出力する比較手段と、前記比較結果を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。これも、上記(5)の場合と同様に、メモリセルの閾値電圧の順位とそのデータの計数値との関係において、平均的に、閾値電圧の高い側のデータ計数値が閾値電圧の低い側のデータ計数値より大きいときは、書き込みのデータの極性を変換する。それにより、閾値電圧が低い側となる不揮発性メモリセルの数を、閾値電圧が高い側の不揮発性メモリセルの数以上とでき、統計的にデータ保持特性を改善することができる。
(12) 上記(11)において、前記メインアレイは複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記比較結果を記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(13) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、後述する計数手段からのMSBに従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記不揮発性メモリセルを一番高い閾値電圧にするデータまたは一番低い閾値電圧にするデータを計数し、MSBが1に達したときに前記メインアレイ内の前記不揮発性メモリセルの総数の半分の値となる計数手段と、前記計数手段のMSBを記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。これも、上記(5)の場合と同様に、メモリセルの閾値電圧の順位とそのデータの計数値との関係において、平均的に、閾値電圧の高い側のデータ計数値が閾値電圧の低い側のデータ計数値より大きいときは、書き込みのデータの極性を変換する。それにより、閾値電圧が低い側となる不揮発性メモリセルの数を、閾値電圧が高い側の不揮発性メモリセルの数以上とでき、統計的にデータ保持特性を改善することができる。
(14) 上記(13)において、前記メインアレイは複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記計数手段のMSBを記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
(15) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して書き込まれたデータを読み出す読出手段と、前記読出手段からのデータを変換前のデータに復元するデータ変換手段と、データ変換情報を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。上記のように、データ書き込みに際して、閾値電圧が低い側となる不揮発性メモリセルの数を、閾値電圧が高い側の不揮発性メモリセルの数以上として、統計的にデータ保持特性を改善するために、書き込みのデータの極性を変換しても、データ読み出しは、書き込みデータと同じ極性に戻して正しく読み出すことができる。
(16) 上記(15)において、前記メインアレイは複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成するのでもよい。
(17) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、データ変換情報に従って“0”縮退または“1”縮退が発生した前記不揮発性メモリセルのデータを変換して前記書込手段へデータを出力するデータ変換手段と、前記データ変換情報を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。“0”縮退または“1”縮退を起した1つの不揮発性メモリセルが存在する場合でも、その半導体不揮発性記憶装置の再利用が可能になる。
(18) 上記(17)において、前記メインアレイは複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらに再利用の可能性を向上させることができる。
(19) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、“0”縮退または“1”縮退が発生した前記不揮発性メモリセルのデータを変換して書き込まれたデータを読み出す読出手段と、前記読出手段からのデータを変換前のデータに復元するデータ変換手段と、データ変換情報を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。上記のように、データ書き込みに際して、“0”縮退または“1”縮退の発生にもかかわらず、再利用を可能とするために、書き込みのデータの極性を変換しても、データ読み出しは、書き込みデータと同じ極性に戻して正しく読み出すことができる。
(20) 上記(19)において、前記メインアレイは複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成するのでもよい。
(21) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、比較結果に従ってデータを変換して前記書込手段へデータを出力するデータ変換手段と、チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのアドレスとI/Oを記憶する記憶手段と、前記アドレスと前記メインアレイへデータを書き込むために入力されたアドレスを比較して前記I/Oの情報と共に前記比較結果を出力する比較手段とを備えた構成とされている。
この構成による作用は次のとおりである。チャージロスが発生した不揮発性メモリセルの閾値電圧を低く保つことにより、あるいは、チャージゲインが発生した不揮発性メモリセルの閾値電圧を高く保つことにより、その半導体不揮発性記憶装置の再利用が可能となる。
(22) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、前記メインアレイへデータを書き込む書込手段と、チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのデータに従ってデータを変換して前記書込手段へデータを出力するデータ変換手段と、チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのデータを記憶する記憶手段とを備えた構成とされている。これは、書き込むデータが4値、8値といった多値の場合について展開したものである。
この構成による作用は次のとおりである。チャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータに従ってデータを変換するので、多値データを取り扱う半導体不揮発性記憶装置であっても、その半導体不揮発性記憶装置の再利用が可能となる。
(23) 上記(22)において、前記メインアレイは複数のサブアレイに分割するとともに、前記サブアレイ毎に対応したチャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータを記憶するように構成するのでもよい。この場合、上記と同様に、メインアレイ全体を対象とする場合よりもさらに再利用の可能性を向上させることができる。
(24) 本発明による半導体不揮発性記憶装置は、不揮発性メモリセルから構成されるメインアレイと、チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのデータを変換して書き込まれたデータを読み出す読出手段と、前記読出手段からのデータを変換前のデータに復元するデータ変換手段と、データ変換情報を記憶する記憶手段とを備えた構成とされている。
この構成による作用は次のとおりである。上記のように、データ書き込みに際して、チャージロスまたはチャージゲインの発生にもかかわらず、再利用を可能とするために、書き込みのデータの極性を変換しても、データ読み出しは、書き込みデータと同じ極性に戻して正しく読み出すことができる。
(25) 上記(24)において、前記メインアレイは複数のサブアレイに分割するとともに、前記記憶手段について、前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成するのでもよい。
以上より、本発明は不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して保持することにより、データ保持特性を改善することができる。
また、“0”縮退または“1”縮退が発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用が可能となる。
また、チャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用が可能となる。
なお、書き込むデータを変換する形態は外部から不正にデータを盗もうとする第三者に対してセキュリティ機能としても利用することができる。
以下、本発明の実施の形態を図面と共に説明する。なお、本実施の形態において説明される構成要件のうち、先に説明した構成要件と同じ構成要件には同一の参照符号を付し、一部説明を省略している。
(実施の形態1)
本発明の実施の形態1における半導体不揮発性記憶装置について、図1と図2を用いて説明する。
図1において、10は2値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、11はメインアレイ10内のワードラインを駆動するローデコーダ、12はメインアレイ10内のビットラインを駆動するカラムデコーダとメインアレイ10内の不揮発性メモリセルへのデータの書き込み、不揮発性メモリからのデータの読み出しを行うリード/ライト回路、13は書き込むデータや読み出すデータを変換するデータ変換回路、14は比較結果を記憶する記憶回路、15は比較結果を出力する比較回路、16は書き込むデータのうち、“1”だけを計数する“1”カウンタ、17は書き込むデータのうち、“0”だけを計数する“0”カウンタである。
メインアレイ10内の不揮発性メモリセルがチャージゲインよりもチャージロスに弱いデバイスであり、書き込むデータのうち、“1”データが不揮発性メモリセルの閾値電圧を高くするデータ、“0”データが不揮発性メモリセルの閾値電圧を低くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、メインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、“1”カウンタ16が“1”データを計数し、“0”カウンタ17が“0”データを計数する。計数した結果から比較回路15は“1”データの方が“0”データよりも多いならば“H”というデータを、“0”データの方が“1”データよりも多いか等しいならば“L”というデータを記憶回路14に書き込む(なお、等しいときに“H”にしてもよい)。データ変換回路13は記憶回路14から出力される値が“H”というデータならば論理を反転し、“L”というデータならば論理をそのままとする。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、メインアレイ10内の不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して保持することにより、低い閾値電圧となる不揮発性メモリセルの数を、高い閾値電圧となる不揮発性メモリセルの数以上とでき、その結果として、統計的にデータ保持特性を改善することができる。
また、図2に示すようにメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定するように構成してもよい。記憶回路14は、サブアレイの分割数に応じたビット数のものとする。この場合、低い閾値電圧となる不揮発性メモリセルの方が高い閾値電圧となる不揮発性メモリセルの数を上回るようにすることをサブアレイ毎に実現することにより、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
なお、図1と図2に示す点線の下にある比較回路15、“1”カウンタ16、“0”カウンタ17は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
(実施の形態2)
本発明の実施の形態2における半導体不揮発性記憶装置について、図3と図4を用いて説明する。
30は書き込むデータのうち、“1”の場合はインクリメントし、“0”の場合はディクリメントするアップダウンカウンタである。
メインアレイ10内の不揮発性メモリセルがチャージゲインよりもチャージロスに弱いデバイスであり、書き込むデータのうち、“1”データが不揮発性メモリセルの閾値電圧を高くするデータ、“0”データが不揮発性メモリセルの閾値電圧を低くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、アップダウンカウンタ30はメインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、“1”であればインクリメントし、“0”であればディクリメントする。アップダウンカウンタ30の計数値が正であれば“H”というデータを、負または“0”であれば“L”というデータを記憶回路14に書き込む(なお、“0”のときに“H”にしてもよい)。データ変換回路13は記憶回路14から出力される値が“H”というデータならば論理を反転し、“L”というデータならば論理をそのままとする。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、メインアレイ10内の不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して保持することにより、低い閾値電圧となる不揮発性メモリセルの数を、高い閾値電圧となる不揮発性メモリセルの数以上とでき、その結果として、統計的にデータ保持特性を改善することができる。
また、図4に示すようにメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定するように構成してもよい。記憶回路14は、サブアレイの分割数に応じたビット数のものとする。この場合、低い閾値電圧となる不揮発性メモリセルの方が高い閾値電圧となる不揮発性メモリセルの数を上回るようにすることをサブアレイ毎に実現することにより、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
なお、図3と図4に示す点線の下にあるアップダウンカウンタ30は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
(実施の形態3)
本発明の実施の形態3における半導体不揮発性記憶装置について、図5、図6、図7、図8を用いて説明する。
10は4値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、50は書き込むデータのうち、“00”だけを計数するカウンタ、51は書き込むデータのうち、“01”だけを計数するカウンタ、52は書き込むデータのうち、“10”だけを計数するカウンタ、53は書き込むデータのうち、“11”だけを計数するカウンタである。
メインアレイ10内の不揮発性メモリセルがチャージゲインよりもチャージロスに弱いデバイスであり、書き込むデータのうち、“10”データが不揮発性メモリセルの閾値電圧を一番高くするデータ、“11”データが不揮発性メモリセルの閾値電圧を2番目に高くするデータ、“01”データが不揮発性メモリセルの閾値電圧を3番目に高くするデータ、“00”データが不揮発性メモリセルの閾値電圧を4番目に高くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、カウンタ50、カウンタ51、カウンタ52、カウンタ53はメインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、それぞれ“00”データ、“01”データ、“10”データ、“11”データを計数する。例えば、“00”データが3000ビット、“01”データが5000ビット、“10”データが7000ビット、“11”データが10000ビットになったとする。計数した結果から比較回路15は24通り(=4!通り)ある組み合わせの中から“11”データのビット数(10000ビット)が一番多く、“10”データのビット数(7000ビット)が2番目に多く、“01”データのビット数(5000ビット)が3番目に多く、“00”データのビット数(3000ビット)が4番目に多いことに対応した記憶回路14のビット位置に“H”と言うデータを書き込む。データ変換回路13は記憶回路14から出力される24ビットのうち、“H”になっているビット位置を確認して、“00”、“01”、“11”、“10”データを入力されたときにそれぞれ“10”、“11”、“00”、“01”データとして出力する論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、図5(b)に示すように、一番高い閾値電圧となるメインアレイ10内の不揮発性メモリセルの数が一番少なくなり、2番目に高い閾値電圧となるメインアレイ10内の不揮発性メモリセルの数が2番目に少なくなり、3番目に高い閾値電圧となるメインアレイ10内の不揮発性メモリセルの数が3番目に少なくなり、4番目に高い閾値電圧となるメインアレイ10内の不揮発性メモリセルの数が4番目に少なくなり、その結果として、統計的にデータ保持特性を改善することができる。
図5を用いた説明では4値だけについて説明したが、8値、16値といった多値についても同様の構成を用いることで、統計的にデータ保持特性を改善する効果が得られる。但し、8値、16値となった場合、データの組み合わせがそれぞれ8!=40320通り、16!通りとなり、記憶回路14のビット数が増大するため、図7に示すように記憶回路14の入力部と出力部にそれぞれエンコーダ70とデコーダ71を設けることで記憶回路14のビット数を減らすことが可能である。
また、図6または図8に示すように、図5または図7に示すメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定することで、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
なお、図5、図6、図7、図8に示す点線の下にある比較回路15、“00”カウンタ50、“01”カウンタ51、“10”カウンタ52、“11”カウンタ53は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
(実施の形態4)
本発明の実施の形態4における半導体不揮発性記憶装置について、図9、図10を用いて説明する。
10は4値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、90は書き込むデータのうち、“00”と“01”を計数する“0*”カウンタ、91は書き込むデータのうち、“10”と“11”を計数する“1*”カウンタである。“0*”カウンタ90は、不揮発性メモリセルへ書き込むMSBが0であるデータを計数するものであり、“1*”カウンタ91は、不揮発性メモリセルへ書き込むMSBが1であるデータを計数するものである。
メインアレイ10内の不揮発性メモリセルがチャージゲインよりもチャージロスに弱いデバイスであり、書き込むデータのうち、“10”データが不揮発性メモリセルの閾値電圧を一番高くするデータ、“11”データが不揮発性メモリセルの閾値電圧を2番目に高くするデータ、“01”データが不揮発性メモリセルの閾値電圧を3番目に高くするデータ、“00”データが不揮発性メモリセルの閾値電圧を4番目に高くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、“0*”カウンタ90、“1*”カウンタ91はメインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、それぞれ“00”と“01”データ、“10”と“11”データを計数する。例えば、“00”データが3000ビット、“01”データが5000ビット、“10”データが10000ビット、“11”データが7000ビットであるとき、カウンタ90の値は8000、カウンタ91の値は17000となる。計数した結果から比較回路15は“0*”カウンタ90の値(8000)と“1*”カウンタ91の値(17000)の値を比較し、“1*”カウンタ91の方が“0*”カウンタ90の値よりも大きければ“H”というデータを、“1*”カウンタ91の方が“0*”カウンタ90の値よりも小さいか等しければ“L”というデータを記憶回路14に書き込む(なお、等しいときに“H”にしてもよい)。データ変換回路13は記憶回路14から出力される値が“H”というデータならば、“00”、“01”、“11”、“10”データを入力されたときにそれぞれ“11”、“10”、“00”、“01”データとして出力し、“L”というデータならばそのまま出力するように論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、図9(b)に示すように、一番高い閾値電圧となるメインアレイ10内の不揮発性メモリセル数と2番目に高い閾値電圧となるメインアレイ10内の不揮発性メモリセル数の合計が、3番目に高い閾値電圧となるメインアレイ10内の不揮発性メモリセル数と4番目に高い閾値電圧となるメインアレイ10内の不揮発性メモリセル数の合計よりも少なくなり、その結果として、統計的にデータ保持特性を改善することができる。
図9を用いた説明では4値だけについて説明したが、8値、16値といった多値についても同様の構成を用いることで、統計的にデータ保持特性を改善する効果が得られる。
また、図10に示すように、図9に示すメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定することで、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
なお、図9、図10に示す点線の下にある比較回路15、“0*”カウンタ90、“1*”カウンタ91は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
(実施の形態5)
本発明の実施の形態5における半導体不揮発性記憶装置について、図11、図12を用いて説明する。
10は4値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、15はメインアレイ10内の不揮発性メモリセル総数の半値と“00”カウンタ50の値もしくは“10”カウンタ52の値を比較する比較回路、110は比較回路からの出力を選択するセレクタである。
書き込むデータのうち、“10”データが不揮発性メモリセルの閾値電圧を一番高くするデータ、“11”データが不揮発性メモリセルの閾値電圧を2番目に高くするデータ、“01”データが不揮発性メモリセルの閾値電圧を3番目に高くするデータ、“00”データが不揮発性メモリセルの閾値電圧を4番目に高くするデータである場合について、一例を説明する。
まず、セレクタ110で“10”カウンタ52を選択した場合の動作を説明する。メインアレイ10内の不揮発性メモリセルがチャージゲインよりもチャージロスに弱いデバイスの場合、セレクタ110は“10”カウンタ52を選択し、“10”カウンタ52のみが使用される。メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、“10”カウンタ52は、メインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、不揮発性メモリセルを一番高い閾値電圧にするデータである“10”データを計数する。計数した結果から比較回路15はメインアレイ10内の不揮発性メモリセル総数の半値と“10”カウンタ52の値を比較し、“10”カウンタ52の方が大きければ“H”というデータを、“10”カウンタ52の方が小さければ“L”というデータを、セレクタ110を介して記憶回路14に書き込む。等しいときは“H”を書き込む。データ変換回路13は記憶回路14から出力される値が“H”というデータならば、“00”、“01”、“11”、“10”データを入力されたときにそれぞれ“01”、“11”、“10”、“00”データとして出力し、“L”というデータならばそのまま出力するように論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
次に、セレクタ110で“00”カウンタ50を選択した場合の動作を説明する。メインアレイ10内の不揮発性メモリセルがチャージロスよりもチャージゲインに弱いデバイスの場合、セレクタ110は“00”カウンタ50を選択し、“00”カウンタ50のみが使用される。メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、“00”カウンタ50は、メインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、不揮発性メモリセルを一番低い閾値電圧にするデータである“00”データを計数する。計数した結果から比較回路15はメインアレイ10内の不揮発性メモリセル総数の半値と“00”カウンタ50の値を比較し、“00”カウンタ50の方が大きければ“H”というデータを、“00”カウンタ50の方が小さいか等しければ“L”というデータを、セレクタ110を介して記憶回路14に書き込む。データ変換回路13は記憶回路14から出力される値が“H”というデータならば、“00”、“01”、“11”、“10”データを入力されたときにそれぞれ“10”、“00”、“01”、“11”データとして出力し、“L”というデータならばそのまま出力するように論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、図11(b)に示すように、一番高い閾値電圧となるメインアレイ10内の不揮発性メモリセル数がメインアレイ10内の不揮発性メモリセル総数の半値以上の場合、一番低い閾値電圧となるメインアレイ10内の不揮発性メモリセル数となるようにし、その結果として、統計的にデータ保持特性を改善することができる。
図11を用いた説明では4値だけについて説明したが、8値、16値といった多値についても同様の構成を用いることで、統計的にデータ保持特性を改善する効果が得られる。
また、図12に示すように、図11に示すメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定することで、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
なお、図11、図12に示す点線の下にあるセレクタ110、比較回路15、“00”カウンタ50、“10”カウンタ52は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
(実施の形態6)
本発明の実施の形態6における半導体不揮発性記憶装置について、図13、図14を用いて説明する。
10は4値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、50は書き込むデータのうち、“00”を計数し、その計数値がメインアレイ10内の不揮発性メモリセル総数の半値となると、MSBが1となる“00”カウンタ、52も同様に書き込むデータのうち、“10”を計数し、その計数値がメインアレイ10内の不揮発性メモリセル総数の半値となると、MSBが1となる“10”カウンタである。
書き込むデータのうち、“10”データが不揮発性メモリセルの閾値電圧を一番高くするデータ、“11”データが不揮発性メモリセルの閾値電圧を2番目に高くするデータ、“01”データが不揮発性メモリセルの閾値電圧を3番目に高くするデータ、“00”データが不揮発性メモリセルの閾値電圧を4番目に高くするデータである場合について、一例を説明する。
まず、セレクタ110で“10”カウンタ52を選択した場合の動作を説明する。メインアレイ10内の不揮発性メモリセルがチャージゲインよりもチャージロスに弱いデバイスの場合、セレクタ110は“10”カウンタ52を選択し、“10”カウンタ52のみが使用される。メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、“10”カウンタ52は、メインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、不揮発性メモリセルを一番高い閾値電圧にするデータである“10”データを計数する。計数した結果からMSBが1になっていれば“H”というデータを、MSBが0になっていれば“L”というデータを、セレクタ110を介して記憶回路14に書き込む。データ変換回路13は記憶回路14から出力される値が“H”というデータならば、“00”、“01”、“11”、“10”データを入力されたときにそれぞれ“01”、“11”、“10”、“00”データとして出力し、“L”というデータならばそのまま出力するように論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
次に、セレクタ110で“00”カウンタ50を選択した場合の動作を説明する。メインアレイ10内の不揮発性メモリセルがチャージロスよりもチャージゲインに弱いデバイスの場合、セレクタ110は“00”カウンタ50を選択し、“00”カウンタ50のみが使用される。メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、“00”カウンタ50は、メインアレイ10内の不揮発性メモリセルすべてに書き込むデータのうち、不揮発性メモリセルを一番低い閾値電圧にするデータである“00”データを計数する。計数した結果からMSBが1になっていれば“H”というデータを、MSBが0になっていれば“L”というデータを、セレクタ110を介して記憶回路14に書き込む。データ変換回路13は記憶回路14から出力される値が“H”というデータならば、“00”、“01”、“11”、“10”データを入力されたときにそれぞれ“10”、“00”、“01”、“11”データとして出力し、“L”というデータならばそのまま出力するように論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、図13(b)に示すように、一番高い閾値電圧となるメインアレイ10内の不揮発性メモリセル数がメインアレイ10内の不揮発性メモリセル総数の半値以上の場合、一番低い閾値電圧となるメインアレイ10内の不揮発性メモリセル数となるようにし、その結果として、統計的にデータ保持特性を改善することができる。
図13を用いた説明では4値だけについて説明したが、8値、16値といった多値についても同様の構成を用いることで、統計的にデータ保持特性を改善する効果が得られる。
また、図14に示すように、図13に示すメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定することで、メインアレイ全体を対象とする場合よりもさらにデータ保持特性を向上させることができる。
なお、図13、図14に示す点線の下にあるセレクタ110、“00”カウンタ50、“10”カウンタ52は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
(実施の形態7)
本発明の実施の形態7における半導体不揮発性記憶装置について、図15、図16を用いて説明する。本実施の形態は、“0”縮退または“1”縮退が発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用を可能とするものである。
10は2値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、11はメインアレイ10内のワードラインを駆動するローデコーダ、12はメインアレイ10内のビットラインを駆動するカラムデコーダとメインアレイ10内の不揮発性メモリセルへのデータの書き込み、不揮発性メモリからのデータの読み出しを行うリード/ライト回路、13は書き込むデータや読み出すデータを変換するデータ変換回路、14はデータ変換信号を記憶する記憶回路である。
メインアレイ10内の不揮発性メモリセルの1つが“0”縮退を起こしており、書き込むデータのうち、“1”データが不揮発性メモリセルの閾値電圧を高くするデータ、“0”データが不揮発性メモリセルの閾値電圧を低くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルすべてにデータを書き込むとき、記憶回路14にデータ変換信号“L”を書き込むことでデータ変換回路13は入力されるデータをそのまま出力する論理とする。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。書き込み後、メインアレイ10内の不揮発性メモリセルすべてのデータを、データ変換回路13を介して読み出したとき、“1”データとなっているはずの1つの不揮発性メモリセルが“0”データを出力している場合、図15に図示していないが、消去回路にてメインアレイ10内の不揮発性メモリセルすべてを消去して“0”データとし、再度、メインアレイ10内の不揮発性メモリに前回書き込んだデータと同じデータを書き込む。このとき、記憶回路14にデータ変換信号“H”を書き込むことでデータ変換回路13は入力されるデータを反転して出力する論理とする。
上記のように本実施の形態によれば、“0”縮退を起した1つの不揮発性メモリセルが存在する場合でも、その半導体不揮発性記憶装置の再利用が可能になる。
また、図16に示すように、図15に示すメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定することで、メインアレイ全体を対象とする場合よりもさらに再利用の可能性を向上させることができる。
(実施の形態8)
本発明の実施の形態8における半導体不揮発性記憶装置について、図17を用いて説明する。本実施の形態は、チャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用を可能にするものである。
10は2値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、11はメインアレイ10内のワードラインを駆動するローデコーダ、12はメインアレイ10内のビットラインを駆動するカラムデコーダとメインアレイ10内の不揮発性メモリセルへのデータの書き込み、不揮発性メモリからのデータの読み出しを行うリード/ライト回路、13は書き込むデータや読み出すデータを変換するデータ変換回路、15はアドレス同士を比較する比較回路、170はチャージゲインが発生した不揮発性メモリセルのアドレスを記憶するチャージゲイン用アドレス記憶回路、171はチャージゲインが発生した不揮発性メモリセルのI/O位置を記憶するチャージゲイン用I/O位置記憶回路、172はチャージロスが発生した不揮発性メモリセルのアドレスを記憶するチャージロス用アドレス記憶回路、173はチャージロスが発生した不揮発性メモリセルのI/O位置を記憶するチャージロス用I/O位置記憶回路である。
メインアレイ10内の不揮発性メモリセルの1つがチャージロスを発生しており、書き込むデータのうち、“1”データが不揮発性メモリセルの閾値電圧を高くするデータ、“0”データが不揮発性メモリセルの閾値電圧を低くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルにデータを書き込む前にチャージロスが発生した不揮発性メモリセルのアドレスとI/O位置をそれぞれチャージロス用アドレス記憶回路172、チャージロス用I/O位置記憶回路173に書き込んでおく。メインアレイ10内の不揮発性メモリセルへデータ書き込み開始後、入力されたアドレスとチャージロス用アドレス記憶回路172が出力するアドレスが一致した場合、チャージロス用I/O位置記憶回路173が出力するI/O位置のデータが“0”データであれば、データ変換回路13はそのまま“0”データをカラムデコーダ/リード/ライト回路12へ出力し、“1”データであれば変換して“0”データとして出力する。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも比較回路15の出力データによって制御される。
上記のように本実施の形態によれば、チャージロスが発生した不揮発性メモリセルの閾値電圧を低く保つことにより、その半導体不揮発性記憶装置の再利用が可能となる。
(実施の形態9)
本発明の実施の形態9における半導体不揮発性記憶装置について、図18、図19を用いて説明する。本実施の形態は、チャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータを変換して書き込み/読み出しをすることにより、その半導体不揮発性記憶装置の再利用を可能にするものである。
10は4値の情報を記憶できる不揮発性メモリセルから構成されるメインアレイ、180はチャージロスが発生した不揮発性メモリセルに書き込まれていたデータを記憶するチャージロス用データ記憶回路、181はチャージゲインが発生した不揮発性メモリセルに書き込まれていたデータを記憶するチャージゲイン用データ記憶回路である。
メインアレイ10内の不揮発性メモリセルの1つがチャージロスを発生しており、書き込むデータのうち、“10”データが不揮発性メモリセルの閾値電圧を一番高くするデータ、“11”データが不揮発性メモリセルの閾値電圧を2番目に高くするデータ、“01”データが不揮発性メモリセルの閾値電圧を3番目に高くするデータ、“00”データが不揮発性メモリセルの閾値電圧を4番目に高くするデータである場合について、一例を説明する。
メインアレイ10内の不揮発性メモリセルにデータを書き込むとき、チャージロスが発生した不揮発性メモリセルに書き込まれていた“11”データをチャージロス用データ記憶回路180と記憶回路14に書き込む。データ変換回路13は記憶回路14から出力される“11”データが書き込まれるメインアレイ10内の不揮発性メモリセルすべての閾値電圧を一番低い閾値電圧となる“00”データに変換するように論理を決定する。データ変換回路13の論理が決定した段階でメインアレイ10内の不揮発性メモリセルすべてにデータを書き込む。
メインアレイ10内の不揮発性メモリセルからデータを読み出すとき、データ変換回路13はカラムデコーダ/リード/ライト回路12を介してメインアレイ10内の不揮発性メモリセルから読み出されるデータを変換前のデータに復元して出力する。ここでも記憶回路14のデータによって制御される。
上記のように本実施の形態によれば、チャージロスが発生した不揮発性メモリセルに書き込まれていたデータを利用することにより、その半導体不揮発性記憶装置の再利用が可能となる。
図18を用いた説明では4値だけについて説明したが、8値、16値といった多値についても同様の構成を用いることで再利用を可能とする効果が得られる。
また、図19に示すように、図18に示すメインアレイ10を複数(例えば8つ)のサブアレイに分割し、サブアレイ毎にデータ変換回路の論理を決定することで、メインアレイ全体を対象とする場合よりもさらに再利用の可能性を向上させることができる。
なお、図18、図19に示す点線の下にあるチャージロス用データ記憶回路180、チャージゲイン用データ記憶回路181は必ずしも半導体不揮発性記憶装置内にある必要はなく、ライタ等の外部装置によって実現されていてもかまわない。
本発明の半導体不揮発性記憶装置は、不揮発性メモリ、特にはフラッシュEEPROM等として有用である。
本発明の実施の形態1における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態1の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態2における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態2の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態3における半導体不揮発性記憶装置の構成およびその動作を示すブロック図 本発明の実施の形態3の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態3の別の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態3のさらに別の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態4における半導体不揮発性記憶装置の構成およびその動作を示すブロック図 本発明の実施の形態4の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態5における半導体不揮発性記憶装置の構成およびその動作を示すブロック図 本発明の実施の形態5の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態6における半導体不揮発性記憶装置の構成およびその動作を示すブロック図 本発明の実施の形態6の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態7における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態7の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態8における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態9における半導体不揮発性記憶装置の構成を示すブロック図 本発明の実施の形態9の変形の形態における半導体不揮発性記憶装置の構成を示すブロック図
符号の説明
10:メインアレイ
11:ローデコーダ
12:カラムデコーダ/リード/ライト回路
13:データ変換回路
14:記憶回路
15:比較回路
16:“1”カウンタ
17:“0”カウンタ
30:アップダウンカウンタ
50:“00”カウンタ
51:“01”カウンタ
52:“10”カウンタ
53:“11”カウンタ
70:エンコーダ
71:デコーダ
90:“0*”カウンタ
91:“1*”カウンタ
110:セレクタ
170:チャージゲイン用アドレス記憶回路
171:チャージゲイン用I/O位置記憶回路
172:チャージロス用アドレス記憶回路
173:チャージロス用I/O位置記憶回路
180:チャージロス用データ記憶回路
181:チャージゲイン用データ記憶回路

Claims (25)

  1. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記不揮発性メモリセルを高い閾値電圧にするデータと低い閾値電圧にするデータをそれぞれ計数する第1の計数手段および第2の計数手段と、
    前記第1の計数手段の計数値と前記第2の計数手段の計数値を比較し、前記比較結果を出力する比較手段と、
    前記比較結果を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  2. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記比較結果を記憶するように構成されている請求項1記載の半導体不揮発性記憶装置。
  3. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    計数値に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記不揮発性メモリセルを高い閾値電圧にするデータの場合にインクリメント/ディクリメントし、前記不揮発性メモリセルを低い閾値電圧にするデータの場合にディクリメント/インクリメントする計数手段と、
    前記計数手段の結果である前記計数値を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  4. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記計数手段による計数値を記憶するように構成されている請求項3記載の半導体不揮発性記憶装置。
  5. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記不揮発性メモリセルを複数の閾値電圧にする複数のデータをそれぞれ計数する複数の計数手段と、
    前記複数の計数手段のそれぞれの計数値を比較し、前記比較結果を出力する比較手段と、
    前記比較結果を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  6. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記比較結果を記憶するように構成されている請求項5記載の半導体不揮発性記憶装置。
  7. 前記記憶手段の入力部にエンコーダと、前記記憶手段の出力部にデコーダとを備えたことを特徴とする請求項5記載の半導体不揮発性記憶装置。
  8. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記比較結果を記憶するように構成されている請求項7記載の半導体不揮発性記憶装置。
  9. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記不揮発性メモリセルへ書き込むMSBが1であるデータとMSBが0であるデータをそれぞれ計数する第1の計数手段および第2の計数手段と、
    前記第1の計数手段の計数値と前記第2の計数手段の計数値を比較し、前記比較結果を出力する比較手段と、
    前記比較結果を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  10. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記比較結果を記憶するように構成されている請求項9記載の半導体不揮発性記憶装置。
  11. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    比較結果に従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記不揮発性メモリセルを一番高い閾値電圧にするデータまたは一番低い閾値電圧にするデータを計数する計数手段と、
    前記計数手段の計数値と前記メインアレイ内の前記不揮発性メモリセル総数の半分の値を比較し、前記比較結果を出力する比較手段と、
    前記比較結果を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  12. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記比較結果を記憶するように構成されている請求項11記載の半導体不揮発性記憶装置。
  13. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    MSBに従って前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記不揮発性メモリセルを一番高い閾値電圧にするデータまたは一番低い閾値電圧にするデータを計数し、MSBが1に達したときに前記メインアレイ内の前記不揮発性メモリセルの総数の半分の値となる計数手段と、
    前記計数手段のMSBを記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  14. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記計数手段のMSBを記憶するように構成されている請求項13記載の半導体不揮発性記憶装置。
  15. 不揮発性メモリセルから構成されるメインアレイと、
    前記不揮発性メモリセルのデータ保持特性に優れた極性にデータを変換して書き込まれたデータを読み出す読出手段と、
    前記読出手段からのデータを変換前のデータに復元するデータ変換手段と、
    データ変換情報を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  16. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成されている請求項15記載の半導体不揮発性記憶装置。
  17. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    データ変換情報に従って“0”縮退または“1”縮退が発生した前記不揮発性メモリセルのデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    前記データ変換情報を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  18. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成されている請求項17記載の半導体不揮発性記憶装置。
  19. 不揮発性メモリセルから構成されるメインアレイと、
    “0”縮退または“1”縮退が発生した前記不揮発性メモリセルのデータを変換して書き込まれたデータを読み出す読出手段と、
    前記読出手段からのデータを変換前のデータに復元するデータ変換手段と、
    データ変換情報を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  20. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成されている請求項19記載の半導体不揮発性記憶装置。
  21. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    比較結果に従ってデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのアドレスとI/Oを記憶する記憶手段と、
    前記アドレスと前記メインアレイへデータを書き込むために入力されたアドレスを比較して前記I/Oの情報と共に前記比較結果を出力する比較手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  22. 不揮発性メモリセルから構成されるメインアレイと、
    前記メインアレイへデータを書き込む書込手段と、
    チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのデータに従ってデータを変換して前記書込手段へデータを出力するデータ変換手段と、
    チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのデータを記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  23. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記サブアレイ毎に対応したチャージロスまたはチャージゲインが発生した不揮発性メモリセルのデータを記憶するように構成されている請求項22記載の半導体不揮発性記憶装置。
  24. 不揮発性メモリセルから構成されるメインアレイと、
    チャージロスまたはチャージゲインが発生した前記不揮発性メモリセルのデータを変換して書き込まれたデータを読み出す読出手段と、
    前記読出手段からのデータを変換前のデータに復元するデータ変換手段と、
    データ変換情報を記憶する記憶手段とを備えたことを特徴とする半導体不揮発性記憶装置。
  25. 前記メインアレイは複数のサブアレイに分割されて構成されており、
    前記記憶手段は前記サブアレイ毎に対応した前記データ変換情報を記憶するように構成されている請求項24記載の半導体不揮発性記憶装置。

JP2003332691A 2003-09-25 2003-09-25 半導体不揮発性記憶装置 Withdrawn JP2005100527A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003332691A JP2005100527A (ja) 2003-09-25 2003-09-25 半導体不揮発性記憶装置
US10/946,010 US7126850B2 (en) 2003-09-25 2004-09-22 Semiconductor nonvolatile memory device
CNA2004100801097A CN1601654A (zh) 2003-09-25 2004-09-23 半导体非易失性存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003332691A JP2005100527A (ja) 2003-09-25 2003-09-25 半導体不揮発性記憶装置

Publications (1)

Publication Number Publication Date
JP2005100527A true JP2005100527A (ja) 2005-04-14

Family

ID=34419021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003332691A Withdrawn JP2005100527A (ja) 2003-09-25 2003-09-25 半導体不揮発性記憶装置

Country Status (3)

Country Link
US (1) US7126850B2 (ja)
JP (1) JP2005100527A (ja)
CN (1) CN1601654A (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006031755A (ja) * 2004-07-12 2006-02-02 Nec Micro Systems Ltd 不揮発性半導体記憶装置及びデータ読み書き方法
JP2007310964A (ja) * 2006-05-18 2007-11-29 Toshiba Corp Nand型フラッシュメモリ装置及びメモリデバイス
JP2008257850A (ja) * 2007-04-04 2008-10-23 Samsung Electronics Co Ltd フラッシュメモリ装置及びその駆動方法
JP2009037676A (ja) * 2007-07-31 2009-02-19 Toshiba Corp 半導体記憶装置
JP2009048379A (ja) * 2007-08-17 2009-03-05 Toshiba Corp メモリシステム
JP2009146555A (ja) * 2007-11-20 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP2010262640A (ja) * 2009-04-30 2010-11-18 Internatl Business Mach Corp <Ibm> 不揮発性メモリの適応型エンデュランス・コーディング方法及びシステム
JP2011501335A (ja) * 2007-10-10 2011-01-06 マイクロン テクノロジー, インク. Mlcnandにおける不均等閾値電圧範囲
JP2011510428A (ja) * 2008-01-22 2011-03-31 サムスン エレクトロニクス カンパニー リミテッド メモリプログラミング装置および方法
JP2011526398A (ja) * 2008-07-02 2011-10-06 モサイド・テクノロジーズ・インコーポレーテッド 極性制御部を有するセル当たり複数ビット(mbc)不揮発性メモリ装置およびメモリシステムとその書込み方法
JP2011204304A (ja) * 2010-03-25 2011-10-13 Toshiba Corp データ記憶装置、及びその書き込み方法
US8295084B2 (en) 2009-06-15 2012-10-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and related programming method
JP2017504925A (ja) * 2013-12-20 2017-02-09 アップル インコーポレイテッド アナログメモリセルにおけるセル当り非整数個のビットを用いたデータ記憶の管理

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4796360B2 (ja) * 2005-09-07 2011-10-19 富士通セミコンダクター株式会社 冗長置換方法、半導体記憶装置及び情報処理装置
US7644225B2 (en) * 2006-10-17 2010-01-05 Intel Corporation Performance or power-optimized code/data storage for nonvolatile memories
US7468929B2 (en) * 2006-12-12 2008-12-23 International Business Machines Corporation Apparatus for SRAM array power reduction through majority evaluation
KR100885914B1 (ko) * 2007-02-13 2009-02-26 삼성전자주식회사 독출동작 방식을 개선한 불휘발성 메모리 장치 및 그구동방법
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
KR101092823B1 (ko) * 2008-01-16 2011-12-12 후지쯔 가부시끼가이샤 반도체 기억 장치, 제어 장치, 및 제어 방법
US7986552B2 (en) * 2008-03-10 2011-07-26 Hynix Semiconductor Inc. Nonvolatile memory device and method of operation to program/read data by encoding/decoding using actual data and random data for program/read operation
US7826277B2 (en) * 2008-03-10 2010-11-02 Hynix Semiconductor Inc. Non-volatile memory device and method of operating the same
KR101403314B1 (ko) * 2008-05-23 2014-06-05 삼성전자주식회사 메모리 장치 및 데이터 비트 저장 방법
US8737130B2 (en) * 2012-02-29 2014-05-27 Sandisk Technologies Inc. System and method of determining a programming step size for a word line of a memory
JP5969914B2 (ja) * 2012-12-20 2016-08-17 株式会社日立情報通信エンジニアリング 動画像圧縮伸張装置
KR20160024547A (ko) * 2014-08-26 2016-03-07 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
TWI566249B (zh) * 2014-11-21 2017-01-11 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置
JP6390538B2 (ja) * 2015-07-09 2018-09-19 株式会社デンソー 操舵制御装置
US10061691B2 (en) 2016-09-08 2018-08-28 Toshiba Memory Corporation Write data optimization methods for non-volatile semiconductor memory devices
KR102299880B1 (ko) * 2017-04-04 2021-09-09 에스케이하이닉스 주식회사 데이터 변환 장치 및 방법
US10566052B2 (en) 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3562043B2 (ja) 1995-07-19 2004-09-08 ソニー株式会社 不揮発性記憶装置
JP3740212B2 (ja) * 1996-05-01 2006-02-01 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
JP2003242787A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP3833970B2 (ja) 2002-06-07 2006-10-18 株式会社東芝 不揮発性半導体メモリ

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006031755A (ja) * 2004-07-12 2006-02-02 Nec Micro Systems Ltd 不揮発性半導体記憶装置及びデータ読み書き方法
JP4601344B2 (ja) * 2004-07-12 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びデータ読み書き方法
JP2007310964A (ja) * 2006-05-18 2007-11-29 Toshiba Corp Nand型フラッシュメモリ装置及びメモリデバイス
JP2008257850A (ja) * 2007-04-04 2008-10-23 Samsung Electronics Co Ltd フラッシュメモリ装置及びその駆動方法
US8289783B2 (en) 2007-07-31 2012-10-16 Kabushiki Kaisha Toshiba Semiconductor memory device capable of suppressing peak current
JP2009037676A (ja) * 2007-07-31 2009-02-19 Toshiba Corp 半導体記憶装置
JP2009048379A (ja) * 2007-08-17 2009-03-05 Toshiba Corp メモリシステム
JP4491000B2 (ja) * 2007-08-17 2010-06-30 株式会社東芝 メモリシステム
US8335967B2 (en) 2007-08-17 2012-12-18 Kabushiki Kaisha Toshiba Memory system
JP2011501335A (ja) * 2007-10-10 2011-01-06 マイクロン テクノロジー, インク. Mlcnandにおける不均等閾値電圧範囲
JP2009146555A (ja) * 2007-11-20 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP2011510428A (ja) * 2008-01-22 2011-03-31 サムスン エレクトロニクス カンパニー リミテッド メモリプログラミング装置および方法
JP2011526398A (ja) * 2008-07-02 2011-10-06 モサイド・テクノロジーズ・インコーポレーテッド 極性制御部を有するセル当たり複数ビット(mbc)不揮発性メモリ装置およびメモリシステムとその書込み方法
JP2014038691A (ja) * 2008-07-02 2014-02-27 Conversant Intellectual Property Management Inc セル当たり複数ビット(mbc)不揮発性メモリ内のデータを読み出す方法、メモリコントローラおよびシステム
US8724382B2 (en) 2008-07-02 2014-05-13 Conversant Intellectual Property Management Inc. Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
US8724384B2 (en) 2008-07-02 2014-05-13 Conversant Intellectual Property Management Inc. Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
JP2010262640A (ja) * 2009-04-30 2010-11-18 Internatl Business Mach Corp <Ibm> 不揮発性メモリの適応型エンデュランス・コーディング方法及びシステム
US8295084B2 (en) 2009-06-15 2012-10-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and related programming method
JP2011204304A (ja) * 2010-03-25 2011-10-13 Toshiba Corp データ記憶装置、及びその書き込み方法
JP2017504925A (ja) * 2013-12-20 2017-02-09 アップル インコーポレイテッド アナログメモリセルにおけるセル当り非整数個のビットを用いたデータ記憶の管理

Also Published As

Publication number Publication date
CN1601654A (zh) 2005-03-30
US7126850B2 (en) 2006-10-24
US20050078513A1 (en) 2005-04-14

Similar Documents

Publication Publication Date Title
JP2005100527A (ja) 半導体不揮発性記憶装置
KR100894927B1 (ko) 반도체 기억 장치
EP2396791B1 (en) Apparatus and method for enhancing flash endurance by encoding data
US6847550B2 (en) Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
US9159440B2 (en) Read method for nonvolatile memory device, and data storage system using the same
US6870767B2 (en) Variable level memory
US6646913B2 (en) Method for storing and reading data in a multilevel nonvolatile memory
KR100987632B1 (ko) Mbc 플래시 메모리에서의 에러 보정 방법
US8645794B1 (en) Data storage in analog memory cells using a non-integer number of bits per cell
JP4892307B2 (ja) 不揮発性半導体格納装置
US20100217921A1 (en) Memory system and data processing method thereof
EP1720168A1 (en) Integrated circuit device, flash memory array, nonvolatile memory device and operating method
TW201007739A (en) Multiple-bit per Cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
JP4233563B2 (ja) 多値データを記憶する不揮発性半導体記憶装置
KR20210020964A (ko) 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드
JP2003123486A (ja) マルチレベル不揮発性メモリ内にデータを記憶および読み出す方法、並びにそのアーキテクチャ
KR20100137889A (ko) 셀간 간섭을 집중시키는 불휘발성 메모리 장치의 프로그램 방법
JP2011527159A (ja) 変調コーディングを使用するセル間干渉軽減のための方法および装置
JP2008108297A (ja) 不揮発性半導体記憶装置
JP3114630B2 (ja) 不揮発性半導体メモリおよび書込み読出し方法
KR101245219B1 (ko) 메모리 셀 기입/독출 방법 및 페이지 버퍼
US6026015A (en) Non-volatile multi-level semiconductor storage device for storing multiple bits using multiple variable threshold voltages
JP2010134992A (ja) 不揮発性半導体記憶装置とその書き込み方法
WO2001067462A1 (en) Interlaced multi-level memory
JP6303039B2 (ja) ストレージシステム用のセル位置プログラミング

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060707

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080710