JP5330136B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、多値データを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、ロウ方向に並んだ複数のセルの全て、又は半数のセルがそれぞれビット線を介して書き込み、及び読み出し用のラッチ回路に接続される。このロウ方向に並んだ全てのセル、又は半数のセル（例えば２〜８ｋＢのセル）に対して一括して書き込み、又は読み出し動作が行なわれる。メモリセルは、消去動作により電子が引き抜かれて閾値電圧が負とされ、書き込み動作によりメモリセル内に電子が導入されて閾値電圧が正に設定される。

ＮＡＮＤ型フラッシュメモリの記憶容量を増大するため、１セルに２ビット以上を記憶する多値メモリが開発されている。例えば１セルに２ビットを記憶するためには、４つの閾値電圧を設定する必要があり、１セルに１ビットを記憶するメモリに比べて、１つ当たりの閾値電圧の分布を狭くする必要がある。このため、書き込み速度が遅くなると問題がある。

また、メモリセルの微細化により隣接セル間のカップリングにより、隣のセルが書き込まれると、先に書き込まれたセルの閾値電圧が変動してしまう。このため、例えば第１のメモリセルに先ず、ラフに書き込み、次いで、第１のメモリセルに隣接する第２のメモリセルにラフに書き込み、この後、第１のメモリセルの閾値電圧が本来の閾値電圧に書き込まれる。あるいは、第１のメモリセルに、先ずラフに書き込み、次いで、第１のメモリセルに隣接する第２のメモリセルにラフに書き込み、この後、第２のメモリセルに隣接する第３のメモリセル（第１のメモリセルから２つ離れたセル）にラフに書き込んだ後、第１のメモリセルに本来の閾値電圧を書き込むなどの方法が行われている。このような書き込み方法により、隣接するセル間のカップリングを抑え、１つのメモリセルに複数の閾値電圧を設定し、複数ビットの記憶が可能とされている。

しかし、上記書き込み方法は、１つのメモリセルに何度も繰り返し書き込みを行う必要があるとともに、書き込みスピードが遅いという問題がある。また、書き込み回数の増大は、メモリセルの寿命に短くする。

そこで、２ビット以上を記憶する多値メモリセルを含む多値領域（ＭＬＢ）と、多値メモリより少ないビット、例えば１ビットを記憶するメモリセルの２値領域（ＳＬＢ）を設ける書き込み方法が開発されている（例えば特許文献１参照）。

この書き込み方法において、外部から供給されたデータは、一旦ＳＬＢに記憶され、ＳＬＢのデータは、後に、ＭＬＢに転送されて多値データとして記憶される。ＳＬＢは高速な書き込みが可能であるため、書き込み速度の高速化が可能である。

ところで、ＳＬＢのメモリセルは頻繁に書き込まれるが、ＭＬＢのメモリセルはＳＬＢのメモリセルに比べて書き込み回数が少ない。このため、ＳＬＢのメモリセルはＭＬＢのメモリセルに比べて速く劣化する。メモリセルの劣化はＮＡＮＤ型フラッシュメモリの性能劣化を招く。したがって、ＮＡＮＤ型フラッシュメモリの性能劣化を抑制して、高速な書き込みを実現するため、ＭＬＢの記憶容量に対するＳＬＢの記憶容量が考慮されている。具体的には、ＭＬＢのメモリセルが１セルに２ビットを記憶し、ＳＬＢのメモリセルが１セルに１ビットを記憶し、ＭＬＢのメモリセルの書き換え回数を、例えば１ｋ回（ｋ＝１０００）。ＳＬＢのメモリセルの書き換え回数を、例えば１００ｋ回とすると、ＳＬＢのメモリセルは、ＭＬＢのメモリセルの１００倍の書き換え回数があるため、ＳＬＢは、ＭＬＢの２％のブロック数であればよい。

しかし、ＭＬＢのメモリセルの書き換え回数を、１ｋ回、ＳＬＢのメモリセルの書き換え回数を、５０ｋ回とすると、ＳＬＢは、ＭＬＢの４％必要となる。さらに、ＭＬＢのメモリセルの書き換え回数を、１ｋ回、ＳＬＢのメモリセルの書き換え回数を、１０ｋ回とすると、ＳＬＢは、ＭＬＢの２０％必要となる。このように、ＳＬＢの書き換え回数が、ＭＬＢの書き換え回数に近くなると、予め非常に大きくなＳＬＢを必要とするという問題がある。

特開２００７−３０５２１０号公報

本発明は、２ビット以上を記憶する多値メモリセルを含む多値領域と、多値メモリセルより少ないビットを記憶するメモリセルを含む領域を設けた装置において、多値メモリセルより少ないビットを記憶するメモリセルの領域の記憶容量を増大することなく、高速な書き込みが可能であるとともに、製品の寿命を延ばすことが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の第１の態様は、１セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含み複数のブロックとを有する半導体記憶装置であって、前記ブロックは、前記データ消去単位であり、前記複数のメモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータが記憶され、第２ブロックのメモリセルには、ｉ（ｉ＜ｈ）ビットのデータが記憶され、前記第２ブロックのメモリセルの書き換え回数が規定値に達した場合、前記第２ブロックのメモリセルに書き込まず、第１ブロックのメモリセルに、ｉビットのデータを記憶することを特徴とする。

本発明の半導体記憶装置の第２の態様は、１セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含み複数のブロックとを有する半導体記憶装置であって、前記ブロックは、前記データ消去単位であり、前記複数のメモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータが記憶され、第２ブロックのメモリセルには、ｉ（ｉ＜ｈ）ビットのデータが記憶され、前記第２ブロックのメモリセルの書き換え回数が規定値に達した場合、前記第２ブロックのメモリセルに書き込まず、前記第１ブロックの一部のメモリセルを新たな第２ブロックとしての第３ブロックに設定し、前記第３ブロックにｉビットのデータを記憶することを特徴とする。

本発明の半導体記憶装置の第３の態様は、１セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含み複数のブロックとを有する半導体記憶装置であって、前記ブロックは、前記データ消去単位であり、前記複数のメモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータを記憶し、第２ブロックのメモリセルには、ｉ（ｉ＜ｈ）ビットのデータを記憶し、前記第１ブロックは第２ブロックに書き換え毎に交換され、書き込み回数が規定値に達した場合、書き込まれないことを特徴とする。

本発明の半導体記憶装置の第４の態様は、１セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含む複数のブロックから構成される第１及び第２のメモリセルアレイを有する半導体記憶装置であって、前記ブロックは、前記データ消去単位であり、前記第１又は第２のメモリセルアレイの前記複数メモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータが記憶され、前記第１及び第２のメモリセルアレイの前記複数メモリセルの内、第２ブロックのメモリセルには、前記ｈビットのデータを記憶するためのｉ（ｉ＜ｈ）ビットのデータが分けて記憶されることを特徴とする。

本発明は、２ビット以上を記憶する多値メモリセルを含む多値領域と、多値メモリセルより少ないビットを記憶するメモリセルを含む領域を設けた装置において、多値メモリセルより少ないビットを記憶するメモリセルの領域の記憶容量を増大することなく、高速な書き込みが可能であるとともに、製品の寿命を延ばすことが可能な半導体記憶装置を提供できる。

本発明の実施形態に適用される半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを示す構成図。 図１に示すメモリセルアレイ及びビット線制御回路の構成の一例を示す回路図。 図１に示すメモリセルアレイ及びビット線制御回路の構成の他の例を示す回路図。 図４（ａ）はメモリセルの断面図、図４（ｂ）は選択ゲートの断面図。 半導体記憶装置の断面図。 図５の消去、プログラム、リード時における各部の電圧を示す図。 図２、図３に示すデータ記憶回路の一部を示すものであり、センスアンプユニットを示す回路図。 図２、図３に示すデータ記憶回路の一部を示すものであり、データ制御ユニットを示す回路図。 メモリセルアレイの記憶領域を概略的に示す構成図。 図１０（ａ）は、図９に示す２値領域ＳＬＢの閾値分布の例を示し、図１０（ｂ）は、図９に示す多値領域ＭＬＢの閾値分布の例を示す図。 図９に示す多値領域ＭＬＢの書き込み動作を示す図。 メモリセルの書き込み順序の例を示す図。 １ページの構成を示す図。 第１の実施形態の動作を説明するために示すフローチャート。 図１５（ａ）（ｂ）（ｃ）は、第１の実施形態の動作を説明するために示す図。 図１６（ａ）（ｂ）（ｃ）は、第２の実施形態の動作を説明するために示す図。 第３の実施形態を示す構成図。 図１７の一部を取り出して示す回路図。 各実施形態に係る半導体記憶装置が適用されるアプリケーションを示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。 他のアプリケーションの例を示す構成図。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、メモリセルに２値（１ビット）、又は４値（２ビット）を記憶する半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路（ページバッファ（Ｓ／Ａ）とも言う）２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、制御部９に接続される。この制御部９は例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、制御部９は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。制御部９からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。また、制御部９は、後述するように、データ消去時に消去回数をカウントし、カウントした消去回数のデータを対応するＳＬＢに書き込む。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、制御部９から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、後述するように、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧及びその他高電圧を生成可能とされている。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤユニットが配置されている。１つのＮＡＮＤユニットは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤユニットにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

１セルに２ビット記憶する場合は２ページであるが、１セルに１ビット記憶する場合は１ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページとなる。

図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧である。ＶｐｇｍＨはデータの書き込み時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、ワード線の書き込み電圧Ｖｐｇｍを通すための電位である。つまり、ワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。ＶｒｅａｄＨは読み出し時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、Ｖｒｅａｄを通すための電位である。つまり、ワード線に供給される電圧であり、読み出し時にＶｒｅａｄ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。

その他、データの書き込み時、非選択セルのワード線の供給される電圧としてＶｐａｓｓ、データの読み出し時に非選択ワード線に供給される電圧としてＶｒｅａｄがある。

図７、図８は、図３に示すデータ記憶回路１０の一例を示している。データ記憶回路１０は、図７に示すセンスアンプユニット（ＳＡＵ）１０ａと、図８に示すデータ制御ユニット（ＤＣＵ）１０ｂと、により構成されている。

図７において、センスアンプユニット１０ａは、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）２１〜２７と、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）２８、２９と、トランスファーゲート３０、３１、ラッチ回路３２、及びキャパシタ３３とにより構成されている。ラッチ回路３２は例えばクロックドインバータ回路３２ａ、３２ｂにより構成されている。

ＮＭＯＳ２１の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はトランスファーゲート３０、ＮＭＯＳ２４、トランスファーゲート３１を介して接地されている。ＮＭＯＳ２４とトランスファーゲート３１の接続ノードにはＮＭＯＳ２５の電流通路の一端が接続されている。このＮＭＯＳ２５の他端は、メモリセルアレイに配置されたビット線ＢＬに接続されている。ＮＭＯＳ２１には、ＮＭＯＳ２２、２３の直列回路が並列接続されている。

また、ＰＭＯＳ２８の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ２９を介してラッチ回路３２を構成するインバータ回路３２ａの入力端に接続されるとともに、ＮＭＯＳ２６を介して接地されている。このインバータ回路３２ａと交差接続されたクロックドインバータ回路３２ｂの入力端は、ＮＭＯＳ２７を介してデータ制御ユニット（ＤＣＵ）１０ｂに接続されている。また、ＰＭＯＳ２９のゲートは、ＮＭＯＳ２２，２３の接続ノードに接続され、この接続ノードにキャパシタ３３の一端が接続されている。このキャパシタ３３の他端にはクロック信号ＣＬＫが供給されている。

ＮＭＯＳ２１のゲートには信号ＢＬＸが供給されている。トランスファーゲート３０を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの出力端の信号ＬＡＴが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの入力端の信号ＩＮＶが供給されている。ＮＭＯＳ２４のゲートには、信号ＢＬＣが供給され、ＮＭＯＳ２５のゲートには信号ＢＬＳが供給されている。

ＮＭＯＳ２２のゲートには信号ＨＬＬが供給され、ＮＭＯＳ２３のゲートには、信号ＸＸＬが供給されている。

ＰＭＯＳ２８のゲートには信号ＳＴＢが供給され、ＮＭＯＳ２６のゲートにはリセット信号ＲＳＴが供給されている。ＮＭＯＳ２７のゲートには信号ＮＣＯが供給されている。

上記センスアンプユニットの動作について概略的に説明する。

（書き込み動作）
メモリセルにデータを書き込む場合、先ず、信号ＳＴＢがハイレベル（以下、Ｈレベルと記す）、リセット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされてＬＡＴがＨレベル、信号ＩＮＶがローレベル（以下、Ｌレベルと記す）とされる。

この後、信号ＮＣＯがＨレベルとされ、データ制御ユニット１０ｂからデータが取り込まれる。このデータが書き込みを示すＬレベル（“０”）である場合、信号ＬＡＴがＬレベル，信号ＩＮＶがＨレベルとなる。また、データが非書き込みを示すＨレベル（“１”）である場合、ラッチ回路３２のデータは変わらず、ＬＡＴがＨレベル、信号ＩＮＶがＬレベルに保持される。

次いで、信号ＢＬＸ、ＢＬＣ、ＢＬＳをＨレベルとすると、ラッチ回路の信号ＬＡＴがＬレベル、信号ＩＮＶがＨレベル（書き込み）の場合、トランスファーゲート３０がオフ、トランスファーゲート３１がオンしてビット線ＢＬはＶｓｓとなる。この状態において、ワード線がプログラム電圧Ｖｐｇｍとなると、メモリセルにデータが書き込まれる。

一方、ラッチ回路３２において、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベル（非書き込み）の場合、トランスファーゲート３０がオン、トランスファーゲート３１がオフであるため、ビット線ＢＬはＶｄｄに充電される。このため、ワード線がＶｐｇｍとなった場合、セルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。

（読み出し動作、プログラムベリファイ読み出し動作）
メモリセルからデータを読み出す場合、先ず、セット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされ、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベルとされる。この後、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬが所定の電圧とされ、ビット線ＢＬが充電される。これとともに、キャパシタ３３のＮｏｄｅがＶｄｄに充電される。ここで、メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はＨレベルに保持される。つまり、ＮｏｄｅはＨレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬはＬレベルとなる。このため、ＮｏｄｅはＬレベルとなる。

次いで、信号ＳＴＢがＬレベルされると、メモリセルがオンしている場合、ＮｏｄｅはＬレベルであるため、ＰＭＯＳ２９がオンし、ラッチ回路３２の信号ＩＮＶがＨレベル、信号ＬＡＴがＬレベルとなる。一方、メモリセルがオフしている場合、ラッチ回路３２の信号ＩＮＶがＬレベル、信号ＬＡＴがＨレベルに保持される。

この後、信号ＮＣＯがＨレベルとされると、ＮＭＯＳ２７がオンし、ラッチ回路３２のデータがデータ制御ユニット１０ｂへ転送される。

書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、上記読み出し動作とほぼ同様である。

図８は、データ制御ユニット（ＤＣＵ）１０ｂの一例を示している。

図８に示すデータ制御ユニット１０ｂは、演算回路４０と複数のデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬ、及びＮＭＯＳ４１により構成されている。

演算回路４０は、バス（以下、ＩＢＵＳと記す）と、ＩＢＵＳの両端に接続され、相補的に動作するトランスファーゲート４２、４３と、ＩＢＵＳのデータをラッチするラッチ回路４４、このラッチ回路４４のデータに応じてデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのレベルを設定する設定回路４５とにより構成されている。

トランスファーゲート４２は、相補的な信号ＣＯＮＤと信号ＣＯＮＳにより動作し、センスアンプユニットＳＡＵ１０ａのバス（ＳＢＵＳと記す）とＩＢＵＳを接続する。トランスファーゲート４３は、相補的な信号ＣＯＮＳと信号ＣＯＮＤにより動作し、ＩＢＵＳとデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬが接続されたバス（以下、ＤＢＵＳと記す）とを接続する。トランスファーゲート４２がオンのとき、トランスファーゲート４３はオフであり、トランスファーゲート４２のオフのとき、トランスファーゲート４３がオンである。

ラッチ回路４４は、複数のＰＭＯＳ４６〜４９と、複数のＮＭＯＳ５０〜５６及びインバータ回路６８により構成されている。ＰＭＯＳ４６とＮＭＯＳ５０のゲートにはセット信号ＳＥＴが供給され、ＰＭＯＳ４８のゲートにはリセット信号ＲＥＳＴが供給されている。ＮＭＯＳ５３のゲートには信号ＩＦＨが供給され、ＮＭＯＳ５５のゲートには信号ＩＦＬが供給されている。ＮＭＯＳ５４のゲートはインバータ回路６８を介してＩＢＵＳに接続され、ＮＭＯＳ５６のゲートはＩＢＵＳに接続されている。

設定回路４５は、ＰＭＯＳ５７〜６０と、ＮＭＯＳ６１〜６４により構成されている。ＰＭＯＳ５７のゲート及びＮＭＯＳ６１のゲートには、信号ＦＡＩＬが供給されている。この信号ＦＡＩＬは、ラッチ回路４４の一方の出力端としてのＰＭＯＳ４７とＮＭＯＳ５１の接続ノードの信号である。ＰＭＯＳ５９とＮＭＯＳ６３のゲートには、信号ＭＴＣＨが供給されている。この信号ＭＴＣＨは、ラッチ回路４４の他方の出力端としてのＰＭＯＳ４９とＮＭＯＳ５２の接続ノードの信号である。さらに、ＰＭＯＳ５８のゲートには信号Ｍ２ＨＢが供給され、ＰＭＯＳ６０のゲートには信号Ｆ２ＨＢが供給されている。ＮＭＯＳ６２のゲートにはＦ２Ｌが供給され、ＮＭＯＳ６４のゲートには信号Ｍ２Ｌが供給されている。

データラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬは、同一の構成であり、ラッチ回路６６と、このラッチ回路６６をＤＢＵＳに接続するトランスファーゲート６５と、により構成されている。各トランスファーゲート６５は、信号ＢＬＣＡ、ＢＬＣＢ、ＢＬＣＸにより制御されている。データラッチ回路ＸＤＬは、ＮＭＯＳ４１を介して入出力端ＩＯに接続される。ＮＭＯＳ４１のゲートには信号ＣＳＬが供給されている。

データ制御ユニット１０ｂは、前述したように、書き込みデータを保持するとともに読み出し時に、メモリセルから読み出されたデータを保持する。

データ入出力バッファ６から供給された２ビットの書き込みデータは、データラッチ回路ＸＤＬを介して、例えばデータラッチ回路ＡＤＬ、ＢＤＬに１ビットずつラッチされる。

図８に示す演算回路４０は、データラッチ回路ＡＤＬ、ＢＤＬのデータに対してＡＮＤやＯＲ、排他的ＮＯＲ等の演算を実行することが可能である。例えばＡＮＤの場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータがＤＢＵＳ及びＩＢＵＳに出力される。この場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータが共に“１”である場合のみ、ＩＢＵＳがＨレベルとなり、その他の場合、Ｌレベルとなる。すなわち、非書き込み時だけＩＢＵＳが“１”となり、書き込み時、ＩＢＵＳが“０”となる。このデータを、ＳＢＵＳを介し、図７に示すセンスアンプユニット１０ａに転送することで、書き込みが行われる。

図８に示す演算回路４０は、複数の図７に示すセンスアンプユニット（ＳＡＵ）１０ａ及び、複数の図８に示すデータ制御ユニット（ＤＣＵ）１０ｂに対し、１つの割合で配置することも可能である。これにより、回路面積を削減することが出来る。

演算回路４０の動作は種々変形可能であり、例えば１つの論理演算も種々の制御方法が適用可能であり、必要に応じて制御方法を変えることが可能である。

本ＮＡＮＤ型フラッシュメモリは、多値メモリであるため、１セルに２ビットのデータを記憶することができる。この２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なわれる。１セルに２ビット記憶する場合、２ページであるが、１セルに３ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ）によって各ビットが切り替えられる。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によってビットが切り替えられる。

図９は、メモリセルアレイの記憶領域の構成を概略的に示している。メモリセルアレイ１は、前述したように複数のブロックを有している。本実施形態において、これらブロックは、多値ブロックＭＬＢと、２値ブロックＳＬＢとに定義される。ＭＬＢは、１つのメモリセルにｎビット（ｎは２以上の自然数）を記憶する多値レベルセル（ＭＬＣ）により構成され、ＳＬＢは、１つのメモリセルにｋビット（ｋ＜ｎ）を記憶する２値レベルセルにより構成される。本実施形態では、簡単のために、例えばｎ＝２、ｋ＝１とし、ＭＬＢは４値データ（２ビット）を記憶し、ＳＬＢは、２値データ（１ビット）を記憶すると仮定する。ＭＬＢ及びＳＬＢのメモリセルアレイ１内における位置は任意である。ＭＬＢ及びＳＬＢのアドレスは、例えば図１に示すホストコントローラとしての制御部９により制御される。

また。本実施形態は、図３に示すように、ロウ方向に並んだ全てのセルを一括して書き込み読み出す場合について説明する。

図１０（ａ）は、２値領域でのメモリセルの閾値電圧と読み出しレベルを示している。消去動作によりメモリセルのデータは、“１”の閾値電圧となり、“０”データが書き込まれることにより、“０”の閾値電圧となる。

読み出しは、データ“１”と“０”の閾値電圧の間のレベルＳＬＣ＿Ｒが用いられる。書き込み時のベリファイレベルは、データリテンションマージンを持たせるため、読み出し時のレベルＳＬＣ＿Ｒより若干高いレベルＳＬＣ＿Ｖが用いられる。

図１０（ｂ）は、４値領域でのメモリセルの閾値電圧と読み出しレベルを示している。消去動作によりメモリセルのデータは“１１”の閾値電圧となり、ロアーページとアッパーページの２ページのデータが書き込まれることにより、データ“０１”、“００”、“１０”の閾値電圧となる。読み出しは、それぞれの閾値電圧の間に対応するリードレベル“Ａ＿Ｒ”、“Ｂ＿Ｒ”、“Ｃ＿Ｒ”が用いられる。書き込み時のベリファイレベルは、データリテンションマージンを持たせるため、読み出し時のレベルより例えば若干高いレベルＡ＿Ｖ、Ｂ＿Ｖ、Ｃ＿Ｖが用いられる。

図１１は、４値の書き込みによるメモリセルの閾値電圧の遷移を示している。

（プログラム）
（高速書き込み領域書き込み）
外部より書き込まれるデータは、先ず、図９に示すＳＬＢ（高速書き込み領域）に２値データとして書き込まれる。すなわち、本実施形態において、１つのＭＬＣに書き込まれるデータは、２つのＳＬＣに２値データとして書き込まれる。ＳＬＢを構成するセルＳＬＣは、１セルに１ビットを記憶し、ＭＬＢを構成するセルＭＬＣは、１セルに２ビットを記憶する。このため、１つのＭＬＣにデータを書き込むために２倍の数のＳＬＣが必要となる。本実施形態において、ＳＬＢの数とＭＬＢの数は、ユーザ側の必要に応じて可変できる。

図１０（ａ）に示すように、消去状態のＳＬＣに対して、外部からのデータが”０”の場合、書込みが行われ、外部からのデータが”１”の場合、書込みが行われず消去状態が保持される。

このようにして、書き込みデータがＳＬＢのＳＬＣに順次書き込まれる。ＳＬＣの書き込みは２値データの書き込みであるため、高速な書き込みが可能である。このようにＳＬＣにデータが書き込まれた後、ＳＬＣのデータがＭＬＢを構成するＭＬＣに転送され、ＭＬＣに多値データとして記憶される。

（４値書き込み）
ＭＬＣでは、例えば、図１１（ａ）（ｂ）（ｃ）（ｄ）（ｅ）に示すように、３ステップの書き込みが行われ、ＳＬＣから読み出されたデータがＭＬＣに多値データとして書き込まれる。この例では、３ステップで書き込んでいるが、２ステップ、４ステップ等で書き込むことも可能である。例えば図１２に示すセル（Cell1）が、図１１（ａ）に示すように、消去状態から、データ“Ｒｏｕｇｈ”にラフに書き込まれる。この後、セル（Cell1）に隣接するセル(Cell2)にデータが書き込まれる。この隣接セル(Cell2)の書き込みに伴い、先に書き込んだCell1の閾値電圧は、図１１（ｂ）に示すように、閾値電圧が高くなるように若干広がる。この後、図１１（ｃ）に示すように、データ“ａ”“ｂ”“ｃ”にラフに書き込まれる。

この後、Cell1から２つ離れたセル(Cell3)( Cell2に燐接するセル)、及びCell1に隣接するCell2にデータが書き込まれる。このCell3及びCell2の書き込みに伴い、先に書き込んだCell1の閾値電圧は、図１１（ｄ）に示すように、閾値電圧が高くなるように若干広がる。この後、Cell1に対して、図１１（ｅ）に示すように、書き込みベリファイレベル“Ａ＿Ｖ”“Ｂ＿Ｖ”“Ｃ＿Ｖ”に従って、ファイン書き込みが行われ、各データ“ａ”“ｂ”“ｃ”の閾値電圧が精密に書き込まれる。このような動作が繰り返され、ＭＬＢの各セルに多値データが書き込まれる。

尚、ＭＬＢの書き込みにおいて、ＳＬＢから読み出された１ページ又は２ページ分の２値データは、図８に示すデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのうちの１乃至２つに一旦記憶され、この後、ＭＬＢに書き込まれる。

図１３は、ＳＬＢ及びＭＬＢ内のページの構成の一例を示している。このページは、データとエラー訂正符号（ＥＣＣ）を記憶する領域Ｐ１、及び、ＳＬＢ又はＭＬＢの書き込み／読み出し（Ｗ／Ｅ）回数を、例えば消去回数として記憶する領域Ｐ２により構成されている。この領域Ｐ２は、例えば１つのＳＬＢ又はＭＬＢに対して１つ設定されている。この領域Ｐ２に記憶されたＷ／Ｅ回数は、例えば制御部９により管理されている。

図１４は、制御部９によるＳＬＢの消去動作を示している。制御部９は、ＳＬＢの消去時に、先ず、領域Ｐ２からＷ／Ｅ回数Ｎを読み出す（Ｓ１）。この読み出したＷ／Ｅ回数Ｎが規定値以下かどうかを判別する（Ｓ２）。Ｗ／Ｅ回数Ｎが規定値以下である場合、Ｗ／Ｅ回数をインクリメントする（Ｓ３）。この後、ＳＬＢのデータを消去する（Ｓ４）。次いで、インクリメントされたＷ／Ｅ回数Ｎを消去したＳＬＢの領域Ｐ２に書き込む（Ｓ５）。

一方、ステップＳ２において、Ｗ／Ｅ回数Ｎが規定値に達しているものと判断された場合、そのＳＬＢを使用禁止とし（Ｓ６）、消去状態のＭＬＢをＳＬＢに設定する（Ｓ７）。この後、ＳＬＢにＷ／Ｅ回数Ｎの初期値、例えば“０”が設定される（Ｓ８）。又は、ＭＬＢとして使用して使用されていた、Ｗ／Ｅ回数が分かっていた場合、この回数を引き続き使用する。このように、ＭＬＢをＳＬＢに設定した場合において、各ＳＬＢのＷ／Ｅ回数Ｎが均等になるように、周知のレベリング動作が行われる。

上記構成において、多値領域ＭＬＢのメモリセルＭＬＣは、１セルに２ビットを記憶し、２値領域ＳＬＢのメモリセルＳＬＣは、１セルに１ビットを記憶し、ＭＬＢのメモリセルＭＬＣの書き込み／読み出し（Ｗ／Ｅ）回数Ｎを１ｋ（ｋ＝１０００）回とし、ＳＬＢのメモリセルＳＬＣのＷ／Ｅ回数Ｎを５０ｋ回とし、ＳＬＢの記憶容量をＭＬＢの記憶容量の２％とした場合を仮定する。この場合、ＳＬＢのメモリセルＳＬＣは、Ｗ／Ｅ回数Ｎが５０ｋ回に達すると、使用禁止とされる。この時点において、ＭＬＢは、レベリングが行われているとすると、各ＭＬＢは、５００回書き換えが行われている。この後、ＭＬＢのメモリセルＭＬＣがＳＬＣとして使用される。ＭＬＢは、１セルの多値データの書き込みに対して、２セル分の２値データの書き込みが必要である。このため、多値データの書き込み回数は１／３になってしまう。したがって、多値データの書き換え回数は、５００＋５００／３＝６６７回となる。

尚、上記第１の実施形態のように、専用の２値領域ＳＬＢを設けず、初めから、多値領域ＭＬＢのメモリセルＭＬＣをレベリングして、ＭＬＢをＳＬＢとして使用することも可能である。この場合も、ＭＬＢの１セルに多値データを書き込む場合、ＳＬＢの２セルに２値データを書き込む必要がある。このため、多値データの書き込み回数は１／３となり、多値データの書き換え回数は、１０００／３＝３３３回となる。

上記のように、予め設定された複数個のＳＬＢが全て使用禁止となるまで、ＳＬＢのＷ／Ｅ回数が規定値に達する毎にＭＬＢがＳＬＢに置換される。

図１５（ａ）（ｂ）（ｃ）は、第１の実施形態に係る多値領域ＭＬＢと２値領域ＳＬＢの使用状態を示している。図１５（ａ）に示すように、複数のＭＬＢに対して、複数のＳＬＢが設定されている。この状態において、図１５（ｂ）に示すように、ＳＬＢのＷ／Ｅ回数が規定値に達した場合、このＳＬＢは無効として使用が禁止され、ＭＬＢの一部がＳＬＢに置換される。図１５（ｃ）は、予め設定された全てのＳＬＢが無効とされ、それに対応してＭＬＢがＳＬＢに置換された場合を示している。

（読出し）
多値領域ＭＬＢのメモリセルＭＬＣに記憶されたデータは、図１０（ｂ）に示すリードレベル“Ａ＿Ｒ”、“Ｂ＿Ｒ”、“Ｃ＿Ｒ”を用いて読み出され、２ビットのデータとして外部に出力される。

上記第１の実施形態によれば、多値領域ＭＬＢのメモリセルＭＬＣに多値データを書き込むために、２値領域ＳＬＢを有し、ＳＬＢのＷ／Ｅ回数が規定値に達した場合、そのＳＬＢを使用禁止とし、ＭＬＢをレベリングしながらＳＬＢとして使用している。したがって、予め設定するＳＬＢの数を多くする必要がなく、予め設定したＳＬＢが無くなった場合においても、ＭＬＢをＳＬＢに置換することにより、書き込み速度の低下を防止して、半導体記憶装置の寿命を延ばすことができる。

（第２の実施形態）
図１６（ａ）（ｂ）（ｃ）は、第２の実施形態に係る多値領域ＭＬＢと２値領域ＳＬＢの使用状態を示している。

第１の実施形態において、予め設定されたＳＬＢのＷ／Ｅ回数が規定値に達した場合、このＳＬＢに対して書き込みは行わず、ＭＬＢの一部をＳＬＢとして使用し、ＭＬＢをレベリングしながらＳＬＢとして使用している。このため、ＭＬＢをＳＬＢとして使用するため、ＭＬＣの書き換え回数が少なくなってしまう。

これに対して、第２の実施形態は、予め設定された全てのＳＬＢがＭＬＢに置換された場合においても、ＭＬＣの書き換え回数が少なくならない。

すなわち、図１６（ａ）に示すように、ＳＬＢのＷ／Ｅ回数が順次規定値に達し、ＭＬＢがＳＬＢに置換される。図１６（ｂ）は、元々ＳＬＢとして使用していた全てのＳＬＢのＷ／Ｅ回数が順次規定値に達し、ＭＬＢがＳＬＢに置換されていることを表している。また、図１６（ｃ）は、ＭＬＢから置換されたＳＬＢのＷ／Ｅ回数が規定値に達した場合、さらに、残りのＭＬＢの中の１つがＳＬＢに置換される。このように、Ｗ／Ｅ回数の増加に従って、メモリ容量が減少していくが、ＭＬＣの書き換え回数は少なくならない。

また、ユーザにとっては、メモリ容量の減少に従って、メモリセルの劣化が進でいることを知ることができる。

ここで、例えば多値領域ＭＬＢのメモリセルＭＬＣが１セルに２ビットを記憶し、２値領域ＳＬＢのメモリセルＳＬＣが１セルに１ビットを記憶し、ＭＬＢのメモリセルＭＬＣの書き換え回数が１ｋ回、ＳＬＢのメモリセルＳＬＣの書き換え回数が５０ｋ回とし、ＳＬＢの記憶容量がＭＬＢの記憶容量の２％である場合、ＳＬＢのメモリセルＳＬＣのＷ／Ｅ回数Ｎが５０ｋ回に達すると、このＳＬＢは無効とされる。この時点において、ＭＬＢは、レベリングが行われているとすると、５００回書き換えが行われている。ここで、ＭＬＢの一部がＳＬＢとして使用される。多値データの書き換え回数は１ｋ回であるが、多値データの書き換え回数は、５００回以降、記憶容量が２％減少してしまう。

一方、例えば多値領域ＭＬＢのメモリセルＭＬＣが１セルに２ビットを記憶し、２値領域ＳＬＢのメモリセルＳＬＣが１セルに１ビットを記憶し、ＭＬＢのメモリセルＭＬＣの書き換え回数が１ｋ回、ＳＬＢのメモリセルＳＬＣの書き換え回数が１０ｋ回とし、ＳＬＢの記憶容量がＭＬＢの記憶容量の２％である場合、ＳＬＢのメモリセルＳＬＣのＷ／Ｅ回数Ｎが１０ｋ回に達すると、このＳＬＢは無効とされる。この時点で、ＭＬＢは、レベリングが行われているとすると、ＭＬＢは１００回書き換えが行われている。ここで、ＭＬＢの一部がＳＬＢに置換される。このため、記憶容量がさらに、２％減少してしまう。この後、さらにＳＬＢの書き込み回数が１０ｋ回に達した場合において、ＭＬＢは、レベリングが行われているとすると、ＭＬＢは２００回書き換えが行われている。ここで、ＭＬＢの一部がＳＬＢに置換される。このため、記憶容量が４％減少してしまう。このようにして、ＳＬＢの書込み回数が、ＳＬＣの書き換え可能な回数に達する毎に、新たなＭＬＢの一部をＳＬＢとして使用すると、ＭＬＢは、本来の多値データが書き換え可能な回数まで、使用することが出来る。すなわち、この例では、ＭＬＣの書き換え回数が１ｋ回まで使用できるため、半導体記憶装置の寿命を長くすることができる。

上記第２の実施形態によれば、予め設定されたＳＬＢが無効とされた後において、ＳＬＢに置換されたＭＬＢの書き込み回数を判断し、このＳＬＢの書き込み回数が規定値に達した場合、このＳＬＢを無効とし、残りのＭＬＢの一部をさらにＳＬＢに置換している。このため、記憶容量は減少するものの、書き込み速度の高速化を保持した状態で、半導体記憶装置の寿命を延ばすことが可能である。

尚、第１、第２の実施形態において、ＳＬＢの位置は固定する必要はない。ＳＬＢ、ＭＬＢの位置をメモリセルアレイ１内の任意の位置に設定することが可能である。

（第３の実施形態）
図１７は、第３の実施形態を示すものであり、図７、図８に示すページバッファとしてのデータ記憶回路１０と、２値領域ＳＬＢ、多値領域ＭＬＢとの関係を示している。例えば１つのセルに２ビットを記憶する複数のＭＬＢの１ブロックに書き込むとき、例えば１つのセルに１ビットを記憶するＳＬＢには、２ブロック分書き込まなくてはならない。ＳＬＢは１ブロック毎内の１ページ毎に書き込まなくてはならないため、ＳＬＢとＭＬＢが同じメモリセルアレイ内にある場合、ＳＬＢへの書き込み時間が問題となる。そこで、ＳＬＢへの書き込みを高速化するため、例えば２ブロックのＳＬＢを２つのメモリセルアレイの複数のＳＬＢの１ブロックの内の１ページずつに書き込むことが考えられる。すなわち、第１のメモリセルアレイの複数のＳＬＢの１ブロックにデータが書き込まれるとともに、第２のメモリセルアレイの複数のＳＬＢの１ブロックにデータが同時に書き込まれる。次いで、第１のメモリセルアレイのＳＬＢのデータと第２のメモリセルアレイのＳＬＢのデータのデータが、第１のメモリセルアレイ又は、第２のメモリセルアレイ内の１つのＭＬＢに転送される。このようにすることにより、ＳＬＢの書き込みの高速化を図ることが可能である。

しかし、第１又は、第２メモリセルアレイから読み出され、ページバッファに保持された１つのＳＬＢのデータは、他方のメモリセルアレイのページバッファに転送する必要がある。このため、データの移動に長時間を要する。

そこで、第３の実施形態は、図１７に示すように、第１のメモリセルアレイ１−１のＳＬＢから読み出したデータを、複数ビット同時に、第２のメモリセルアレイ１−２に転送可能とする。このため、第１のメモリセルアレイ１−１のページバッファ（Ｓ／Ａ）２−１と、第２のメモリセルアレイ１−２のページバッファ（Ｓ／Ａ）２−２との間に、１乃至複数のデータ記憶回路毎に接続回路７１を設けている。

図１８は、接続回路７１の一例を示している。図１８において、図８と同一部分には同一符号を付している。第１のメモリセルアレイ１−１側に配置されたページバッファ（Ｓ／Ａ）２−１は、複数のデータ記憶回路１０を含み、各データ記憶回路１０のＤＣＵを構成するトランジスタ４１は配線７１−１に接続されている。また、第２のメモリセルアレイ１−２側に配置されたページバッファ（Ｓ／Ａ）２−２は、複数のデータ記憶回路１０を含み、各データ記憶回路１０のＤＣＵを構成するトランジスタ４１は配線７１−２に接続されている。

配線７１−１、７１−２は、説明の便宜上、それぞれ１つの配線で示し、トランジスタ７１−３も、１つのトランジスタで示している。しかし、具体的には、配線７１−１は、ページバッファ（Ｓ／Ａ）２−１に含まれるトランジスタ４１の数が、例えば８ｋ個である場合、１ｋ本の配線により構成され、各トランジスタ４１は、８個おきに対応する配線に接続されている。配線７１−２も、配線７１−１と同様に構成され、ページバッファ（Ｓ／Ａ）２−２に含まれるトランジスタ４１の数が、例えば８ｋ個である場合、１ｋ本の配線により構成され、各トランジスタ４１は、８個おきに対応する配線に接続されている。配線７１−１と配線７１−２の一端部はトランジスタ７１−３を介して入出力端ＩＯに接続されている。トランジスタ７１−３も配線７１−１、７１−２と同数のトランジスタにより構成されている。具体的には１ｋ個のトランジスタにより構成されている。

トランジスタ７１−３のゲート電極には、信号Ｔ１が供給されている。他のメモリセルアレイの相互間にも接続回路７２、７３…が配置され、これら接続回路７２、７３…は、入出力端ＩＯに接続されている。

上記構成において、第１のメモリセルアレイ１−１のＭＬＢにデータを書き込む場合について説明する。この場合、先ず、例えば第１のメモリセルアレイ１−１側のＳＬＢに、１ブロック分のデータが書き込まれ、第２のメモリセルアレイ１−２側のＳＬＢに残りの１ブロック分のデータが書き込まれる。すなわち、信号Ｔ１がハイレベルとされ、トランジスタ７１−３がオンされる。この状態において、例えば第１のメモリセルアレイ１−１側のページバッファ（Ｓ／Ａ）２−１を構成する複数のトランジスタ４１に供給される信号ＣＳＬがハイレベルとされる。このため、入出力端ＩＯに入力された１ブロック分のデータは、第１のメモリセルアレイ１−１側のデータ記憶回路（ページバッファ（Ｓ／Ａ）２−１）に転送される。この状態において、ページバッファ（Ｓ／Ａ）２−１側の信号ＣＳＬがローレベルとされ、第２のメモリセルアレイ１−２側のページバッファ（Ｓ／Ａ）２−２を構成する複数のトランジスタ４１に供給される信号ＣＳＬがハイレベルとされる。このため、入出力端ＩＯに入力された残りのデータは、第２のメモリセルアレイ１−２側のデータ記憶回路（ページバッファ（Ｓ／Ａ）２−２）に転送される。

この後、第１のメモリセルアレイ１−１側のデータ記憶回路及び、第２のメモリセルアレイ１−２側のデータ記憶回路に転送されたデータは、第１のメモリセルアレイ１−１のＳＬＢ及び第２のメモリセルアレイ１−２のＳＬＢに同時に書き込まれる。

このようにして、第１のメモリセルアレイ１−１のＳＬＢに１ブロックと、第２のメモリセルアレイ１−２のＳＬＢに１ブロック分のデータが書き込まれた後、第１のメモリセルアレイ１−１のＳＬＢの１ページ分のデータと、第２のメモリセルアレイ１−２のＳＬＢの１ページ分のデータが読み出され、対応する各データ記憶回路（ページバッファ（Ｓ／Ａ）２−１と２−２）に保持される。

この後、信号Ｔ１がローレベルとされると、第１のメモリアレイ１−１のページバッファ（Ｓ／Ａ）２−１に読み出されたデータ、又は、第２のメモリアレイ１−２のデータ記憶回路（ページバッファ（Ｓ／Ａ）２−２）に読み出されたデータが、他方のメモリセルアレイのデータ記憶回路（ページバッファ（Ｓ／Ａ））に転送される。

この後、第１のメモリセルアレイ１−１、又は、第２のメモリセルアレイ１−２のデータ記憶回路（ページバッファのデータ）に保持された２ページ分のＳＬＢのデータが、第１のメモリセルアレイ１−１、又は、第２のメモリセルアレイ１−２のＭＬＢに書き込まれる。第１、第２の実施形態に適用される構成例の場合、８ｋ回の転送動作が必要であるが、第３の実施形態の場合、８回の転送動作で済む。また、第３の実施形態において、ページバッファ（Ｓ／Ａ）２−１、２−２に含まれるトランジスタ４１の数が、例えば８ｋ個である場合、各トランジスタ４１は、８個ずつ対応する配線に接続されるため、トランジスタ７１−３の数は１ｋ個である。しかし、例えばトランジスタ４１が、８０個ずつ対応する配線に接続されるとすると、トランジスタ７１−３の数は１００個となり、転送動作は８０回となる。

上記第３の実施形態によれば、第１のメモリセルアレイ１−１と第２のメモリセルアレイ１−２の間に、第１のメモリセルアレイ１−１のページバッファ（Ｓ／Ａ）２−１と第２のメモリセルアレイのページバッファ（Ｓ／Ａ）２−２を接続する接続回路７１を設け、この接続回路７１により、ＳＬＢに書き込む２ブロック分のデータを第１のメモリセルアレイ１−１のＳＬＢ、及び第２のメモリセルアレイ１−２のＳＬＢに１ブロック分ずつ書き込んでいる。このため、ＳＬＢの２ブロック分のデータの書き込む際、１ブロック分の書き込み完了を待たずに残りの１ブロック分の書き込みを行うことが可能である。した
がって、ＳＬＢの書き込みに要する時間を短縮することが可能である。

また、第１のメモリセルアレイ１−１のＳＬＢに書き込まれた１ページのデータと、第２のメモリセルアレイ１−２のＳＬＢに書き込まれた１ページのデータを同時に読み出し、接続回路７１を介して、第１のメモリセルアレイ１−１のデータ記憶回路（ページバッファ（Ｓ／Ａ））２−１又は、第２のメモリセルアレイ１−２のデータ記憶回路（ページバッファ（Ｓ／Ａ））２−２に転送することで、片方のメモリセルアレイのメモリセルのデータ記憶回路（ページバッファ（Ｓ／Ａ））に第１メモリセルアレイ１−１のＳＬＢに書き込まれた１ページのデータと、第２のメモリセルアレイ１−２のＳＬＢに書き込まれた１ページのデータを保持させ、ＭＬＢに書き込み可能としている。したがって、２つのメモリセルアレイのＳＬＢに２ブロック分データを同時に記憶することで、ＳＬＢ書込み時間を高速化することが可能である。

尚、第３の実施形態において、第１、第２のメモリセルアレイ１−１，１−２のＳＬＢのＷ／Ｅ回数が規定値に達した場合、第１又は第２の実施形態と同様に、ＭＬＢがＳＬＢに置換される。

（アプリケーションの例）
次に、上記半導体記憶装置が適用されるアプリケーションについて説明する。

図１９は、半導体記憶装置が適用されるメモリカードの例を示している。図１９において、メモリカード９００は、上記実施形態で説明したＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を有している。半導体記憶装置９０１は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

すなわち、メモリカード９００に搭載された半導体記憶装置９０１には、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリが動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。

図２０は、別のメモリカードの例を示している。このメモリカードは、図１９に示したメモリカードと異なり、フラッシュメモリ９０１を制御し、図示せぬ外部装置と信号を授受するコントローラ９１０を有している。

コントローラ９１０は、例えば図示せぬ外部装置から信号を入力し、若しくは、外部装置へ信号を出力するインターフェース部（Ｉ／Ｆ）９１１と、ＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と信号を授受するインターフェース部９１２と、外部装置から入力された論理アドレスを物理アドレスに変換するなどの計算を行うマイクロプロセッサ（ＭＰＵ）９１３と、データを一時的に記憶するバッファとしてのＲＡＭ９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００のインターフェース部９１１には、コマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。

尚、上記メモリカードにおいて、各種信号線の数、信号線のビット幅、及びコントローラの構成は変形可能である。また、この構成を適用してハードディスクに変わるＳＳＤ（Solid State Drive）を構成することも可能である。

図２１は、別のアプリケーションを示している。図２１に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は、コントローラ９１０の機能の一部を有していても良い。

図２２は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０は、接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。

図２３は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。

図２４、図２５は、別のアプリケーションを示している。図２４、図２５に示すように、ＩＣカード２１００は、ＭＣＵ２２００を搭載している。ＭＣＵ２２００は、上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、図２４に示すように、その一表面に露出されたプレーンターミナル（plane terminal）２６００を有し、プレーンターミナル２６００はＭＣＵ２２００に接続されている。ＣＰＵ２５００は、演算部２５１０と、半導体記憶装置９０１、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。

図２６は、他のアプリケーションを示すものであり、例えば携帯音楽記録再生装置３０００の例を示している。この携帯音楽記録再生装置３０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。

図２７は、他のアプリケーションを示すものであり、例えば携帯電話等の携帯端末装置４０００を示している。携帯端末装置４０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。

図２８は、他のアプリケーションを示すものであり、例えばＵＳＢメモリ５０００を示している。ＵＳＢメモリ５０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

１、１−１、１−２…メモリセルアレイ、９…制御部、１０…データ記憶回路、１０−１、１０−２…ページバッファ、ＳＬＢ…２値領域、ＭＬＢ…多値領域、７１…接続回路。

Claims (9)

1. １セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含み複数のブロックとを有する半導体記憶装置であって、
   前記ブロックは、前記データ消去単位であり、
   前記複数のメモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータが記憶され、第２ブロックのメモリセルには、ｉ（ｉ＜ｈ）ビットのデータが記憶され、前記第２ブロックのメモリセルの書き換え回数が規定値に達した場合、前記第２ブロックのメモリセルに書き込まず、第１ブロックのメモリセルに、ｉビットのデータを記憶することを特徴とする半導体記憶装置。
2. 前記第１ブロックのメモリセルに、ｉビットのデータを記憶する領域は、前記第１ブロックの内、ｈビットのデータを記憶する領域が第２ブロックに置換されることを特徴とする請求項１記載の半導体記憶装置。
3. １セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含み複数のブロックとを有する半導体記憶装置であって、
   前記ブロックは、前記データ消去単位であり、
   前記複数のメモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータが記憶され、第２ブロックのメモリセルには、ｉ（ｉ＜ｈ）ビットのデータが記憶され、前記第２ブロックのメモリセルの書き換え回数が規定値に達した場合、前記第２ブロックのメモリセルに書き込まず、前記第１ブロックの一部のメモリセルを新たな第２ブロックとしての第３ブロックに設定し、前記第３ブロックにｉビットのデータを記憶することを特徴とする半導体記憶装置。
4. 前記第１ブロックの一部に設けられた前記第３ブロックのメモリセルの書き換え回数が規定値に達した場合、前記第３ブロックのメモリセルに書き込まず、前記第３ブロックとは異なる前記第１ブロックの一部に新たな第２ブロックとしての第４ブロックを設定し、前記第４ブロックにｉビットのデータを記憶することを特徴とする請求項３記載の半導体記憶装置。
5. １セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含み複数のブロックとを有する半導体記憶装置であって、
   前記ブロックは、前記データ消去単位であり、
   前記複数のメモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータを記憶し、第１ブロック内にｉ（ｉ＜ｈ）ビットのデータを記憶する第２ブロックとして使用し、前記第１ブロックの１つのメモリセルに前記ｈビットのデータを書き込む場合、前記第２ブロックの２つのメモリセルに前記ｉビットのデータを書き込むことを特徴とする半導体記憶装置。
6. １セルにｎビット（ｎは２以上の自然数）のデータを記憶する複数のメモリセルと、複数の前記メモリセルを含む複数のブロックから構成される第１及び第２のメモリセルアレイを有する半導体記憶装置であって、
   前記ブロックは、前記データ消去単位であり、
   前記第１又は第２のメモリセルアレイの前記複数メモリセルの内、第１ブロックのメモリセルには、ｈ（ｈ＜＝ｎ）ビットのデータが記憶され、前記第１及び第２のメモリセルアレイの前記複数メモリセルの内、第２ブロックのメモリセルには、前記ｈビットのデータを記憶するためのｉ（ｉ＜ｈ）ビットのデータが分けて記憶されることを特徴とする半導体記憶装置。
7. 前記第１のメモリセルアレイと第２のメモリセルアレイの間に設けられ、前記第１のメモリセルアレイのデータを第２のメモリセルアレイに転送し、又は、前記第２のメモリセルアレイのデータを第１のメモリセルアレイに転送する転送回路をさらに具備することを特徴とする請求項６記載の半導体記憶装置。
8. 前記第１、第２のメモリセルアレイの第２ブロックは書き込み回数が規定値に達した場合、書き込まれないことを特徴とする請求項６記載の半導体記憶装置。
9. 前記第１のメモリセルアレイの第２ブロックのメモリセルに記憶されたデータｉビットのデータと、前記第２のメモリセルアレイの第２ブロックのメモリセルに記憶されたデータｉビットのデータは、読み出された後、前記第１のメモリセルアレイ又は、第２のメモリセアレイの第１ブロックのメモリセルにｈビットのデータとして記憶されることを特徴とする請求項６記載の半導体記憶装置。

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