CN101964208A - 半导体存储装置 - Google Patents

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CN101964208A CN2010102314128A CN201010231412A CN101964208A CN 101964208 A CN101964208 A CN 101964208A CN 2010102314128 A CN2010102314128 A CN 2010102314128A CN 201010231412 A CN201010231412 A CN 201010231412A CN 101964208 A CN101964208 A CN 101964208A
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柴田昇
金箱和范
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Abstract

本发明提供不会增大存储比多值区域少的位的区域的存储容量，可高速写入并可延长制品的寿命的半导体存储装置。本半导体存储装置包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元。多个存储单元内，在第1区域MLB的存储器MLC存储h(h≤n)位的数据，在第2区域SLB的存储器SLC存储i(i＜h)位的数据，在第2区域SLB的存储单元的改写次数达到规定值时，不在第2区域SLB的存储单元进行写入，在第1区域MLB的存储器存储i位的数据。

Description

半导体存储装置
技术领域
本发明涉及可存储多值数据的半导体存储装置，例如NAND型闪速存储器。
背景技术
NAND型闪速存储器的行方向排列的多个单元的全部或半数的单元，分别经由位线与写入及读出用的锁存电路连接。对该行方向排列的全部单元或半数的单元(例如2～8kB的单元)统一进行写入或读出动作。存储单元设定成，通过删除动作抽出电子而使阈值电压为负，通过写入动作向存储单元内导入电子而使阈值电压为正。
为了增大NAND型闪速存储器的存储容量，开发了在1单元存储2位以上的多值存储器。例如，为了在1单元存储2位，必须设定4个阈值电压，与1单元存储1位的存储器相比，必须使每一次阈值电压的分布变窄。因而，存在写入速度慢的问题。
另外，由于存储单元的微细化导致的相邻单元间的耦合，在相邻单元写入后，先前写入的单元的阈值电压产生变动。因而，例如在第1存储单元首先进行粗糙(rough)写入，然后，在与第1存储单元相邻的第2存储单元进行粗糙写入，然后，第1存储单元的阈值电压被写入本来的阈值电压。或者，进行这样的方法，在第1存储单元首先进行粗糙写入，然后在与第1存储单元相邻的第2存储单元进行粗糙写入，然后在与第2存储单元相邻的第3存储单元(离第1存储单元2个的单元)进行粗糙写入后，在第1存储单元写入本来的阈值电压等等。通过这样的写入方法，可以抑制相邻单元间的耦合，在1个存储单元设定多个阈值电压，进行多个位的存储。
但是，上述写入方法存在必须对1个存储单元多次反复进行写入且写入速度慢的问题。另外，写入次数的增大导致存储单元的寿命缩短。
因而，开发了设置包含存储2位以上的多值存储单元的多值区域(MLB)和存储比多值存储器少的位例如1位的存储单元的2值区域(SLB)的写入方法(例如参照专利文献1)。
该写入方法中，外部供给的数据暂时在SLB存储，SLB的数据随后向MLB转送，作为多值数据存储。由于SLB可高速写入，因此可实现写入速度的高速化。
但是，SLB的存储单元频繁写入，而MLB的存储单元与SLB的存储单元相比，写入次数少。因而，SLB的存储单元与MLB的存储单元相比快速劣化。存储单元的劣化导致NAND型闪速存储器的性能劣化。从而，为了抑制NAND型闪速存储器的性能劣化，实现高速写入，考虑了与MLB的存储容量相对的SLB的存储容量。具体地说，MLB的存储单元在1单元存储2位，SLB的存储单元在1单元存储1位，使MLB的存储单元的改写次数为例如1k次(k＝1000)。若SLB的存储单元的改写次数设为例如100k次，则SLB的存储单元为MLB的存储单元的100倍的改写次数，SLB为MLB的2％的块数即可。
但是，若将MLB的存储单元的改写次数设为1k次而SLB的存储单元的改写次数设为50k次，则SLB必须成为MLB的4％。而且，若将MLB的存储单元的改写次数设为1k次而SLB的存储单元的改写次数设为10k次，则SLB必须成为MLB的20％。这样，SLB的改写次数若接近MLB的改写次数，则存在必须预备非常大量的SLB的问题。
专利文献1：日本特开2007-305210号公报。
发明内容
本发明提供半导体存储装置，其设置了包含存储2位以上的多值存储单元的多值区域和包含存储比多值存储单元更少位的存储单元的区域，可以在不增大存储比多值存储单元更少位的存储单元的区域的存储容量的情况下高速写入，并延长制品的寿命。
本发明的半导体存储装置的第1方式是一种半导体存储装置，包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元，其特征在于，上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在第2区域的存储单元存储i(i＜h)位的数据，在上述第2区域的存储单元的改写次数达到规定值时，在上述第2区域的存储单元不进行写入，在上述第1区域的存储单元存储i位的数据。
本发明的半导体存储装置的第2方式是一种半导体存储装置，包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元，其特征在于，上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在第2区域的存储单元存储i(i＜h)位的数据，在上述第2区域的存储单元的改写次数达到规定值时，在上述第2区域的存储单元不进行写入，将上述第1区域的部分存储单元设定成作为新的第2区域的第3区域，在上述第3区域存储i位的数据。
本发明的半导体存储装置的第3方式是一种半导体存储装置，包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元，其特征在于，上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在第2区域的存储单元存储i(i＜h)位的数据，上述第1区域和第2区域在每次改写时交换，在写入次数达到规定值时，不进行写入。
本发明的半导体存储装置的第4方式是一种半导体存储装置，具有包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元的第1和第2存储单元阵列，其特征在于，在上述第1或第2存储单元阵列的上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在上述第1和第2存储单元阵列的上述多个存储单元内，在第2区域的存储单元将用于存储上述h位的数据的i(i＜h)位的数据分开存储。
本发明提供半导体存储装置，其设置了包含存储2位以上的多值存储单元的多值区域和包含存储比多值存储单元更少位的存储单元的区域，可以在不增大存储比多值存储单元更少位的存储单元的区域的存储容量的情况下高速写入，并延长制品的寿命。
附图说明
图1是作为适用本发明的实施例的半导体存储装置的NAND型闪速存储器的构成图。
图2是图1所示存储单元阵列及位线控制电路的构成的一例的电路图。
图3是图1所示存储单元阵列及位线控制电路的构成的其他例的电路图。
图4(a)是存储单元的截面图，图4(b)是选择栅极的截面图。
图5是半导体存储装置的截面图。
图6是图5的删除、编程、读出时各部分的电压的示图。
图7表示了图2、图3所示数据存储电路的一部分，是读出放大器单元的电路图。
图8表示了图2、图3所示数据存储电路的一部分，是数据控制单元的电路图。
图9是概略表示存储单元阵列的存储区域的构成图。
图10(a)表示了图9所示2值区域SLB的阈值分布的例的示图，图10(b)是图9所示多值区域MLB的阈值分布的例的示图。
图11是图9所示多值区域MLB的写入动作的示图。
图12是存储单元的写入顺序的例的示图。
图13是一个页面的构成的示图。
图14是说明第1实施例的动作的流程图。
图15(a)(b)(c)是说明第1实施例的动作的示图。
图16(a)(b)(c)是说明第2实施例的动作的示图。
图17是第3实施例的构成图。
图18是取出图17的一部分的电路图。
图19是适用各实施例的半导体存储装置的应用的构成图。
图20是其他应用的例的构成图。
图21是其他应用的例的构成图。
图22是其他应用的例的构成图。
图23是其他应用的例的构成图。
图24是其他应用的例的构成图。
图25是其他应用的例的构成图。
图26是其他应用的例的构成图。
图27是其他应用的例的构成图。
图28是其他应用的例的构成图。
符号说明：
1，1-1，1-2存储单元阵列，9控制部，10数据存储电路，10-1，10-2页缓冲区(page buffer)，SLB 2值区域，MLB多值区域，71连接电路。
具体实施方式
以下，参照附图说明本发明的实施例。
(第1实施例)
图1表示了作为在存储单元存储2值(1位)或4值(2位)的半导体存储装置的NAND型闪速存储器的构成。
存储单元阵列1包含多个位线、多个字线和共用源极线，例如包括EEPROM单元的可电气改写数据的存储单元以矩阵状配置。该存储单元阵列1与用于控制位线的位控制电路(也称为页缓冲区(S/A))2和字线控制电路6连接。
位线控制电路2经由位线读出存储单元阵列1中的存储单元的数据，经由位线检测存储单元阵列1中的存储单元的状态，经由位线对存储单元阵列1中的存储单元施加写入控制电压，对存储单元进行写入。位线控制电路2与列解码器3、数据输入输出缓冲器4连接。位线控制电路2内的数据存储电路由列解码器3选择。数据存储电路中读出的存储单元的数据经由上述数据输入输出缓冲器4从数据输入输出端子5向外部输出。数据输入输出端子5与控制部9连接。该控制部9由例如微计算机构成，接受从上述数据输入输出端子5输出的数据。而且，控制部9输出控制NAND型闪速存储器的动作的各种指令CMD、地址ADD及数据DT。从控制部9向数据输入输出端子5输入的写入数据经由数据输入输出缓冲器4供给由列解码器3选择的数据存储电路，指令及地址供给控制信号及控制电压发生电路7。另外，控制部9如后述，在数据删除时对删除次数计数，将计数的删除次数的数据写入对应的SLB。
字线控制电路6与存储单元阵列1连接。该字线控制电路6选择存储单元阵列1中的字线，对选择的字线施加读出、写入或者删除所必要的电压。
存储单元阵列1、位线控制电路2、列解码器3、数据输入输出缓冲器4及字线控制电路6与控制信号及控制电压发生电路7连接，由该控制信号及控制电压发生电路7控制。控制信号及控制电压发生电路7与控制信号输入端子8连接，由从控制部9经由控制信号输入端子8输入的控制信号ALE(地址·锁存·使能)、CLE(指令·锁存·使能)、WE(写·使能)控制。该控制信号及控制电压发生电路7在数据写入时发生字线、位线的电压，并且如后述，发生供给阱(well)的电压。控制信号及控制电压发生电路7包含例如充电泵电路这样的升压电路，可生成编程电压及其他高电压。
上述位线控制电路2、列解码器3、字线控制电路6、控制信号及控制电压发生电路7构成写入电路及读出电路。
图2表示了图1所示存储单元阵列1及位线控制电路2的构成的一例。存储单元阵列1中配置了多个NAND单元。一个NAND单元例如由包括串联连接的例如64个EEPROM的存储单元MC、选择栅极S1、S2构成。选择栅极S2与位线BLOe连接，选择栅极S1与源极线SRC连接。各行配置的存储单元MC的控制栅极与字线WL0～WL63共同连接。另外，选择栅极S2与选择线SGD共同连接，选择栅极S1与选择线SGS共同连接。
位线控制电路2具有多个数据存储电路10。各数据存储电路10与一对位线(BL0e，BL0o)、(BL1e，BL1o)...(BLie，BLio)、(BLne，BLno)连接。
存储单元阵列1如虚线所示，包含多个块(block)。各块由多个NAND单元构成，例如按该块为单位删除数据。另外，删除动作在与数据存储电路10连接的2个位线同时进行。
另外，按每一个位线配置的与一个字线连接的多个存储单元(虚线包围的范围的存储单元)，构成一个扇区(sector)。按每个该扇区进行数据写入、读出。即，行方向配置的多个存储单元中半数的存储单元与对应的位线连接。因而，对行方向配置的多个存储单元的半数执行写入或读出动作。
读动作、编程验证动作及编程动作时，从与数据存储电路10连接的2个位线(BLie，BLio)中根据外部供给的地址信号(YA0、YA1...Yai...YAn)而选择1个位线。而且，根据外部地址选择1个字线，如虚线所示的2页面被选择。该2页面的切换根据地址进行。
在1单元存储2位的场合是2页面，而在1单元存储1位的场合是1页面，在1单元存储3位的场合是3页面，在1单元存储4位的场合是4页面。
图3表示了图1所示存储单元阵列1及位线控制电路2的构成的其他例。图2所示构成的场合，数据存储电路10与2个位线(BLie，BLio)连接。相对地，图3所示构成的场合，各位线与数据存储电路10连接，行方向配置的多个存储单元全部与对应的位线连接。因而，可以对行方向配置的全部存储单元进行写入或读出动作。
另外，以下的说明中，图2所示构成及图3所示构成都可适用，但说明使用图3的情况。
图4(a)(b)表示存储单元及选择晶体管的截面图。图4(a)表示存储单元。在基板51(后述的P型阱区域55)形成作为存储单元的源极、漏极的n型扩散层42。在P型阱区域55上隔着栅极绝缘膜43形成浮置栅极(FG)44，在该浮置栅极44上隔着绝缘膜45形成控制栅极(CG)46。
图4(b)表示选择栅极。在P型阱区域55形成作为源极、漏极的n型扩散层47。P型阱区域55上隔着栅极绝缘膜48形成控制栅极49。
图5表示NAND型闪速存储器的截面图。例如P型半导体基板51内，形成N型阱区域52、53、54、P型阱区域56。N型阱区域52内形成P型阱区域55，该P型阱区域55内形成构成存储单元阵列1的低电压N沟道晶体管LVNTr。而且，上述N型阱区域53、P型阱区域56内，形成构成数据存储电路10的低电压P沟道晶体管LVPTr、低电压N沟道晶体管LVNTr。上述基板51内，形成连接位线和数据存储电路10的高电压N沟道晶体管HVNTr。另外，上述N型阱区域54内形成例如构成字线驱动电路等的高电压P沟道晶体管HVPTr。如图5所示，高电压晶体管HVNTr、HVPTr与低电压晶体管LVNTr、LVPTr相比，例如具有厚栅极绝缘膜。
图6表示对图5所示各区域供给的电压的例。删除、编程、读出中，对各区域供给图6所示电压。这里，Vera是数据删除时对基板施加的电压，Vss是接地电压，Vdd是电源电压。VpgmH是数据的写入时对行解码器内的N沟道MOS晶体管的栅极施加的电压，是在不降低N沟道MOS晶体管的阈值电压量的情况下用于通过字线的写入电压Vpgm的电位。即，是对字线供给的电压Vpgm+Vth(Vth：N沟道MOS晶体管的阈值电压)。VreadH是读出时对行解码器内的N沟道MOS晶体管的栅极施加的电压，是在不降低N沟道MOS晶体管的阈值电压量的情况下用于通过Vread的电位。即，是对字线供给的电压，在读出时为Vread+Vth(Vth：N沟道MOS晶体管的阈值电压)。
另外，数据写入时对非选择单元的字线的供给的电压设为Vpass，数据读出时对非选择字线供给的电压设为Vread。
图7、图8表示图3所示数据存储电路10的一例。数据存储电路10包含图7所示读出放大器单元(SAU)10a和图8所示数据控制单元(DCU)10b。
图7中，读出放大器单元10a包含多个N沟道MOS晶体管(以下称为NMOS)21～27、多个P沟道MOS晶体管(以下称为PMOS)28、29、传输门30、31、锁存电路32及电容器33。锁存电路32包含例如时钟反相(clock inverter)电路32a、32b构成。
NMOS21的电流通路的一端与被供给电源Vdd的节点连接，另一端经由传输门30、NMOS24、传输门31接地。NMOS24和传输门31的连接节点与NMOS25的电流通路的一端连接。该NMOS25的另一端与在存储单元阵列配置的位线BL连接。NMOS21与NMOS22、23的串联电路并联连接。
另外，PMOS28的电流通路的一端与被供给电源Vdd的节点连接，另一端经由PMOS29与构成锁存电路32的反相电路32a的输入端连接，并经由NMOS26接地。与该反相电路32a交差连接的时钟反相电路32b的输入端经由NMOS27与数据控制单元(DCU)10b连接。另外，PMOS29的栅极与NMOS22、23的连接节点连接，该连接节点与电容器33的一端连接。该电容器33的另一端被供给时钟信号CLK。
NMOS21的栅极被供给信号BLX。构成传输门30的NMOS的栅极被供给构成锁存电路32的反相电路32a的输出端的信号LAT，PMOS晶体管的栅极被供给反相电路32a的输入端的信号INV。NMOS24的栅极被供给信号BLC，NMOS25的栅极被供给信号BLS。
NMOS22的栅极被供给信号HLL，NMOS23的栅极被供给信号XXL。
PMOS28的栅极被供给信号STB，NMOS26的栅极被供给复位信号RST。NMOS27的栅极被供给信号NCO。
概略地说明上述读出放大器单元的动作。
(写入动作)
对存储单元写入数据的场合，首先，信号STB设为高电平(以下，记为H电平)，复位信号RST暂时设为H电平，锁存电路32复位后，LAT设为H电平，信号INV设为低电平(以下，记为L电平)。
然后，信号NCO设为H电平，从数据控制单元10b取入数据。该数据是表示写入的L电平(″0″)的场合，信号LAT成为L电平，信号INV成为H电平。另外，数据是表示非写入的H电平(″1″)的场合，锁存电路32的数据不变，LAT保持H电平，信号INV保持L电平。
然后，将信号BLX、BLC、BLS设为H电平后，在锁存电路的信号LAT为L电平，信号INV为H电平(写入)的场合，传输门30截止，传输门31导通，位线BL成为Vss。该状态中，字线若成为编程电压Vpgm，则对存储单元写入数据。
另一方面，锁存电路32中，信号LAT为H电平，信号INV为L电平(非写入)的场合，传输门30导通，传输门31截止，因此，位线BL充电到Vdd。因而，字线成为Vpgm的场合，单元的沟道上升到高电位，因此不对存储单元写入数据。
(读出动作、编程验证读出动作)
从存储单元读出数据的场合，首先，置位信号RST暂时设为H电平，锁存电路32复位后，信号LAT设为H电平，信号INV设为L电平。然后，信号BLS、BLC、BLX、HLL、XXL设为规定的电压，对位线BL充电。同时，电容器33的Node充电到Vdd。这里，存储单元的阈值电压比读出电平高的场合，存储单元为截止状态，位线保持H电平。即，Node保持H电平。另外，存储单元的阈值电压比读出电平低的场合，存储单元成为导通状态，位线BL的电荷放电。因而，位线BLL成为L电平。因而，Node成为L电平。
然后，信号STB设为L电平后，存储单元导通的场合，Node为L电平，因此PMOS29导通，锁存电路32的信号INV成为H电平，信号LAT成为L电平。另一方面，存储单元截止的场合，锁存电路32的信号INV保持L电平，信号LAT保持H电平。
然后，信号NCO若设为H电平，则NMOS27导通，锁存电路32的数据向数据控制单元10b转送。
写入动作后，验证存储单元的阈值电压的编程验证动作与上述读出动作大致同样。
图8表示数据控制单元(DCU)10b的一例。
图8所示数据控制单元10b包含运算电路40和多个数据锁存电路ADL、BDL、XDL及NMOS41。
运算电路40包含：总线(以下，记为IBUS)；与IBUS的两端连接，互补地动作的传输门42、43；锁存IBUS的数据的锁存电路44；根据该锁存电路44的数据设定数据锁存电路ADL、BDL、XDL的电平的设定电路45。
传输门42根据互补的信号COND和信号CONS动作，与读出放大器单元SAU10a的总线(记为SBUS)和IBUS连接。传输门43根据互补的信号CONS和信号COND动作，与IBUS和数据锁存电路ADL、BDL、XDL所连接的总线(以下，记为DBUS)连接。传输门42导通时，传输门43截至，传输门42截止时，传输门43导通。
锁存电路44包含多个PMOS46～49和多个NMOS50～56及反相电路68。对PMOS46和NMOS50的栅极供给置位信号SET，对PMOS48的栅极供给复位信号REST。对NMOS53的栅极供给信号IFH，对NMOS55的栅极供给信号IFL。NMOS54的栅极经由反相电路68与IBUS连接，NMOS56的栅极与IBUS连接。
设定电路45包含PMOS57～60和NMOS61～64。PMOS57的栅极及NMOS61的栅极被供给信号FAIL。该信号FAIL是作为锁存电路44的一方的输出端的PMOS47和NMOS51的连接节点的信号。PMOS59和NMOS63的栅极被供给信号MTCH。该信号MTCH是作为锁存电路44的另一方的输出端的PMOS49和NMOS52的连接节点的信号。而且，PMOS58的栅极被供给信号M2HB，PMOS60的栅极被供给信号F2HB。NMOS62的栅极被供给F2L，NMOS64的栅极被供给信号M2L。
数据锁存电路ADL、BDL、XDL为同一构成，包含锁存电路66和将该锁存电路66与DBUS连接的传输门65。各传输门65由信号BLCA、BLCB、BLCX控制。数据锁存电路XDL经由NMOS41与输入输出端IO连接。NMOS41的栅极被供给信号CSL。
数据控制单元10b如前述，在保持写入数据并进行读出时，保持从存储单元读出的数据。
从数据输入输出缓冲器6供给的2位的写入数据，经由数据锁存电路XDL逐位锁存在例如数据锁存电路ADL、BDL。
图8所示运算电路40可以对数据锁存电路ADL、BDL的数据执行AND、OR、异或非等的运算。例如在AND的场合，将数据锁存电路ADL、BDL保持的数据向DBUS及IBUS输出。该场合，仅仅在数据锁存电路ADL、BDL保持的数据都是″1″的场合，IBUS成为H电平，其他场合成为L电平。即，仅仅在非写入时IBUS成为″1″，写入时IBUS成为″0″。通过将该数据经由SBUS向图7所示读出放大器单元10a转送，进行写入。
图8所示运算电路40也可以对多个图7所示读出放大器单元(SAU)10a及多个图8所示数据控制单元(DCU)10b按一个的比例配置。从而，可以削减电路面积。
运算电路40的动作可进行各种变形，例如一个逻辑运算也可应用各种控制方法，可以根据需要改变控制方法。
本NAND型闪速存储器是多值存储器，因此可以在1单元存储2位的数据。该2位的切换根据地址(第1页面，第2页面)进行。在1单元存储2位的场合是2页面，而在1单元存储3位的场合，根据地址(第1页面，第2页面，第3页面)切换各个位。而且，在1单元存储4位的场合，根据地址(第1页面，第2页面，第3页面，第4页面)切换位。
图9概略地表示存储单元阵列的存储区域的构成。存储单元阵列1如前述具有多个块。本实施例中，这些块定义为多值块MLB和2值块SLB。MLB包含在一个存储单元存储n位(n是2以上的自然数)的多值电平单元(MLC)，SLB包含在一个存储单元存储k位(k＜n)的2值电平单元。本实施例中，为了简单，例如假定n＝2，k＝l，MLB存储4值数据(2位)，SLB存储2值数据(1位)。MLB及SLB的存储单元阵列1内的位置是任意的。MLB及SLB的地址由例如作为图1所示主控制器的控制部9控制。
本实施例如图3所示，说明对行方向排列的全部单元统一进行写入读出的情况。
图10(a)表示2值区域中的存储单元的阈值电压和读出电平。通过删除动作存储单元的数据成为″1″的阈值电压，通过写入″0″数据，成为″0″的阈值电压。
读出采用数据″1″和″0″的阈值电压间的电平SLC_R。写入时的验证电平由于具有数据保持余量，因此采用比读出时的电平SLC_R高若干的电平SLC_V。
图10(b)表示4值区域中的存储单元的阈值电压和读出电平。通过删除动作，存储单元的数据成为″11″的阈值电压，通过写入下页面和上页面的2页面的数据，成为数据″01″、″00″、″10″的阈值电压。读出采用各个阈值电压间对应的读出电平″A_R″、″B_R″、″C_R″。写入时的验证电平由于具有数据保持余量(retention margin)，因此采用比读出时的电平例如高若干的电平A_V、B_V、C_V。
图11表示基于4值写入的存储单元的阈值电压的迁移。
(编程)
(高速写入区域写入)
外部写入的数据，首先，作为2值数据写入图9所示SLB(高速写入区域)。即，本实施例中，写入一个MLC的数据作为2值数据写入2个SLC。构成SLB的单元SLC在1单元存储1位，构成MLB的单元MLC在1单元存储2位。因而，为了将数据写入一个MLC，需要2倍数的SLC。本实施例中，SLB的数和MLB的数可以根据用户的需要改变。
如图10(a)所示，针对删除状态的SLC，在来自外部的数据为″0″的场合，进行写入，在来自外部的数据为″1″的场合，不进行写入而保持删除状态。
这样，写入数据依次写入SLB的SLC。SLC的写入是2值数据的写入，因此可以高速写入。这样，数据写入SLC后，SLC的数据被转送到构成MLB的MLC，在MLC作为多值数据存储。
(4值写入)
MLC中，例如图11(a)(b)(c)(d)(e)所示，进行3个步骤的写入，从SLC读出的数据作为多值数据写入MLC。该例中通过3个步骤写入，也可以通过2个步骤、4个步骤等写入。例如图12所示单元(Cell1)，如图11(a)所示，从删除状态到粗糙写入数据″Rough″。然后，对与单元(Cell1)相邻的单元(Cell2)写入数据。伴随该相邻单元(Cell2)的写入，先前写入的Cell1的阈值电压如图11(b)所示，阈值电压提高了若干。然后，如图11(c)所示，粗糙写入数据″a″″b″″c″。
然后，从Cell1离开2个的单元(Cell3)(与Cell2相邻的单元)及与Cell1相邻的Cell2进行数据写入。伴随该Cell3及Cell2的写入，先前写入的Cell1的阈值电压如图11(d)所示，阈值电压提高了若干。然后，针对Cell1，如图11(e)所示，按照写入验证电平″A_V″″B_V″″C_V″进行精细写入，精密写入各数据″a″″b″″c″的阈值电压。这样的动作反复进行，对MLB的各单元写入多值数据。
另外，MLB的写入中，从SLB读出的1页面或2页面量的2值数据暂时存储在图8所示数据锁存电路ADL、BDL、XDL中的1个至2个，然后，写入MLB。
图13表示了SLB及MLB内的页面的构成的一例。该页面由存储数据和纠错码(ECC)的区域P1及将SLB或MLB的写入/读出(W/E)次数作为例如删除次数而存储的区域P2构成。该区域P2对例如一个SLB或MLB设定一个。该区域P2存储的W/E次数由例如控制部9管理。
图14表示了控制部9进行的SLB的删除动作。控制部9在SLB删除时，首先，从区域P2读出W/E次数N(S1)。判别该读出W/E次数N是否在规定值以下(S2)。W/E次数N在规定以下的场合，将W/E次数增加(S3)。然后，删除SLB的数据(S4)。然后，将增加的W/E次数N写入删除后的SLB的区域P2(S5)。
另一方面，步骤S2中，判断W/E次数N达到规定值的场合，禁止使用该SLB(S6)，将删除状态的MLB设定成SLB(S7)。然后，在SLB中，将W/E次数N的初始值例如设定为″0″(S8)。或，作为MLB使用且被使用的W/E次数清楚时，持续使用该次数。这样，在将MLB设定成SLB的场合，为了使各SLB的W/E次数N均等，进行周知的均化(leveling)动作。
上述构成中，假定多值区域MLB的存储单元MLC在1单元存储2位，2值区域SLB的存储单元SLC在1单元存储1位，MLB的存储单元MLC的写入/读出(W/E)次数N设为1k(k＝1000)次，SLB的存储单元SLC的W/E次数N设为50k次，SLB的存储容量设为MLB的存储容量的2％的情况。该情况下，若W/E次数N达到50k次则禁止使用SLB的存储单元SLC。此时刻，MLB若进行均化，则各MLB进行500次改写。然后，MLB的存储单元MLC作为SLC使用。MLB针对1单元的多值数据的写入，必须进行2单元量的2值数据的写入。因而，多值数据的写入次数成为1/3。从而，多值数据的改写次数成为500+500/3＝667次。
另外，如上述第1实施例，也可以不设置专用的2值区域SLB，一开始就将多值区域MLB的存储单元MLC均化，将MLB作为SLB使用。
即使在该场合，对MLB的1单元写入多值数据时，也必须对SLB的2单元写入2值数据。因而，多值数据的写入次数成为1/3，多值数据的改写次数成为1000/3＝333次。
如上所述，在SLB的W/E次数每次达到规定值时将MLB置换为SLB，直到预先设定的多个SLB全部被禁止使用为止。
图15(a)(b)(c)表示了第1实施例的多值区域MLB和2值区域SLB的使用状态。如图15(a)所示，对多个MLB设定多个SLB。该状态中，如图15(b)所示，SLB的W/E次数达到规定值时，该SLB作为无效而禁止使用，MLB的一部分置换为SLB。图15(c)表示了将预先设定的全部SLB设为无效，并相应地将MLB置换为SLB的情况。
(读出)
在多值区域MLB的存储单元MLC存储的数据用图10(b)所示读出电平″A_R″、″B_R″、″C_R″读出，作为2位的数据向外部输出。
根据上述第1实施例，为了对多值区域MLB的存储单元MLC写入多值数据，具有2值区域SLB，在SLB的W/E次数达到规定值时，禁止使用该SLB，将MLB均化并作为SLB使用。从而，不必增加预先设定的SLB的数，即使在预先设定的SLB用完的场合，也可以通过将MLB置换为SLB，来防止写入速度的降低，延长半导体存储装置的寿命。
(第2实施例)
图16(a)(b)(c)表示了第2实施例的多值区域MLB和2值区域SLB的使用状态。
第1实施例中，预先设定的SLB的W/E次数达到规定值时，不对该SLB进行写入，将MLB的一部分作为SLB使用，将MLB均化并作为SLB使用。因而，由于将MLB作为SLB使用，MLC的改写次数减少。
相对地，第2实施例即使在将预先设定的全部SLB置换为MLB的情况下，MLC的改写次数也不会减少。
即，如图16(a)所示，SLB的W/E次数依次达到规定值后，将MLB置换为SLB。图16(b)表示了原本作为SLB使用的全部SLB的W/E次数依次达到规定值后，将MLB置换为SLB。另外，图16(c)表示了从MLB置换的SLB的W/E次数达到规定值时，进一步将剩余的MLB的中一个置换为SLB。这样，虽然随着W/E次数的增加而使存储容量减少，但是MLC的改写次数不减少。
另外，对于用户，可以根据存储容量的减少知道存储单元进一步劣化。
这里，例如多值区域MLB的存储单元MLC在1单元存储2位，2值区域SLB的存储单元SLC在1单元存储1位，MLB的存储单元MLC的改写次数设为1k次，SLB的存储单元SLC的改写次数设为50k次，SLB的存储容量为MLB的存储容量的2％的场合，SLB的存储单元SLC的W/E次数N若达到50k次，则该SLB设为无效。此时刻，若MLB进行均化，则进行500次改写。这里，MLB的一部分作为SLB使用。多值数据的改写次数为1k次，而多值数据的改写次数为500次以下，存储容量减少了2％。
另一方面，例如多值区域MLB的存储单元MLC在1单元存储2位，2值区域SLB的存储单元SLC在1单元存储1位，MLB的存储单元MLC的改写次数设为1k次，SLB的存储单元SLC的改写次数设为10k次，SLB的存储容量为MLB的存储容量的2％的场合，SLB的存储单元SLC的W/E次数N若达到10k次，则该SLB设为无效。此时刻，若MLB进行均化，则MLB进行100次改写。这里，MLB的一部分置换为SLB。因而，存储容量进一步减少2％。然后，SLB的写入次数再达到10k次的场合，若MLB进行均化，则MLB进行200次改写。这里，MLB的一部分置换为SLB。因而，存储容量减少4％。这样，SLB的写入次数在每次达到SLC的可改写次数时，若将新的MLB的一部分作为SLB使用，则MLB可以使用到本来的多值数据可改写的次数为止。即，该例中，由于MLC的改写次数可以使用到1k次为止，因此可以延长半导体存储装置的寿命。
根据上述第2实施例，判断在预先设定的SLB无效后置换为SLB的MLB的写入次数，在该SLB的写入次数达到规定值的场合，使该SLB无效，进一步将剩余的MLB的一部分置换为SLB。因而，虽然存储容量减少，但是可以在保持写入速度的高速化的状态下，延长半导体存储装置的寿命。
另外，第1、第2实施例中，不需要固定SLB的位置。可以将SLB、MLB的位置设定成存储单元阵列1内的任意的位置。
(第3实施例)
图17表示第3实施例，表示了作为图7、图8所示页缓冲区的数据存储电路10和2值区域SLB、多值区域MLB的关系。例如在一个单元存储2位的多个MLB的一个块进行写入时，例如必须对在一个单元存储1位的SLB写入2块的量。由于SLB必须在每一个块内的每1页面写入，因此，SLB和MLB处于同一存储单元阵列内的场合，对SLB的写入时间成为问题。因而，为了使对SLB的写入高速化，考虑将例如2块的SLB按2个存储单元阵列的多个SLB的一个块内的每个页面进行写入。即，对第1存储单元阵列的多个SLB的一个块写入数据的同时，对第2存储单元阵列的多个SLB的一个块写入数据。然后，第1存储单元阵列的SLB的数据和第2存储单元阵列的SLB的数据被转送到第1存储单元阵列或第2存储单元阵列内的一个MLB。这样，可以实现SLB的写入的高速化。
但是，从第1或第2存储单元阵列读出的在页缓冲区保持的一个SLB的数据必须转送到另一个存储单元阵列的页缓冲区。因而，数据的移动需要长时间。
因而，第3实施例如图17所示，可以将从第1存储单元阵列1-1的SLB读出的数据多位同时地向第2存储单元阵列1-2转送。因而，在第1存储单元阵列1-1的页缓冲区(S/A)2-1和第2存储单元阵列1-2的页缓冲区(S/A)2-2之间，按一个至多个数据存储电路设置了连接电路71。
图18表示了连接电路71的一例。图18中，与图8相同的部分附上相同符号。在第1存储单元阵列1-1侧配置的页缓冲区(S/A)2-1包含多个数据存储电路10，构成各数据存储电路10的DCU的晶体管41与布线71-1连接。另外，在第2存储单元阵列1-2侧配置的页缓冲区(S/A)2-2包含多个数据存储电路10，构成各数据存储电路10的DCU的晶体管41与布线71-2连接。
布线71-1、71-2为了便于说明，分别用一个布线表示，晶体管71-3也用一个晶体管表示。但是，具体地说，在页缓冲区(S/A)2-1所包含的晶体管41的数为例如8k个的场合，布线71-1由1k个布线构成，各晶体管41每8个与对应的布线连接。布线71-2也与布线71-1同样地构成，在页缓冲区(S/A)2-2所包含的晶体管41的数为例如8k个的场合，由1k个布线构成，各晶体管41每8个与对应的布线连接。布线71-1和布线71-2的一个端部经由晶体管71-3与输入输出端IO连接。晶体管71-3也由与布线71-1、71-2同数的晶体管构成。具体地说由1k个晶体管构成。
晶体管71-3的栅极电极被供给信号T1。其他存储单元阵列的相互间也配置了连接电路72、73...，这些连接电路72、73...与输入输出端IO连接。
上述构成中，说明了在第1存储单元阵列1-1的MLB写入数据的情况。该场合，首先，例如在第1存储单元阵列1-1侧的SLB写入一个块量的数据，在第2存储单元阵列1-2侧的SLB写入剩余一个块量的数据。即，信号T1设为高电平，晶体管71-3导通。该状态中，例如对构成第1存储单元阵列1-1侧的页缓冲区(S/A)2-1的多个晶体管41供给的信号CSL设为高电平。因而，向输入输出端IO输入的一个块量的数据向第1存储单元阵列1-1侧的数据存储电路(页缓冲区(S/A)2-1)转送。该状态中，页缓冲区(S/A)2-1侧的信号CSL设为低电平，对构成第2存储单元阵列1-2侧的页缓冲区(S/A)2-2的多个晶体管41供给的信号CSL设为高电平。因而，向输入输出端IO输入的剩余的数据向第2存储单元阵列1-2侧的数据存储电路(页缓冲区(S/A)2-2)转送。
然后，向第1存储单元阵列1-1侧的数据存储电路及第2存储单元阵列1-2侧的数据存储电路转送的数据，同时写入第1存储单元阵列1-1的SLB及第2存储单元阵列1-2的SLB。
这样，对第1存储单元阵列1-1的SLB写入一个块并对第2存储单元阵列1-2的SLB写入一个块量的数据后，第1存储单元阵列1-1的SLB的1页面量的数据和第2存储单元阵列1-2的SLB的1页面量的数据被读出，保持在对应的各数据存储电路(页缓冲区(S/A)2-1和2-2)。
然后，信号T1设为低电平后，在第1存储阵列1-1的页缓冲区(S/A)2-1读出的数据或在第2存储阵列1-2的数据存储电路(页缓冲区(S/A)2-2)读出的数据向另一个存储单元阵列的数据存储电路(页缓冲区(S/A))转送。
然后，将第1存储单元阵列1-1或第2存储单元阵列1-2的数据存储电路(页缓冲区的数据)保持的2页面量的SLB的数据，写入第1存储单元阵列1-1或第2存储单元阵列1-2的MLB。在适用于第1、第2实施例的构成例的场合，8k次的转送动作是必要的，而在第3实施例的场合，可以8次的转送动作完成。另外，第3实施例中，页缓冲区(S/A)2-1、2-2所包含的晶体管41的数为例如8k个的场合，各晶体管41每8个与对应的布线连接，因此晶体管71-3的数为1k个。但是，例如若晶体管41每80个与对应的布线连接，则晶体管71-3的数成为100个，转送动作成为80次。
根据上述第3实施例，在第1存储单元阵列1-1和第2存储单元阵列1-2之间，设置连接第1存储单元阵列1-1的页缓冲区(S/A)2-1和第2存储单元阵列的页缓冲区(S/A)2-2的连接电路71，通过该连接电路71，将写入SLB的2块量的数据逐个块量地写入第1存储单元阵列1-1的SLB及第2存储单元阵列1-2的SLB。因而，在SLB的2块量的数据写入时，可以不必等待一个块量的写入结束就可以进行剩余一个块量的写入。从而，可以缩短SLB的写入所要的时间。
另外，同时读出写入第1存储单元阵列1-1的SLB的1页面的数据和写入第2存储单元阵列1-2的SLB的1页面的数据，经由连接电路71向第1存储单元阵列1-1的数据存储电路(页缓冲区(S/A))2-1或第2存储单元阵列1-2的数据存储电路(页缓冲区(S/A))2-2转送，从而，可以在单方的存储单元阵列的存储单元的数据存储电路(页缓冲区(S/A))保持写入第1存储单元阵列1-1的SLB的1页面的数据和写入第2存储单元阵列1-2的SLB的1页面的数据，并写入MLB。从而，通过在2个存储单元阵列的SLB同时存储2块量数据，可以使SLB写入时间高速化。
另外，第3实施例中，在第1、第2存储单元阵列1-1、1-2的SLB的W/E次数达到规定值的场合，与第1或第2实施例同样，将MLB置换为SLB。
(应用例)
接着，说明适用上述半导体存储装置的应用。
图19表示适用半导体存储装置的存储卡的例。图19中，存储卡900具有包含上述实施例说明的NAND型闪速存储器的半导体存储装置901。半导体存储装置901从未图示的外部装置接受规定的控制信号及数据。另外，将规定的控制信号及数据向未图示外部装置输出。
即，存储卡900上搭载的半导体存储装置901与转送数据、地址或指令的信号线(DAT)、表示向信号线DAT转送指令的情况的指令线使能信号线(CLE)、表示向信号线DAT转送地址的情况的地址线使能信号线(ALE)及表示闪速存储器是否可动作的就绪忙碌信号线(R/B)连接。
图20表示其他存储卡的例。该存储卡不同于图19所示的存储卡，具有控制闪速存储器901、与未图示的外部装置进行信号收发的控制器910。
控制器910具有：例如从未图示的外部装置输入信号或向外部装置输出信号的接口部(I/F)911；与包含NAND型闪速存储器的半导体存储装置901进行信号收发的接口部912；进行将从外部装置输入的逻辑地址变换为物理地址等的计算的微处理器(MPU)913；作为暂时存储数据的缓冲器的RAM914；生成纠错码的纠错部(ECC)915。另外，存储卡900的接口部911与指令信号线(CMD)、时钟信号线(CLK)、信号线(DAT)连接。
另外，上述存储卡中，各种信号线的数目、信号线的位宽及控制器的构成可变。另外，也可以应用该构成，来构成改变为硬盘的SSD(Solid State Drive)。
图21表示其他应用。如图21所示，前述存储卡900插入卡座920，与未图示电子设备连接。卡座920也可以具有控制器910的功能的一部分。
图22表示其他应用。存储卡900或插入了存储卡900的卡座920插入连接装置1000。连接装置1000经由连接布线1100及接口电路1200与板1300连接。板1300上搭载了CPU1400和总线1500。
图23表示其他应用。存储卡900或插入了存储卡900的卡座920插入连接装置1000。连接装置1000经由连接布线1100与个人电脑2000连接。
图24、图25表示其他应用。如图24、图25所示，IC卡2100搭载了MCU2200。MCU2200具有包含上述实施例的NAND型闪速存储器的半导体存储装置901和例如ROM2300、RAM2400及CPU2500。IC卡2100如图24所示，具有在其一表面露出的平板终端(plane terminal)2600，平板终端2600与MCU2200连接。CPU2500具有运算部2510和与半导体存储装置901、ROM2300及RAM2400连接的控制部2520。
图26表示其他应用，表示了例如便携音乐记录重放装置3000的例。该便携音乐记录重放装置3000在例如本体内置包含上述实施例的NAND型闪速存储器的半导体存储装置901。而且，包含上述NAND型闪速存储器的存储卡900可装卸。
图27表示其他应用，表示了例如便携电话等的便携终端装置4000。便携终端装置4000在例如本体内内置了包含上述实施例的NAND型闪速存储器的半导体存储装置901。而且，包含上述NAND型闪速存储器的存储卡900可装卸。
图28表示其他应用，表示了例如USB存储器5000。USB存储器5000在例如本体内内置了包含上述实施例的NAND型闪速存储器的半导体存储装置901。
另外，在不改变本发明的要旨的范围内当然可以实施各种变形。

Claims (9)

1.一种半导体存储装置，包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元，其特征在于，
上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在第2区域的存储单元存储i(i＜h)位的数据，在上述第2区域的存储单元的改写次数达到规定值时，在上述第2区域的存储单元不进行写入，在上述第1区域的存储单元存储i位的数据。
2.根据权利要求1所述的半导体存储装置，其特征在于，
在上述第1区域的存储单元存储i位的数据的区域，在每次改写时与上述第1区域内存储h位的数据的区域交换。
3.一种半导体存储装置，包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元，其特征在于，
上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在第2区域的存储单元存储i(i＜h)位的数据，在上述第2区域的存储单元的改写次数达到规定值时，在上述第2区域的存储单元不进行写入，将上述第1区域的部分存储单元设定成作为新的第2区域的第3区域，在上述第3区域存储i位的数据。
4.根据权利要求3所述的半导体存储装置，其特征在于，
在上述第1区域的一部分设置的上述第3区域的存储单元的改写次数达到规定值时，在上述第3区域的存储单元不进行写入，将与上述第3区域不同的上述第1区域的一部分设定成作为新的第2区域的第4区域，在上述第4区域存储i位的数据。
5.一种半导体存储装置，包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元，其特征在于，
上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在第2区域的存储单元存储i(i＜h)位的数据，上述第1区域和第2区域在每次改写时交换，在写入次数达到规定值时，不进行写入。
6.一种半导体存储装置，具有包括在1个单元存储n位(n是2以上的自然数)的数据的多个存储单元的第1和第2存储单元阵列，其特征在于，
在上述第1或第2存储单元阵列的上述多个存储单元内，在第1区域的存储单元存储h(h≤n)位的数据，在上述第1和第2存储单元阵列的上述多个存储单元内，在第2区域的存储单元将用于存储上述h位的数据的i(i＜h)位的数据分开存储。
7.根据权利要求6所述的半导体存储装置，其特征在于，
还具有转送电路，其设置在上述第1存储单元阵列和第2存储单元阵列之间，将上述第1存储单元阵列的数据向第2存储单元阵列转送，或者，将上述第2存储单元阵列的数据向第1存储单元阵列转送。
8.根据权利要求6所述的半导体存储装置，其特征在于，
上述第1、第2存储单元阵列的第2区域，在写入次数达到规定值时，不进行写入。
9.根据权利要求6所述的半导体存储装置，其特征在于，
上述第1存储单元阵列的第2区域的存储单元存储的数据i位的数据和上述第2存储单元阵列的第2区域的存储单元存储的数据i位的数据，在读出后，作为h位的数据存储到上述第1存储单元阵列或第2存储单元阵列的第1区域的存储单元。
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