JP2012212487A

JP2012212487A - メモリシステム

Info

Publication number: JP2012212487A
Application number: JP2011076442A
Authority: JP
Inventors: Yukio Komatsu; 幸生小松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-30
Filing date: 2011-03-30
Publication date: 2012-11-01
Also published as: US20120254518A1

Abstract

【課題】
実施形態は、信頼性を向上可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムによれば、複数のワード線と、複数のビット線と、制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページごとに不良の前記ビットの個数が第１閾値以下である良ブロックに関するデータが保持された記憶領域とを備え、前記第１閾値は、不良ブロックか否かの判定に用いる第２閾値よりも小さいことを特徴とする。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関する。

メモリセルの良または不良を外部から知るために、例えば不良アドレス検出回路に不良メモリセルのアドレスを書込み、アクセスするアドレスが不良メモリセルに書込んだアドレスと一致すると，不良アドレス検出回路から不良アドレス出力端子に不良アドレスを出力するようにする方法が知られている。

特許４４１３４０６号明細書

実施形態は、信頼性を向上可能なメモリシステムを提供する。

本実施形態のメモリシステムによれば、複数のワード線と、複数のビット線と、制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページごとに不良の前記ビットの個数が第１閾値以下である良ブロックに関するデータが保持された記憶領域とを備え、前記第１閾値は、不良ブロックか否かの判定に用いる第２閾値よりも小さいことを特徴とする。

第１実施形態のメモリシステムの全体構成を示すブロック図。第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図。第１実施形態のメモリセルアレイの回路図を示す図。第１実施形態のメモリシステムのテスト工程での動作方法を示すフローチャート図。第１実施形態のメモリシステムの書き込みシーケンスでの動作方法を示すフローチャート図。ブロック内の不良ビット数とブロック数の関係を示す図。第２実施形態のメモリシステムのうち、良ブロックアドレス判定回路を示すブロック図。第２実施形態の良ブロックアドレス判定回路内のテーブルと動作を対応付けた図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通
する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

（第１の実施形態）
［メモリシステムの構成］
本実施形態のメモリシステムの構成について、図１のブロック図を用いて説明する。図１に示すように、メモリシステムは、ＮＡＮＤ型フラッシュメモリ１００と、フラッシュコントローラ２００を有する。このフラッシュコントローラ２００は、例えばホストシステム（外部）から受けたコマンドに基づき、ＮＡＮＤ型フラッシュメモリ１００を制御する。

＜ＮＡＮＤ型フラッシュメモリ＞
まず、ＮＡＮＤ型フラッシュメモリ１００について、図２のブロック図を用いて説明する。

ＮＡＮＤ型フラッシュメモリ１００は、入出力制御回路１０、ロジック制御回路１１、レディー／ビジー制御回路１２、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、高電圧発生回路１６、ロウアドレスバッファ１７、ロウアドレスデコーダ１８、カラムバッファ１９、カラムデコーダ２０、データレジスタ２１、センスアンプ２２、メモリセルアレイ２３、及び主制御回路２４を有する。

＜＜入出力制御回路＞＞
入出力制御回路１０は、フラッシュコントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間のデータの入出力を制御する機能を有する。入出力制御回路１０は、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、データレジスタ２１と電気的に接続される。入出力制御回路１０は、例えば図１に示す８個の入出力端子Ｉ／Ｏ１…Ｉ／Ｏ８を介してフラッシュコントローラ２００から入力されるコマンド、アドレス等をコマンドレジスタ１５、アドレスレジスタ１４等に転送する。

この入出力制御回路１０は、ロジック制御回路１１から入力される各種制御信号によって、制御される。

＜＜ロジック制御回路＞＞
ロジック制御回路１１は、入出力制御回路１０、主制御回路２４と電気的に接続される。ロジック制御回路１１は、フラッシュコントローラ２００から入力される各種制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰを受けて、これら各信号の組み合わせに基づき、入出力制御回路１０、主制御回路２４を制御する。

＜＜レディー／ビジー制御回路＞＞
レディー／ビジー制御回路１２は、主制御回路２４と電気的に接続されており、主制御回路２４の動作状態を示す信号が入力される。レディー／ビジー制御回路１２は、この信号を受けて、主制御回路２４の動作状態（書き込み、読み出し、消去などの各動作状態）に基づき、レディー／ビジー信号ＲＹ／／ＢＹ（ＢＹの反転信号）をフラッシュコントローラ２００に出力する。例えば、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を行っているとき、ＲＹ／／ＢＹ＝“０”（ビジー）となり、これら内部動作が終了すると、ＲＹ／／ＢＹ＝“１”（レディー）となる。

＜＜ステータスレジスタ＞＞
ステータスレジスタ１３は、入出力制御回路１０と主制御回路２４と電気的に接続される。ステータスレジスタ１３は、ＮＡＮＤ型フラッシュメモリ１００の起動時（パワーオンリード時）に、メモリセルアレイ２３内のＲＯＭＦＵＳＥ領域（図示略）に格納されている各種パラメータ情報などを取り込み、一時的に保持する。

＜＜アドレスレジスタ＞＞
アドレスレジスタ１４は、入出力制御回路１０と、ロウアドレスバッファ１７と、カラムバッファ１９と電気的に接続される。アドレスレジスタ１４は、入出力制御回路１０を介して入力されるアドレスを一時的に保持し、ロウアドレスバッファ１７、及びカラムバッファ１９に転送する。

＜＜コマンドレジスタ＞＞
コマンドレジスタ１５は、入出力制御回路１０と、主制御回路２４と電気的に接続される。コマンドレジスタ１５は、入出力制御回路１０を介して入力されるコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）を一時的に保持し、主制御回路２４に転送する。

＜＜高電圧生成回路＞＞
高電圧生成回路１６は、主制御回路２４と電気的に接続されており、主制御回路２４の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウデコーダ１８、センスアンプ２２、及びメモリセルアレイ２３に転送する。

＜＜ロウアドレスバッファ＞＞
ロウアドレスバッファ１７は、アドレスレジスタ１４とロウアドレスデコーダ（ロウデコーダともいう）１８と電気的に接続される。ロウアドレスバッファ１７は、アドレスレジスタ１４から入力されるロウアドレスを一時的に保持し、ロウアドレスデコーダ１８に転送する。

＜＜ロウアドレスデコーダ＞＞
ロウアドレスデコーダ１８は、ロウアドレスバッファ１７と、メモリセルアレイ２３と電気的に接続される。ロウアドレスデコーダ１８は、ワード線ＷＬを介してメモリセルアレイ２３内のメモリセルに接続される。ロウアドレスデコーダ１８は、ロウアドレスバッファ１７を介して入力されるロウアドレスに基づきワード線ＷＬを制御する。具体的には、ワード線ＷＬに対して、書き込み、読み出し動作に必要な電圧を印加する。

ロウアドレスデコーダ１８には、複数のラッチ回路を有する。テスト対象のブロックが不良ブロックか否かを判定するテスト時（ダイソート）、不良ブロックであるか否かを示す２値データはこのラッチ回路に保持される。例えば、不良ブロックであれば“１”を、不良ブロックでなければ、“０”データをラッチ回路は保持する。複数のブロックに対してそれぞれが不良ブロックか否かを判定するテストを実行するとき、複数のラッチ回路には、それぞれ対応するブロックのデータ（不良ブロックか否かを示すデータ）が保持される。

同様に、テスト対象のブロックが良ブロックか否かを判定するテスト時（ダイソート）、良ブロックであるか否かを示す２値データはこのラッチ回路に保持される。例えば、良ブロックであれば“１”を、良ブロックでなければ、“０”データをラッチ回路は保持する。不良ブロックであるか否かを示す２値データは、ラッチ回路に一時保持したのちに、ＲＯＭＦＵＳＥ領域に記憶される。また、良ブロックであるか否かを示す２値のデータは、ラッチ回路に一時保持したのちに、ユーザＲＯＭ領域に記憶される。記憶する領域を分けることで、不良ブロックであるか否かを示すデータと、良ブロックであるか否かを示すデータとを識別する。

なお、複数のブロックに対してそれぞれが良ブロックか否かを判定するテストを実行するとき、複数のラッチ回路には、それぞれ対応するブロックのデータ（良ブロックか否かを示すデータ）が保持される。

＜＜カラムバッファ＞＞
カラムバッファ１９は、アドレスレジスタ１４と、カラムデコーダ２０と電気的に接続される。カラムバッファ１９は、アドレスレジスタ１４を介して入力されるカラムアドレスを一時的に保持し、カラムデコーダ２０に転送する。

＜＜カラムデコーダ＞＞
カラムデコーダ２０は、カラムバッファ１９と、センスアンプ２２と電気的に接続される。カラムデコーダ２０は、センスアンプ２２のカラム選択を制御する機能を有する。

＜＜データレジスタ＞＞
データレジスタ２１は、入出力制御回路１０と、センスアンプ２２と電気的に接続される。データレジスタ２１は、入出力制御回路１０から入力された書き込みデータ、またはセンスアンプ２２により入力された読み出しデータを一時的に保持する。

データレジスタ２１は、良ブロックか否かを判定するテストの際、良ブロック（ブロック内の各ページにａ本以下の不良ビットを有するブロック；ａは０以上の整数）に関するデータを、不良ブロックか否かを判定するテストの際、不良のブロック（ブロック内の各ページにｂ本以上の不良ビットを有するブロック；ａ＜ｂとし、ｂは自然数）に関するデータを保持する機能を有する。

例えば、良ブロックに関するデータは、ブロック内の各ページにある不良ビットはａ本以下であるとき良ブロックである旨を示す“１”、ブロック内の各ページにある不良ビットはａ本以下でないとき良ブロックでない旨を示す“０”とした２値のデータである。ここで、“１”及び“０”のブロックのアドレスも良ブロックに関するデータには含まれる。同様に、不良ブロックに関するデータは、ブロック内の各ページにある不良ビットはｂ本以上であるとき不良ブロックである旨を示す“１”、ブロック内の各ページにある不良ビットはｂ本未満であるとき不良ブロックでない旨を示す“０”とした２値のデータである。ここで、“１”及び“０”のブロックのアドレスも不良ブロックに関するデータには含まれる。

＜＜センスアンプ＞＞
センスアンプ２２は、カラムデコーダ２０と、データレジスタ２１と、メモリセルアレイ２３と電気的に接続される。センスアンプ２２は、ビット線ＢＬの電位を検知するためのセンス動作、書き込み及び消去後のベリファイ読み出しのためのセンス動作を行う機能を有する。

センスアンプ２２は、ビット線ＢＬを介してメモリセルアレイ２３内のメモリセルに接続される。センスアンプ２２は、カラムデコーダ２０を介して入力されるカラムアドレスに基づきビット線を制御する。具体的には、書き込み、読み出し動作において、ビット線ＢＬに対して選択的に電圧を印加する。

＜＜メモリセルアレイ＞＞
メモリセルアレイ２３は、ロウアドレスデコーダ１８と、センスアンプ２２と電気的に接続される。メモリセルアレイ２３について、図３の回路図を用いて説明する。図３に示すように、メモリセルアレイ２３は、複数の不揮発性のメモリセルＭ０〜Ｍｎを含んだブロック（図示略）を複数個、備える。この複数のブロックのそれぞれは、マトリックス状に配置された複数のＮＡＮＤストリングＮＳを有する。このＮＡＮＤストリングＮＳは、複数の不揮発性のメモリセルＭ０〜Ｍｎ（なお、メモリセルを総称する場合には、メモリセルＭと記載する）と、選択トランジスタＳＴ１、ＳＴ２を含む。図３に示すように、（ｎ＋１）個（ｎは０以上の整数）のメモリセルＭ０〜Ｍｎは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭｎの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、メモリセルＭ０の他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。また、メモリセルＭは、隣接するもの同士でソース、ドレインを共有している。

メモリセルＭは、２値以上のデータを保持可能とする。このメモリセルＭの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。

メモリセルＭ０〜Ｍｎの制御ゲートはワード線ＷＬ０〜ＷＬｎそれぞれに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。ビット線ＢＬは、図３の第１の方向（ＮＡＮＤストリングＮＳが延在する方向）に延在して配置され、半導体基板（図示略）上のＮＡＮＤストリングＮＳの上方に配置される。一方、ワード線ＷＬ０〜ＷＬｎは、第２の方向（第１の方向にに対して直交する方向）に延び、且つ、第１の方向に所定の間隔をおいて配置されている。

同一行にあるメモリセルＭの制御ゲートはワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。選択ゲート線ＳＧＳ，ＳＧＤが、複数のワード線ＷＬ０〜ＷＬｎを挟むように、ワード線ＷＬ０とワード線ＷＬｎの両端にそれぞれ平行に配置されている。

また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｊに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭはブロックＢＬＫ単位で一括してデータが消去される。

メモリセルアレイ２３は、ユーザＲＯＭ領域（記憶領域）と、ＲＯＭＦＵＳＥ領域を有する。ユーザＲＯＭ領域には、良ブロックに関するデータが保持される。また、ＲＯＭＦＵＳＥ領域には、パワーオン時の各種パラメータ情報や不良ブロックに関するデータが保持される。

［メモリシステムの動作方法］
次に、本実施形態のメモリシステムの動作方法について、図４及び図５のフローチャート図を用いて説明する。説明の便宜上、テスト工程でのメモリシステムの動作方法と、データの書き込みシーケンスでのメモリシステムの動作方法を分けて説明する。

（１）テスト工程でのメモリシステムの動作方法
図４に示すように、まず、ステップＳ１で、ＮＡＮＤ型フラッシュメモリ１００内の各ブロックが不良ブロックであるか否かを判定するテストを実行する。

具体的には、ホストシステム（テスト装置）から、メモリシステムのフラッシュコントローラ２００は、不良ブロックであるか否かを判定するテスト要求を受ける（Ｓ１−１）。フラッシュコントローラ２００は、テスト対象となるブロックＡを指定するアドレス、データ、所望のシーケンスを実行するコマンド（例えば書き込みコマンド）をＮＡＮＤ型フラッシュメモリ１００の入出力制御回路１０に入力する（Ｓ１−２）。

ＮＡＮＤ型フラッシュメモリ１００の制御回路２４は、入出力制御回路１０を介して入力されたアドレス、データ、例えば書き込みコマンドに基づいて、テスト対象のブロックＡにデータを書き込むよう、ロウデコーダ１８、高電圧生成回路１６、カラムデコーダ２０、データレジスタ２１などを制御する（Ｓ１−３）。すなわち、テスト対象のブロックＡのメモリセルに入力されたデータのプログラム動作とベリファイ動作を行う。そして、このプログラム動作とベリファイ動作は、ベリファイ動作でパスするまで繰り返す。

プログラム動作とベリファイ動作を所望の回数繰り返しても、ベリファイ動作でパスしない場合、主制御回路２４は、このメモリセルを不良ビットとして判定する（Ｓ１−４）。他方、プログラム動作とベリファイ動作を所定の回数繰り返すまでに、ベリファイ動作でパスする場合、主制御回路２４は、このメモリセルを不良ビットでないとして判定する（Ｓ１−５）。

そして、ブロックＡ内全てのページに対して不良ビット、不良ビットでないとの判定を行ったのち、主制御回路２４は、ブロックＡ内に不良ビットの個数がｂ本以上であるページがあるとき、ブロックＡと対応付けて不良ブロックを示す“１”データをラッチ回路（ロウアドレスデコーダ１８）に保持する（Ｓ１−６）。

他方、ブロックＡ内に不良ビットの個数がｂ本未満であるページがあるとき、主制御回路２４は、ブロックＡと対応付けて不良ブロックでない旨を示す“０”データをラッチ回路（ロウアドレスデコーダ１８）に保持する（Ｓ１−７）。全てのブロックに対して、不良ビットの個数がｂ本以上であるページがあるか否かを判定する。

したがって、主制御回路２４によって、ロウアドレスデコーダ１８のラッチ回路それぞれに、各ブロックが不良ブロックであるか、不良ブロックでないかを示す２値データが保持される。

主制御回路２４は、ロウアドレスデコーダ１８、データレジスタ２１などを制御して、この２値データをロウアドレスデコーダ１８からデータレジスタ２１に転送する（Ｓ１−８）。

主制御回路２４は、ロウデコーダ１８、高電圧生成回路１６、カラムデコーダ２０、データレジスタ２１などを制御して、データレジスタの２値データを、メモリセルアレイ２３内のＲＯＭＦＵＳＥ領域に書き込み、終了する（Ｓ１−９）。

次に、ステップＳ２で、ＮＡＮＤ型フラッシュメモリ１００の内の各ブロックが良ブロックであるか否かを判定するテストを実行する。ステップＳ１同様に、ホストシステム（テスト装置）から、メモリシステムのフラッシュコントローラ２００は、良ブロックであるか否かを判定するテスト要求を受ける。フラッシュコントローラ２００は、テスト対象となるブロックを指定するアドレス、データ、所望のシーケンスを実行するコマンド（例えば、書き込みコマンド）をＮＡＮＤ型フラッシュメモリ１００の入出力制御回路１０に入力する。

ＮＡＮＤ型フラッシュメモリ１００の制御回路２４は、入出力制御回路１０を介して入力されたアドレス、データ、例えば書き込みコマンドに基づいて、テスト対象のブロックＢにデータを書き込むよう、ロウデコーダ１８、高電圧生成回路１６、カラムデコーダ２０、データレジスタ２１などを制御する。すなわち、テスト対象のブロックＢのメモリセルに入力されたデータのプログラム動作とベリファイ動作を行う。そして、このプログラム動作とベリファイ動作は、ベリファイ動作でパスするまで繰り返す。

プログラム動作とベリファイ動作を所望の回数繰り返しても、ベリファイ動作でパスしない場合、主制御回路２４は、このメモリセルを不良ビットとして判定する。他方、プログラム動作とベリファイ動作を所定の回数繰り返すまでに、ベリファイ動作でパスする場合、主制御回路２４は、このメモリセルを不良ビットでないとして判定する。

そして、ステップＳ３で、ブロックＢ内全てのページに対して不良ビット、不良ビットでないとの判定を行ったのち、主制御回路２４は、ブロックＢ内に不良ビットの個数がａ本以下であるページがあるとき、主制御回路２４は、ブロックＢと対応付けて良ブロックを示す“１”データをラッチ回路（ロウアドレスデコーダ１８）に保持する。

他方、ブロックＢ内に不良ビットの個数がａ本未満であるページがあるとき、主制御回路２４は、ブロックＢと対応付けて良ブロックでない旨を示す“０”データをラッチ回路（ロウアドレスデコーダ１８）に保持する。全てのブロックに対して、不良ビットの個数がａ本以下であるページがあるか否かを判定する。

したがって、主制御回路２４によって、ロウアドレスデコーダ１８のラッチ回路に、各ブロックが良ブロックであるか、良ブロックでないかを示す２値データが保持される。

主制御回路２４は、ロウアドレスデコーダ１８、データレジスタ２１などを制御して、この２値データをロウアドレスデコーダ１８からデータレジスタ２１に転送する。

主制御回路２４は、ロウデコーダ１８、高電圧生成回路１６、カラムデコーダ２０、データレジスタ２１などを制御して、データレジスタの２値データを、メモリセルアレイ２３内のＲＯＭＦＵＳＥ領域とは異なるユーザＲＯＭ領域に書き込み（ステップＳ４）、終了する。

（２）データの書き込みシーケンスでのメモリシステムの動作方法
図５は、通常データよりも重要な用途に用いるデータ（例えば、管理データ）、通常データより信頼性が要求されるデータの書き込みシーケンスでのメモリシステムの動作を示すフローチャート図である。なお、本実施形態のメモリシステムの動作方法では、通常データを書き込む場合のメモリシステムの動作は省略する。

図５に示すように、まず、ステップＳ１で、ホストシステムから、フラッシュコントローラ２００は、管理データなどの重要な用途に用いるデータ（特定データ１）や、通常データより信頼性が要求されるデータ（特定データ２）の書き込み要求を受ける。この書き込み要求を受けて、フラッシュコントローラ２００のＭＰＵ（図示略）は、ＮＡＮＤ型フラッシュメモリ１００にユーザＲＯＭ領域の良ブロックに関するデータを読み出す要求を出力する。このとき、フラッシュコントローラ２００は、入出力制御回路１０にステータスコマンドを発行する。

ステップＳ２で、入出力制御回路１０を介して入力されたステータスコマンドを受けて、ＮＡＮＤ型フラッシュメモリ１００の主制御回路２４は、ロウデコーダ１８、高電圧生成回路１６、カラムデコーダ２０、データレジスタ２１などを制御して、メモリセルアレイ２３のユーザＲＯＭ領域からセンスアンプ２３に良ブロックに関するデータを読み出す。

ステップＳ３で、主制御回路２４は、センスアンプ２３などを制御して、センスアンプ２３からデータレジスタ２１に良ブロックに関するデータを出力し、入出力制御回路１０を介してフラッシュコントローラ２００に良ブロックに関するデータを出力する。

その結果、フラッシュコントローラ２００のＭＰＵは、フラッシュコントローラ２００内のＲＡＭ（図示略）に良ブロックに関するデータを保持する。

ステップＳ４で、ＭＰＵは、良ブロックとして登録されているブロックのアドレスを指定して、このブロックに特定データを書き込む要求（コマンド等）をＮＡＮＤ型フラッシュメモリ１００の入出力制御回路１０に出力する。

ステップＳ５で、主制御回路２４は、ロウデコーダ１８、高電圧生成回路１６、カラムデコーダ２０、データレジスタ２１などを制御して、特定データを良ブロックとして登録されているブロックに書き込む。

［第１実施形態の効果］
以上より、実施形態は、信頼性を向上可能なメモリシステムを提供できる。以下、具体的に説明する。

不良ブロックか否かを判定し、通常データを記憶するユーザ領域及び管理データを保持する管理領域に不良ブロックでないブロックを使用する比較例の場合と、本実施形態のメモリシステムを比較する。

本実施形態のメモリシステムでは、図６に示すように、ブロックを良ブロック、不良ブロック、その他のブロックのように３種類に分類する。良ブロックは、図６における不良ビットの個数がａ未満である（１）の領域を示すブロックであり、不良ブロックは、図６における不良ビットの個数がｂ以上である（２）の領域を示すブロックであり、その他のブロックは（３）の領域を示すブロックである。

したがって、（３）の領域を示すブロックを、通常データを保持するユーザ領域に用いて、通常データよりも高い信頼性が要求される管理領域には、（１）の領域を示す良ブロックを用いることができる。

比較例では、良ブロックでないブロック（具体的には、図６の（２）の領域を示すブロック）を管理領域として用いる場合があり、データリテンションの低下する可能性がある。

しかし、本実施形態のメモリシステムでは、管理領域に良ブロックを用いることができ、比較例と比べて、特定データをより信頼性高い状態で保持できる。したがって、信頼性を向上可能なメモリシステムを提供できる。

なお、本実施形態では、管理領域に対して良ブロックを用いたが、メモリシステムの中には、例えばメモリシステムが２値データを保持する領域と多値データを保持する領域を備え、通常データを書き込む際に、２値データを保持する領域に書き込んだのちに多値データを保持する領域に書き込む方式を採用しているメモリシステムもある。

このメモリシステムに対して、本実施形態の思想を適用し、２値データを保持する領域として良ブロックを用いても良い。この場合、２値データを保持する領域のデータリテンションの低下を防止できる。その結果、データの信頼性を向上可能なメモリシステムを提供できる。

また、テスト工程において、不良ブロックとして登録されたブロックに対して、良ブロックか否かを判定するテストを行わない変形もできる。その結果、テスト工程を高速化できる。

（第２実施形態）
次に、第２実施形態のメモリシステムについて、図７及び図８を用いて説明する。第２実施形態のメモリシステムは、第１実施形態に対して、アドレスレジスタ１４とカラムバッファ１９またはロウアドレスバッファ１７との間に、良ブロックアドレス判定回路３０を設ける点で異なり、その他の構成は同様であり詳細な説明は省略する。

この良ブロックアドレス判定回路３０には、良ブロックアドレス判定回路３０に入力されたアドレスと良ブロックとして登録されたブロックアドレスの対応を示すテーブルが保持される。

良ブロックアドレス判定回路３０には、主制御回路２４からＧＢＳ信号（良ブロック選択信号；ＧｏｏｄＢｌｏｃｋＳｅｌｅｃｔ信号）が入力される。

このＧＢＳ信号がアサートされた状態で、図８（ａ）に示すように、良ブロックアドレス判定回路３０にアドレスＡＤＤ１（＝２）が入力されると、良ブロックアドレス判定回路３０は、ＡＤＤ１に対応する良ブロックのアドレスＡＤＤ２（＝１０４８）をロウアドレスバッファ１７、カラムバッファ１９に出力する。その結果、選択された良ブロックに対して、例えばデータの書き込み動作を実行できる。

すなわち、主制御信号２４はＮＡＮＤ型フラッシュメモリ１００に入力されたデータが例えば特定データであると検知したとき、主制御回路２４はＧＢＳ信号をアサートし、選択された良ブロックに対して、データの書き込み動作を実行できる。

ＧＢＳ信号がネゲートされた状態で、良ブロックアドレス判定回路３０にアドレスＡＤＤ１（＝２）が入力されると、良ブロックアドレス判定回路３０は、このアドレスＡＤＤ１が良ブロックのアドレスでなければ、そのまま、ロウアドレスバッファ１７、カラムバッファ１９に出力される（図８（ｂ−１）参照）。他方、良ブロックアドレス判定回路３０は、このアドレスＡＤＤ１が良ブロックのアドレスであれば、ロウアドレスバッファ１７、カラムバッファ１９に信号を出力せずに非選択とする（図８（ｂ−２）参照）。

したがって、本実施形態のメモリシステムの場合でも、第１実施形態と同様に、信頼性を向上可能なメモリシステムを提供できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１００…ＮＡＮＤ型フラッシュメモリ
２００…フラッシュコントローラ
ＮＳ…ＮＡＮＤストリング
Ｍ０〜Ｍｎ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ

Claims

複数のワード線と、
複数のビット線と、
制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、
複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、
前記ページごとに不良の前記ビットの個数が第１閾値以下である良ブロックに関するデータが保持された記憶領域と
を備え、
前記第１閾値は、不良ブロックか否かの判定に用いる第２閾値よりも小さいことを特徴とするメモリシステム。
良ブロックか否かを判定するテスト時に、テスト対象のブロック内の前記ページごとに前記不良のビットの個数が前記第１閾値以下であるかを判定する主制御回路をさらに備えることを特徴とする請求項１記載のメモリシステム。
前記複数のワード線、前記複数のビット線、前記メモリセルアレイ、前記記憶領域は、半導体メモリ内に設けられて、
前記半導体メモリを制御するフラッシュコントローラをさらに備え、
書き込み動作時に、前記良ブロックに関するデータをフラッシュメモリコントローラに読み出すことを特徴とする請求項１又は請求項２記載のメモリシステム。
前記メモリセルアレイに通常データより信頼性が要求される特定データを書き込むとき、前記フラッシュコントローラは、特定データを前記良ブロックに書き込むよう、前記半導体メモリを制御することを特徴とする請求項３記載のメモリシステム。
前記メモリセルアレイは、２値データを保持する領域と多値データを保持する領域とを有し、
前記２値データを保持する領域に書き込んだのちに、前記多値データを保持する領域に書き込む書き込み動作を実行するとき、前記フラッシュコントローラは、前記２値データを保持する領域として前記良ブロックを指定することを特徴とするメモリシステム。