CN111564380B - 半导体存储装置、存储系统及不良检测方法 - Google Patents

半导体存储装置、存储系统及不良检测方法 Download PDF

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Abstract

本发明的实施方式涉及一种半导体存储装置、存储系统及不良检测方法。实施方式的半导体存储装置具备：第1及第2布线；存储晶体管，连接于第1及第2布线之间；第1选择晶体管，连接于第1布线及存储晶体管之间；第2选择晶体管，连接于第2布线及存储晶体管之间；第3布线，连接于第1选择晶体管的栅极电极；及第4布线，连接于第2选择晶体管的栅极电极。在第1～第2时点，向第3布线供给使第1选择晶体管成为ON状态的电压，向第4布线供给使第2选择晶体管成为OFF状态的电压，在第2～第3时点，向第3布线供给使第1选择晶体管成为OFF状态的电压，在第1、第3时点之间的第4时点，感测第1布线的电压及电流中的至少一者。

Description

半导体存储装置、存储系统及不良检测方法
相关申请
本申请享有以日本专利申请2019-23220号(申请日：2019年2月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置、存储系统及不良检测方法。
背景技术
已知有一种半导体存储装置，具备：第1布线及第2布线；存储晶体管，连接于第1布线及第2布线之间；第1选择晶体管，连接于第1布线及存储晶体管之间；第2选择晶体管，连接于第2布线及存储晶体管之间；第3布线，连接于第1选择晶体管的栅极电极；及第4布线，连接于第2选择晶体管的栅极电极。
发明内容
本发明的实施方式提供一种能够效率良好地检测不良的半导体存储装置、存储系统及不良检测方法。
一实施方式的半导体存储装置具备：第1布线及第2布线；存储晶体管，连接于第1布线及第2布线之间；第1选择晶体管，连接于第1布线及存储晶体管之间；第2选择晶体管，连接于第2布线及存储晶体管之间；第3布线，连接于第1选择晶体管的栅极电极；及第4布线，连接于第2选择晶体管的栅极电极。从第1时点到第2时点，向第3布线供给使第1选择晶体管成为ON(接通)状态的第1电压，向第4布线供给使第2选择晶体管成为OFF(断开)状态的第2电压，从第2时点到第3时点，向第3布线供给使第1选择晶体管成为OFF状态的第3电压，在第1时点与第3时点之间的第4时点，感测第1布线的电压及电流中的至少一者。
一实施方式的半导体存储装置的不良检测方法是具备如下部件的半导体存储装置的不良检测方法：第1布线及第2布线；存储晶体管，连接于第1布线及第2布线之间；第1选择晶体管，连接于第1布线及存储晶体管之间；第2选择晶体管，连接于第2布线及存储晶体管之间；第3布线，连接于第1选择晶体管的栅极电极；及第4布线，连接于第2选择晶体管的栅极电极。在该方法中，从第1时点到第2时点，向第3布线供给使第1选择晶体管成为ON状态的第1电压，向第4布线供给使第2选择晶体管成为OFF状态的第2电压，从第2时点到第3时点，向第3布线供给使第1选择晶体管成为OFF状态的第3电压，在第1时点与第3时点之间的第4时点，感测第1布线的电压及电流中的至少一者。
附图说明
图1是表示存储系统10的构成的示意性框图。
图2是表示存储芯片MD的构成的示意性框图。
图3是表示存储单元阵列MCA的构成的示意性电路图。
图4是表示感测放大器SA的构成的示意性电路图。
图5是表示存储单元阵列MCA的构成的示意性立体图。
图6是图5的一部分的放大图。
图7是用来对第1实施方式的不良检测方法进行说明的示意性剖视图。
图8是用来对第2实施方式的不良检测方法进行说明的示意性剖视图。
图9是用来对第3实施方式的不良检测方法进行说明的示意性剖视图。
图10是用来对第4实施方式的不良检测方法进行说明的示意性剖视图。
图11是用来对第5实施方式的不良检测方法进行说明的示意性流程图。
图12是用来对第5实施方式的不良检测方法进行说明的示意性剖视图。
图13是用来对第5实施方式的不良检测方法进行说明的示意性剖视图。
图14是用来对第6实施方式的不良检测方法进行说明的示意性流程图。
图15是用来对第6实施方式的不良检测方法进行说明的示意性剖视图。
图16是用来对第6实施方式的不良检测方法进行说明的示意性剖视图。
图17是表示存储系统10的构成的示意性框图。
具体实施方式
接下来，参照附图，详细地说明实施方式的半导体存储装置。此外，以下实施方式仅为一例，并非为了限定本发明而示出。
另外，于在本说明书中提及“半导体存储装置”的情况下，有时意指存储裸片，也有时意指存储芯片、存储卡、SSD(Solid State Drive，固态硬盘)等包括控制芯片的存储系统。进而，也有时意指智能电话、平板终端、个人电脑等包括主机的构成。
另外，在本说明书中，在提及第1构成“电性连接”于第2构成的情况下，第1构成可直接连接于第2构成，也可为第1构成经由布线、半导体部件或晶体管等连接于第2构成。例如在将3个晶体管串联连接的情况下，即使第2个晶体管为OFF状态，第1个晶体管也“电性连接”于第3个晶体管。
另外，在本说明书中，在提及第1构成“连接于第2构成及第3构成之间”的情况下，有时意指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径。
另外，在本说明书中，在提及电路等使2个布线等“导通”的情况下，例如有时意指该电路等包括晶体管等，该晶体管等设置在2个布线之间的电流路径，且该晶体管等成为ON状态。
[第1实施方式]
[半导体存储装置]
图1是表示第1实施方式的存储系统10的构成的示意性框图。
存储系统10根据从主机20发送的信号而进行用户数据的读出、写入、删除等。存储系统10例如为存储芯片、存储卡、SSD或其它能够存储用户数据的系统。存储系统10具备存储用户数据的多个存储芯片MD、及连接于这些多个存储芯片MD及主机20的控制芯片CD。控制芯片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read OnlyMemory，只读存储器)、ECC(error correcting code，纠错码)电路等，进行逻辑地址与物理地址的转换、比特错误检测/校正、耗损均衡等处理。
图2是表示第1实施方式的存储芯片MD的构成的示意性框图。图3及图4是表示存储芯片MD的一部分的构成的示意性电路图。
像图2所示那样，存储芯片MD具备存储数据的存储单元阵列MCA、连接于存储单元阵列MCA的周边电路PC。
[存储单元阵列MCA]
存储单元阵列MCA具备多个存储区块MB。存储区块MB记录用户数据等。另外，存储单元阵列MCA的一部分被用作ROM区域。ROM区域记录用于控制存储芯片MD的电压值等参数、不良区块的区块地址、及其它用于控制存储芯片MD的数据。
存储区块MB像图3所示那样，分别具备多个子区块SB。这些多个子区块SB分别具备多个存储串MS。这些多个存储串MS的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储串MS的另一端分别经由共通的源线SL连接于周边电路PC。
存储串MS具备串联连接于位线BL及源线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS简称为选择晶体管(STD、STS)。
本实施方式的存储单元MC是具备作为通道区域发挥功能的半导体层、包括电荷储存膜的栅极绝缘膜、及栅极电极的场效型晶体管(存储晶体管)。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。存储单元MC存储1个比特或多个比特的数据。此外，在与1个存储串MS对应的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别共通地连接于1个存储区块MB中的所有存储串MS。以下，将包含在1个子区块SB内且共通地连接于1个字线WL的多个存储单元MC称为“页面P”。
选择晶体管(STD、STS)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效型晶体管。在选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD对应于子区块SB而设置，且共通地连接于1个子区块SB中的所有存储串MS。源极选择线SGS共通地连接于1个存储区块MB中的多个存储串MS。
[周边电路PC]
周边电路PC像图2所示那样，具备行解码器RD、感测放大器模块SAM、电压产生电路VG、及定序器SQC。另外，周边电路PC具备地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、及逻辑电路CTR。
行解码器RD例如具备解码电路及开关电路。解码电路对地址寄存器ADR中所保存的行地址RA进行解码。开关电路根据解码电路的输出信号，使与行地址RA对应的字线WL及选择栅极线(SGD、SGS)与对应的电压供给线导通。
感测放大器模块SAM具备与多个位线BL对应的多个感测放大器单元SAU。感测放大器单元SAU像图4所示那样，具备连接于位线BL的感测放大器SA、数据锁存器SDL、多个数据锁存器DL、未图示的逻辑电路、及连接于这些构成的布线LBUS。
感测放大器SA像图4所示那样，具备根据位线BL上流动的电流等来释放布线LBUS的电荷的感测晶体管31。感测晶体管31的源极电极连接于节点N0。漏极电极经由开关晶体管32连接于布线LBUS。栅极电极经由感测节点SEN、放电晶体管33、节点COM及箝位晶体管34连接于位线BL。感测节点SEN经由充电晶体管35及充电晶体管36连接于节点N1，经由电容器37连接于内部控制信号CLK。节点COM经由充电晶体管38及充电晶体管36连接于节点N1，经由放电晶体管39连接于节点N2。
感测晶体管31、开关晶体管32、放电晶体管33、箝位晶体管34、充电晶体管35、充电晶体管38及放电晶体管39例如为NMOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管。充电晶体管36例如为PMOS(P-channel Metal-Oxide-Semiconductor，P沟道金属氧化物半导体)晶体管。
数据锁存器SDL具备：节点LAT及INV、并联连接于节点LAT及INV的反相器41及42、连接于节点LAT及布线LBUS的开关晶体管43、及连接于节点INV及布线LBUS的开关晶体管44。开关晶体管43及44例如为NMOS(N-channel Metal-Oxide-Semiconductor，N沟道金属氧化物半导体)晶体管。
另外，感测放大器模块SAM具备未图示的解码电路及开关电路。解码电路是对地址寄存器ADR(图2)中所保存的列地址CA进行解码。开关电路是根据解码电路的输出信号来使与列地址CA对应的数据锁存器XDL与总线DB导通。
电压产生电路VG(图2)例如具备：连接于电源端子及接地端子的电荷泵电路等升压电路、降压电路、及未图示的多个电压供给线。电压产生电路VG依据来自定序器SQC的内部控制信号，在针对存储单元阵列MCA的读出动作、写入动作及删除动作时产生对位线BL、源线SL、字线WL及选择栅极线(SGD、SGS)施加的所述多个动作电压，并从多个电压供给线同时输出。
定序器SQC依序对指令寄存器CMR中所保存的指令数据CMD进行解码，向行解码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制信号。另外，定序器SQC将表示自身状态的状态数据适当地输出至状态寄存器STR。例如，在执行写入动作或删除动作时，将表示写入动作或删除动作是否已正常结束的信息作为状态数据输出。
输入输出控制电路I/O具备：数据输入输出端子I/O0～I/O7、连接于这些数据输入输出端子I/O0～I/O7的移位寄存器、及连接于该移位寄存器的FIFO缓冲器。输入输出控制电路I/O根据来自逻辑电路CTR的内部控制信号，将从数据输入输出端子I/O0～I/O7输入的数据输出至感测放大器模块SAM内的数据锁存器XDL、地址寄存器ADR或指令寄存器CMR。另外，将从数据锁存器XDL或状态寄存器STR输入的数据输出至数据输入输出端子I/O0～I/O7。
逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE从控制芯片CD接收外部控制信号，并根据该外部控制信号向输入输出控制电路I/O输出内部控制信号。
接下来，参照图5对本实施方式的存储单元阵列MCA的构成进行说明。此外，为了便于说明，在图5中省略一部分构成。
像图5所示那样，本实施方式的半导体存储装置具备：衬底S、在Z方向上排列的多个导电层110、沿Z方向延伸并与多个导电层110对向的多个半导体层120、设置在导电层110及半导体层120之间的栅极绝缘膜130、连接于半导体层120的上端部的多个导电层140、及连接于衬底S的上表面的导电层150。
衬底S例如为包含单晶硅(Si)等的半导体衬底。衬底S例如具备双阱结构，该双阱结构是在半导体衬底的表面具有磷(P)等N型杂质层，进而在该N型杂质层中具有硼(B)等P型杂质层。
导电层110例如包括氮化钛(TiN)及钨(W)的积层膜等。导电层110例如作为字线WL(图3)及连接于该字线WL的多个存储单元MC的栅极电极、或漏极选择线SGD(图3)及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图3)的栅极电极发挥功能。导电层110的X方向的端部经由沿Z方向延伸的接点111连接于周边电路PC(图1)。
在导电层110与衬底S之间设置导电层112。导电层112例如包括氮化钛(TiN)及钨(W)的积层膜等。导电层112作为源极选择线SGS(图1)及连接于该源极选择线SGS的多个源极选择晶体管STS(图1)的栅极电极发挥功能。
于在Z方向上相邻的多个导电层110之间、导电层110与导电层112之间、及导电层112与衬底S之间设置二氧化硅(SiO2)等绝缘层101。导电层110、导电层112及绝缘层101具有形成为指定图案的多个贯通孔，该贯通孔的内周面与半导体层120的外周面对向。
半导体层120作为1个存储串MS(图3)中所含的多个存储单元MC及漏极选择晶体管STD的通道区域发挥功能。半导体层120具有沿Z方向延伸的大致圆筒状的形状。半导体层120例如为非掺杂的多晶硅(Si)等半导体层。另外，在半导体层120的中心部分埋入有二氧化硅(SiO2)等绝缘层121。另外，半导体层120的上端部经由半导体层122及导电层141连接于导电层140。半导体层122例如为注入有磷(P)等N型杂质的导电性半导体膜。另外，半导体层120的下端部连接于半导体层123。
半导体层123作为源极选择晶体管STS的通道区域发挥功能。半导体层123例如为非掺杂的单晶硅(Si)等半导体层。在半导体层123的外周面及设置在导电层112的贯通孔的内周面之间设置有栅极绝缘膜124。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。栅极绝缘膜130例如像图6所示那样，具备从半导体层120侧到导电层110侧设置的隧道绝缘膜131、电荷储存膜132、及区块绝缘膜133。隧道绝缘膜131例如为二氧化硅(SiO2)等绝缘膜。电荷储存膜132例如为氮化硅(SiN)等绝缘膜。区块绝缘膜133例如为二氧化硅(SiO2)等绝缘膜，也可为绝缘性积层膜。
导电层140像图5所示那样，沿Y方向延伸，且在X方向上并列。导电层140例如包括氮化钛(TiN)及铜(Cu)的积层膜等。导电层140作为位线BL发挥功能。
导电层150沿Z方向及X方向延伸，且在下端部处连接于衬底S。导电层150例如包括氮化钛(TiN)及钨(W)的积层膜等。导电层150作为源极接点LI发挥功能。在导电层150的Y方向侧面设置有绝缘层151。
[不良检测方法]
在以上所说明的半导体存储装置中，存在发生导电层110及半导体层120(图5、图6)的短路，而成为误动作的一个因素的情况。
例如在对存储单元MC进行写入动作的情况下，将电压产生电路VG(图2)中所产生的写入电压供给至选择字线WL。但是，在作为选择字线WL发挥功能的导电层110与半导体层120发生了短路的情况下，电流从导电层110经由半导体层120流入至导电层140，导电层110的电压变得小于所意图的电压。在以这种状态进行写入动作的情况下，存在如下情况，即，在连接于选择字线WL的多个存储单元MC中产生写入不良。另外，在对这些存储单元MC进行读出动作的情况下，存在产生读出不良的情况。
因此，在本实施方式中，在制造存储芯片MD时，在测试阶段检测这种不良。以下，例示本实施方式的不良检测方法。
图7是用来对本实施方式的不良检测方法进行说明的示意性剖视图。此外，为了便于说明，在图7中省略一部分构成。
在图7中，例示了字线WL0～WL24作为字线WL。另外，例示了位线BL1～BL6作为位线BL。
在本实施方式的不良检测方法中，例如向位线BL1～BL6供给0V，向漏极选择线SGD供给电压VON，向源极选择线SGS供给电压VOFF。电压VON具有在漏极选择晶体管STD的通道区域形成电子通道的程度的大小。电压VOFF具有在源极选择晶体管STS的通道区域不形成通道的程度的大小。
另外，在本实施方式的不良检测方法中，向字线WL0～WL24供给电压VCG。电压VCG大于向位线BL1～BL6供给的电压。另外，电压VCG具有存储单元MC成为ON状态的程度的大小。
此处，于在存储区块MB中发生了字线WL及半导体层120的短路的情况下，电流从字线WL经由半导体层120流入至位线BL，位线BL的电压增大。在图示的例子中，发生了字线WL22及与位线BL2对应的半导体层120的短路。由此，位线BL2的电压增大。
接下来，感测位线BL1～BL6的电压。在电压的感测中，例如使用感测放大器SA(图4)。例如对布线LBUS进行充电，将节点STL设为“H”状态，将“H”保存至数据锁存器SDL。另外，将节点BLC、XXL设为“H”状态，将节点HLL、BLX设为“L”状态，使感测晶体管31的栅极电极与位线BL导通。另外，将节点“STB”设为“H”状态而释放或维持布线LBUS的电荷，将节点STL设为“H”状态，由此感测位线BL的电压。在图7的例子中，在与位线BL2对应的数据锁存器SDL中锁存“L”，在与其它位线BL对应的数据锁存器SDL中锁存“H”。
接下来，例如输出感测放大器SA的感测结果。该感测结果例如可作为状态数据等输出，也可直接输出数据锁存器SDL中所锁存的数据。在作为状态数据输出的情况下，例如也可于在数据锁存器SDL中所锁存的数据中即使只包含一个“L”的情况下也将状态数据设为失败，在一个也不包含的情况下将状态数据设为通过。
此外，在检测到不良的情况下，也可将检测到不良的存储区块MB的区块地址记录在存储单元阵列MCA的ROM区域(图2)中。另外，在使用存储系统10(图1)时，也可通过控制芯片CD来检测不良区块的区块地址，且不分配物理地址。
另外，在感测电压的时点，位线BL1～BL6可与半导体层120连接，也可不与半导体层120连接。例如，将开始向漏极选择线SGD供给电压VON、及向源极选择线SGS供给电压VOFF的时点设为第1时点。另外，将这种电压的供给结束的时点设为第2时点。另外，从第2时点到第3时点，向漏极选择线SGD施加像漏极选择晶体管STD成为OFF状态这样的电压VOFF。在该情况下，感测电压的时点也可在第1时点到第3时点之间的任意时点下进行。
[效果]
根据本实施方式的不良检测方法，可利用感测放大器SA效率良好地进行上述不良的检测。另外，在输出数据锁存器SDL中所锁存的数据的情况下，可容易地特定出产生不良的部位。
[第2实施方式]
接下来，参照图8对第2实施方式的不良检测方法进行说明。此外，在以下说明中，对与第1实施方式相同的构成标注相同的符号，对相同的部分省略说明。
图8是用来对本实施方式的不良检测方法进行说明的示意性剖视图。此外，为了便于说明，在图8中省略一部分构成。
在本实施方式的不良检测方法中，与第1实施方式同样地向位线BL1～BL6供给0V，向漏极选择线SGD供给电压VON，向源极选择线SGS供给电压VOFF。
另外，在本实施方式的不良检测方法中，从字线WL0～WL24中依序选择一个字线WL，向所选择的字线WL供给0V，向其余的字线WL供给电压VCG，感测位线BL1～BL6的电压，而输出其结果。
例如选择字线WL0并向字线WL0供给0V，向其余的字线WL1～WL24供给电压VCG。例如在地址寄存器ADR(图2)等中保存与图中的字线WL0对应的地址数据，通过行解码器RD中的解码电路对该地址数据进行解码，并输入至开关电路。开关电路根据解码电路的输出信号使选择字线WL0与第1电压供给线导通，使非选择字线WL与第2电压供给线导通。另外，通过电压产生电路VG向第1电压供给线供给0V，向第2电压供给线供给电压VCG。
接下来，感测位线BL1～BL6的电压，并输出其结果。在该情况下，在与位线BL2对应的数据锁存器SDL中锁存“L”，在与其它位线BL对应的数据锁存器SDL中锁存“H”。
接下来，选择字线WL1并向字线WL1供给0V，向其余的字线WL0、WL2～WL24供给电压VCG，感测位线BL1～BL6的电压，而输出其结果。在该情况下也同样地在与位线BL2对应的数据锁存器SDL中锁存“L”，在与其它位线BL对应的数据锁存器SDL中锁存“H”。对字线WL2～WL21也进行相同处理。
接下来，选择字线WL22并向字线WL22供给0V，向其余的字线WL0～WL21、WL23、WL24供给电压VCG，感测位线BL1～BL6的电压，而输出其结果。在该情况下，电流从位线BL2经由半导体层120流入至字线WL22，位线BL2的电压降低至0V左右。因此，如果在该状态下感测位线BL1～BL6的电压，那么在与所有的位线BL1～BL6对应的数据锁存器SDL中锁存“H”。
对于字线WL23、WL24，可进行相同的处理，也可省略。
接下来，将在数据锁存器SDL的数据从“L”变化为“H”的时点所选择的字线WL22特定为与不良部位对应的字线WL22。另外，将在选择了字线WL0等的时点与“L”对应的位线BL2特定为与不良部位对应的位线BL。
根据本实施方式的不良检测方法，可利用感测放大器SA效率良好地进行上述不良的检测。另外，与第1实施方式相比，可更容易地特定出产生不良的部位。
[第3实施方式]
接下来，参照图9对第3实施方式的不良检测方法进行说明。此外，在以下说明中，对与第1实施方式相同的构成标注相同的符号，对相同的部分省略说明。
图9是用来对本实施方式的不良检测方法进行说明的示意性剖视图。此外，为了便于说明，在图9中省略一部分构成。
在本实施方式的不良检测方法中，与第1实施方式同样地向漏极选择线SGD供给电压VON，向源极选择线SGS供给电压VOFF。
另外，在本实施方式的不良检测方法中，将位线BL1～BL6充电至指定电压值，向字线WL0～WL24供给0V。
此处，于在存储区块MB中发生了字线WL及半导体层120的短路的情况下，电流从位线BL经由半导体层120流入至字线WL，位线BL的电压减少。在图示的例子中，发生了字线WL22及与位线BL2对应的半导体层120的短路。由此，位线BL2的电压减少。
接下来，感测位线BL1～BL6的电压。在该情况下，在与位线BL2对应的数据锁存器SDL中锁存“H”，在与其它位线BL对应的数据锁存器SDL中锁存“L”。
此外，在本实施方式的不良检测方法中，向字线WL0～WL24供给0V。因此，存储区块MB中的所有存储单元MC的阈值电压较理想为负电压。因此，在执行本实施方式的不良检测方法时，也可预先对存储区块MB执行删除动作。
[第4实施方式]
接下来，参照图10对第4实施方式的不良检测方法进行说明。此外，在以下说明中，对与第3实施方式相同的构成标注相同的符号，对相同的部分省略说明。
图10是用来对本实施方式的不良检测方法进行说明的示意性剖视图。此外，为了便于说明，在图10中省略一部分构成。
在本实施方式的不良检测方法中，与第3实施方式同样地将位线BL1～BL6充电至指定电压值，向漏极选择线SGD供给电压VON，向源极选择线SGS供给电压VOFF。
另外，在本实施方式的不良检测方法中，从字线WL0～WL24中依序选择一个字线WL，向所选择的字线WL供给0V，向其余的字线WL供给电压VCG，感测位线BL1～BL6的电压，而输出其结果。
例如选择字线WL0并向字线WL0供给0V，向其余的字线WL1～WL24供给电压VCG，感测位线BL1～BL6的电压，而输出其结果。在该情况下，在与所有的位线BL1～BL6对应的数据锁存器SDL中锁存“H”。对于字线WL1～WL21，也进行相同处理。
接下来，选择字线WL22并向字线WL22供给0V，向其余的字线WL0～WL21、WL23、WL24供给电压VCG，感测位线BL1～BL6的电压，而输出其结果。在该情况下，电流从位线BL2经由半导体层120流入至字线WL22，位线BL2的电压降低至0V左右。因此，如果在该状态下感测位线BL1～BL6的电压，那么在与位线BL2对应的数据锁存器SDL中锁存“L”，在与其它位线BL对应的数据锁存器SDL中锁存“H”。
对于字线WL23、WL24，可进行相同的处理，也可省略。
接下来，将在数据锁存器SDL的数据从“H”变化成“L”的时点所选择的字线WL22特定为与不良部位对应的字线WL22。另外，将在该时点与“L”对应的位线BL2特定为与不良部位对应的位线BL。
根据本实施方式的不良检测方法，可利用感测放大器SA效率良好地进行上述不良的检测。另外，与第3实施方式相比，可更容易地特定出产生不良的部位。
[第5实施方式]
接下来，参照图11～图13对第5实施方式的不良检测方法进行说明。此外，在以下说明中，对与第1实施方式相同的构成标注相同的符号，对相同的部分省略说明。
在第1实施方式～第4实施方式中，例示了在制造存储芯片MD(图1)时，在测试阶段检测不良的方法。但是，这种不良检测方法也可在完成存储系统10后执行。
本实施方式的半导体存储装置是在执行写入动作时执行第1实施方式的不良检测方法。由此，能够检测完成存储系统10后所产生的不良。
图11是用来对本实施方式的半导体存储装置的写入动作进行说明的流程图。
在步骤S101中，将循环次数n设定为1。循环次数n记录在寄存器等中。
在步骤S102中，进行程序动作。
在程序动作中，例如像图12所示那样向连接于进行阈值电压的调整的存储单元MC的位线BL、及连接于不进行阈值电压的调整的存储单元MC的位线BL供给不同的电压。例如将与前者对应的数据锁存器SDL(图4)的节点LAT设为“H”状态，将与后者对应的数据锁存器SDL的节点LAT设为“L”状态。另外，将节点BLX、BLC、HLL设为“H”状态，将节点XXL设为“L”状态。对于与前者对应的位线BL，例如经由节点N2供给接地电压。对于与后者对应的位线BL，例如经由节点N1供给指定的位线电压。
另外，使存储单元MC与位线BL导通。例如向漏极选择线SGD供给电压VON。另外，向选择字线WL3供给程序电压VPGM，向非选择字线WL供给写入通过电压VPASS。程序电压VPGM例如具有电子穿隧到存储单元MC的电荷储存膜132的程度的大小。写入通过电压VPASS例如不论存储单元MC中所记录的数据如何，均具有存储单元MC成为ON状态的程度的大小。程序电压VPGM大于写入通过电压VPASS。
另外，向源极选择线SGS供给电压VOFF。
在步骤S103(图11)中，进行程序验证动作。
在程序验证动作中，例如像图13所示那样，向连接于进行阈值电压的调整的存储单元MC的位线BL、及连接于不进行阈值电压的调整的存储单元MC的位线BL供给不同的电压。例如将与前者对应的数据锁存器SDL(图4)的节点LAT设为“L”状态，将与后者对应的数据锁存器SDL的节点LAT设为“H”状态。另外，将节点BLX、BLC、HLL设为“H”状态，将节点XXL设为“L”状态。对于与前者对应的位线BL，例如经由节点N1供给指定的位线电压。对于与后者对应的位线BL，例如经由节点N0供给接地电压。
另外，向源线SL供给0V。
另外，使存储单元MC与位线BL及源线SL导通。例如，向漏极选择线SGD供给电压VON。另外，向非选择字线WL供给读出通过电压VREAD。读出通过电压VREAD例如不论存储单元MC中所记录的数据如何，均具有存储单元MC成为ON状态的程度的大小。读出通过电压VREAD也可小于写入通过电压VPASS(图12)。
另外，向选择字线WL及存储单元MC供给验证电压VVFY。验证电压VVFY例如具有存储单元MC根据存储单元MC中所记录的数据成为ON状态或OFF状态的程度的大小。验证电压VVFY小于读出通过电压VREAD。
另外，感测位线BL1～BL6的电压或电流。例如将节点HLL切换成“L”状态，将节点“XXL”切换成“H”状态，而使感测晶体管31的栅极电极与位线BL导通。另外，将节点“STB”设为“H”状态而释放或保持布线LBUS的电荷，将节点STL设为“H”状态，由此感测位线BL的电压。
在步骤S104(图11)中，判定验证动作的结果。例如在数据锁存器SDL中所保存的数据中包含有“L”的情况下等判定为验证NG(不可)，进入步骤S105。另一方面，在数据锁存器SDL中所保存的数据全部为“H”的情况下等判定为验证OK(可)，进入步骤S107。
在步骤S105中，判定循环次数n是否达到指定次数N。在未达到的情况下进入步骤S106。在达到的情况下进入步骤S110。
在步骤S106中，向循环次数n加上1，并进入步骤S102。
在步骤S107中，执行不良检测动作。不良检测动作例如与第1实施方式的不良检测方法同样地进行。此时，对字线WL施加的电压VCG(图7)例如也可设为读出通过电压VREAD(图13)以上且写入通过电压VPASS(图12)以下的大小。
在步骤S108中，判定在步骤S107的不良检测动作中是否检测到不良。在未检测到的情况下，进入步骤S109。在检测到的情况下，进入步骤S110。
在步骤S109中，将状态寄存器STR(图2)的状态数据设为通过，输出至控制芯片CD(图1)，结束写入动作。
在步骤S110中，将状态寄存器STR(图2)的状态数据设为失败，输出至控制芯片CD(图1)，结束写入动作。
[第6实施方式]
接下来，参照图14～图16对第6实施方式的不良检测方法进行说明。此外，在以下说明中，对与第1实施方式～第5实施方式相同的构成标注相同的符号，对相同的部分省略说明。
本实施方式的半导体存储装置是在执行删除动作时执行第3实施方式的不良检测方法。由此，可检测在完成存储系统10后所产生的不良。
图14是用来对本实施方式的半导体存储装置的删除动作进行说明的流程图。
本实施方式的半导体存储装置的删除动作包括与第5实施方式的写入动作(图11)共通的步骤。但是，在本实施方式中，执行删除电压施加动作(S202)代替程序动作(S102)。另外，执行删除验证动作(S203)代替程序验证动作(S103)。另外，执行步骤S204的动作代替步骤S104的动作。另外，执行步骤S207的动作代替步骤S107的动作。
在步骤S202的删除电压施加动作中，例如像图15所示那样，向源线SL供给电压VERA。电压VERA例如具有空穴穿隧到存储单元MC的电荷储存膜132、或从存储单元MC的电荷储存膜132抽出电子的程度的大小。电压VERA大于写入通过电压VPASS(图12)。
另外，使存储单元MC与源线SL导通。例如向源极选择线SGS供给电压VON'。另外，向字线WL0～WL24供给0V。电压VON'具有在源极选择晶体管STS的通道区域形成空穴的通道的程度的大小。
另外，向漏极选择线SGD供给电压VOFF'。电压VOFF'具有不在漏极选择晶体管STD的通道区域形成通道的程度的大小。
在步骤S203的删除验证动作中，例如像图16所示那样向所有的位线BL0～BL6供给指定的位线电压。另外，向源线SL及字线WL0～WL24供给0V。另外，向漏极选择线SGD及源极选择线SGS供给电压VON。另外，感测位线BL1～BL6的电压或电流。
在步骤S204(图14)中，判定验证动作的结果。例如在数据锁存器SDL中所保存的数据中包含有“H”的情况下等判定为验证NG，进入步骤S105。另一方面，在数据锁存器SDL中所保存的数据全部为“L”的情况下等判定为验证OK，进入步骤S207。
在步骤S207中，执行不良检测动作。不良检测动作例如与第3实施方式的不良检测方法同样地执行。
[第7实施方式]
在第1实施方式～第6实施方式中，例示了几个不良检测方法。此处，在检测到不良的情况下，可通过控制芯片CD(控制装置)来进行不良区块的管理等。以下，对这种管理方法进行例示。
像图17所示那样，本实施方式的控制芯片CD通过处理器、RAM、ROM等来实现逻辑物理转换表201、FAT(File Allocation Table，文件分配表)202及不良区块保存部203等。另外，本实施方式的控制芯片CD具备ECC电路204。
逻辑物理转换表201将从主机20接收到的逻辑地址、与分配至存储单元阵列MCA的各页面P的物理地址建立对应关系并保存。
FAT202保存表示各页面P的状态的FAT信息。作为这种FAT信息，例如有表示“有效”、“无效”、“已删除”的信息。例如，“有效”的页面P存储有根据来自主机20的命令而读出的有效数据。另外，“无效”的页面P存储有根据来自主机20的命令而未读出的无效数据。另外，在“已删除”的页面P中，在执行删除动作后未存储有数据。
不良区块保存部203将与存储区块MB0～MBj对应的物理地址、与表示存储区块MB0～MBj是否为不良区块的信息建立对应关系并保存。
ECC电路204检测从存储芯片MD读出的数据的错误，在可能的情况下进行数据的校正。
[动作]
接下来，对具备像上述那样的存储芯片MD及控制芯片CD的半导体存储装置的动作进行说明。
[初始动作]
控制芯片CD例如作为初始动作，参照各存储芯片MD的存储单元阵列MCA的ROM区域(图2)中所记录的数据，获取不良区块的物理地址等。接下来，参照不良区块保存部203，记录主旨为与所获取的物理地址对应的存储区块MB为不良区块的信息。
[读出序列]
控制芯片CD例如根据来自主机20的读出命令而执行读出序列。例如，首先参照逻辑物理转换表201而获取与从主机20接收到的逻辑地址对应的物理地址。接下来，向存储芯片MD发送所获得的物理地址及读出命令，而执行读出动作。接下来，从存储芯片MD接收数据，并发送至ECC电路204而进行错误的检测及数据的校正，并发送至主机20。
[写入序列]
控制芯片CD例如根据来自主机20的写入命令而执行写入序列。例如，首先执行对接收到的逻辑地址分配物理地址的分配处理，获取物理地址。接下来，向存储芯片MD发送所获得的物理地址、写入命令、及从主机20接收到的数据，例如像参照图11～图13所说明那样执行写入动作。
在分配处理中，例如，首先参照逻辑物理转换表201，判定是否保存有所接收到的逻辑地址。在有保存的情况下，将该逻辑地址及与该逻辑地址对应的物理地址从逻辑物理转换表201中删除。另外，参照FAT202，使与已删除的物理地址对应的FAT信息成为“无效”。接下来，从FAT202中获取“已删除”的页面P的物理地址。接下来，参照不良区块保存部203，判定与所获取的物理地址对应的存储区块MB是否为与不良区块对应的区块。在不为不良区块的情况下，将所获取的物理地址及所接收的逻辑地址写入至逻辑物理转换表201。在为不良区块的情况下，再次参照FAT202而获取物理地址。
接下来，控制芯片CD从存储芯片MD接收状态数据，判定状态数据为失败还是通过。在状态数据为失败的情况下，参照不良区块保存部203，记录主旨为与发送至存储芯片MD的物理地址对应的存储区块MB为不良区块的信息。
[删除序列]
控制芯片CD例如在存储区块MB的数量成为一定数量以下的情况下、或从主机20接收到删除命令的情况下等，执行删除序列。例如，首先参照FAT202，检测所有页面P的状态为“无效”的存储区块MBi，获取与该存储区块MBi对应的物理地址。接下来，向存储芯片MD发送所获得的物理地址及删除命令，例如像参照图14～图16所说明那样执行删除动作。
控制芯片CD接下来从存储芯片MD接收状态数据，判定状态数据为失败还是通过。在状态数据为失败的情况下，参照不良区块保存部203，记录主旨为与发送至存储芯片MD的物理地址对应的存储区块MB为不良区块的信息。
此外，在以上例中，对在特定出不良部位的情况下，将该不良部位以区块为单位作为不良区块进行管理的例子进行了说明。但是，在特定出不良部位的情况下，例如也可将该不良部位以位线BL为单位进行管理，也可以页面P为单位进行管理。
在将不良部位以位线BL为单位进行管理的情况下，存储芯片MD也可将通过感测放大器SA所获得的电流或电压的感测结果直接输出至控制芯片CD。另外，控制芯片CD例如也可将与不良部位对应的比特、与用来进行ECC处理等的冗余位等进行替换。
在以页面P为单位对不良部位进行管理的情况下，存储芯片MD例如也可与第2实施方式的不良检测方法同样地执行写入动作的步骤S107的不良检测动作(图11)。另外，例如也可与第4实施方式的不良检测方法同样地执行删除动作的步骤S207的不良检测动作(图14)。另外，存储芯片MD也可将与在检测到不良的时点所选择的字线WL对应的地址信息输出至控制芯片CD。
[其它]
已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例提出的，并不限定发明的范围。这些新颖的实施方式可采用其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书中所记载的发明及其均等的范围内。

Claims (7)

1.一种半导体存储装置的不良检测方法，其是具备如下部件的半导体存储装置的不良检测方法：
第1布线及第2布线；
存储晶体管，连接于所述第1布线及所述第2布线之间；
第1选择晶体管，连接于所述第1布线及所述存储晶体管之间；
第2选择晶体管，连接于所述第2布线及所述存储晶体管之间；
第3布线，连接于所述第1选择晶体管的栅极电极；及
第4布线，连接于所述第2选择晶体管的栅极电极；且
从第1时点到第2时点，向所述第3布线供给使所述第1选择晶体管成为ON状态的第1电压，向所述第4布线供给使所述第2选择晶体管成为OFF状态的第2电压，
从所述第2时点到第3时点，向所述第3布线供给使所述第1选择晶体管成为OFF状态的第3电压，
在所述第1时点与所述第3时点之间的第4时点，感测所述第1布线的电压及电流中的至少一者。
2.根据权利要求1所述的半导体存储装置的不良检测方法，其中
所述半导体存储装置具备连接于所述存储晶体管的栅极电极的第5布线，且在所述第1时点与所述第2时点之间的指定时点，向所述第1布线及所述第5布线供给电势差。
3.根据权利要求1所述的半导体存储装置的不良检测方法，其中
所述半导体存储装置具备：
感测晶体管，具备连接于所述第1布线的栅极电极；
锁存电路，连接于所述感测晶体管；
开关晶体管，连接于所述感测晶体管及所述锁存电路之间；及
第6布线，连接于所述开关晶体管的栅极电极；且
在所述第4时点，向所述第6布线供给使所述开关晶体管成为ON状态的第4电压。
4.根据权利要求1所述的半导体存储装置的不良检测方法，其中
所述半导体存储装置具备：
多个所述存储晶体管，连接于所述第1选择晶体管及所述第2选择晶体管之间；及
多个第5布线，分别连接于所述多个存储晶体管的栅极电极；且
在所述第1时点与所述第2时点之间的指定时点，向多个所述第5布线供给第5电压。
5.根据权利要求1所述的半导体存储装置的不良检测方法，其中
所述半导体存储装置具备：
多个所述存储晶体管，连接于所述第1选择晶体管及所述第2选择晶体管之间；及
多个第5布线，分别连接于所述多个存储晶体管的栅极电极；且
向多个所述第5布线供给第6电压，
反复进行从所述多个第5布线中选择一个所述第5布线的处理、将所选择的所述第5布线的电压切换成与所述第6电压不同的第7电压的处理、及感测所述第1布线的电压及电流中的至少一者的处理，
输出能够特定出与所感测到的所述第1布线的电压及电流中的至少一者发生变化的时点对应的所述第5布线的信息。
6.根据权利要求1所述的半导体存储装置的不良检测方法，其中
所述半导体存储装置具备：
多个所述第1布线；
多个所述存储晶体管，分别连接于所述多个第1布线及所述第2布线之间；
多个第1选择晶体管，分别连接于所述多个第1布线及所述多个存储晶体管之间；及
多个第2选择晶体管，分别连接于所述第2布线及所述多个存储晶体管之间；且
所述第3布线共通地连接于所述多个第1选择晶体管的栅极电极，
所述第4布线共通地连接于所述多个第2选择晶体管的栅极电极，
在所述第4时点，感测所述多个第1布线的电压及电流中的至少一者，
输出与所感测到的所述多个第1布线的电压及电流中的至少一者对应的信息。
7.根据权利要求1至6中任一权利要求所述的半导体存储装置的不良检测方法，其中从所述第1时点到所述第2时点，不向所述第3布线供给使所述第1选择晶体管成为OFF状态的所述第3电压，并且不向所述第4布线供给使所述第2选择晶体管成为ON状态的第8电压，
从所述第2时点到所述第3时点，不向所述第3布线供给使所述第1选择晶体管成为ON状态的所述第1电压。
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