JP2002150797A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、メモリセルのショートなどの異常な
リークを検出することを目的とする。 【解決手段】本発明の不揮発性半導体記憶装置は、ＮＡ
ＮＤ型フラッシュメモリにおいて、ソース側の選択ゲー
ト線SGSLのみを、ワード線WLおよびドレイン側の選択ゲ
ート線SGDLとは別に独立してデコードできるロウデコー
ダを有する。この構成により、テスト時にはソース側選
択ゲート線SGSLのみ非選択にして読出しを行えるため、
ビット線電位を見ることによりメモリセルに異常リーク
が存在するか否かを検出することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、EEPROM、特にNAND
型フラッシュメモリに関する。

【０００２】

【従来の技術】図５はNAND型フラッシュメモリのメモリ
セル部の等価回路図である。

【０００３】NANDセルの１ユニットは、複数のメモリセ
ル、典型的には１６個のメモリセルが直列に接続され、
その一端・ドレイン側は選択ゲートSGDを介してビット
線BLへ接続され、他端・ソース側は選択ゲートSGSを介
してソース線SLに接続される。そして選択ゲートSGDの
ゲートは選択ゲート線SGDLに接続され、制御ゲートCG0
〜CG15のゲートはワード線WL0〜WL15に接続され、選択
ゲートSGSのゲートは選択ゲート線SGSLに接続される。

【０００４】このユニットをワード線方向に複数配置さ
れたものが１ブロックとして取扱われ、通常は、ブロッ
クはビット線方向に複数配置されている。また、１ブロ
ックのうち同じワード線に接続された複数のメモリセ
ル、典型的には4096個（=512バイト）のメモリセルは１
ページとして取扱われ、この単位ごとに読出しおよび書
込み動作が行われる。

【０００５】図６(a)及び(b)はNANDセルの１ユニットの
構造を示した平面図及び断面図である。

【０００６】メモリセルはそれぞれ、浮遊ゲート14、複
合絶縁膜、制御ゲート16が積層されたMOS構造を有して
いる。これらのソース・ドレイン19は隣接するもの同士
で共有されることにより、メモリセルは直列に接続され
る。この浮遊ゲート14に電子を注入する、或いは、浮遊
ゲート14から電子を引抜くことにより、メモリセルのデ
ータ値は変えられる。以下、読出しおよび書込み動作を
説明する。

【０００７】読出し時には、選択ブロックにおいて、選
択ワード線WLに０V、非選択ワード線WLおよび選択ゲー
ト線SGDL,SGSLにVred(例えば3.5V)をかける。つまり、
選択ゲートSGD,SGSおよびNANDストリング内の非選択メ
モリセルは導通状態にあるため、選択メモリセルのしき
い値が正か負かでビット線の電位は決まり、この電位を
検知することでデータ読出しが可能となる。

【０００８】例えば、セル電流は流れず選択ビット線の
電位はプリチャージ電位のまま保持された場合、選択メ
モリセルのしきい値は正と判定できる。ここで、この状
態を"0"とおく。反対に、NANDストリングに電流が流
れ、ビット線電位はプリチャージ電位より下がった場
合、選択メモリセルのしきい値は負（データは"1"）と
判定できる。

【０００９】実際の動作では、１ページにあるメモリセ
ルのビット線電位は実質同時に検知されるが、各電位値
はラッチされた後、出力バッファを介しページモードで
出力される。

【００１０】尚、ビット線電位の測定を正確に行う為
に、非選択ブロックのメモリセルのチャネル容量がビッ
ト線の寄生容量とならないよう、ドレイン側の選択ゲー
トSGDは非導通状態、すなわち閉じた状態にする。また
消去時には、メモリセルの基板にVera(例えば20V)を与
え、選択ブロックのワード線WLには0Vを与える。このた
め選択ブロック内の全NANDセルは、浮遊ゲートから電子
が引抜かれ、しきい値が負側へ引下げられるので、"1"
状態となる。このとき選択ブロックの選択ゲート線は酸
化膜に対するストレスを弱めるため、フローティングに
する。尚、非選択ブロックについては、ワード線WL、選
択ゲート線SGDL,SGSLをフローティングにする。これら
は、基板との容量接合によりVera近くまで持ち上げられ
浮遊ゲート14―基板間の電位差が弱まるため、浮遊ゲー
トから電子が引抜かれることはない。通常は、上述した
消去動作で全てのメモリセルのしきい値が負にされた
後、ビット線から離れた位置のメモリセル、CG15からCG
0へと順に、データ書込みは行われる。

【００１１】書込み時には、選択ワード線WLにVpgm（例
えば18V）、非選択ワード線WLにVpass(例えば9V)をか
け、ドレイン側の選択ゲート線SGDLにはVccを与え、ソ
ース側選択ゲート線SGSLにはVssにしカットオフ状態に
して、ビット線には書き込むデータに応じて0V又は中間
電位Vcc(例えば3.3V)をかける。こうすることにより、
選択ゲートSGDおよびNANDストリング内の非選択メモリ
セルは導通状態となり、選択メモリセルのドレインにビ
ット線電位が伝達され、しきい値がシフト（データ書込
みが）される。

【００１２】例えば"0"にするときは、ビット線に0Vを
与える。チャネル−ゲート間に高電界が発生するため、
浮遊ゲートに電子が注入され、しきい値は正方向にシフ
トする。"1"のままにするとき（書込みを禁止すると
き）は、ビット線にVccを与える。書込みの初期にメモ
リセルのチャネルにVccが転送された後、選択ワード線W
LにVpgm、非選択ワード線WLにVpassが与えられる為、浮
遊ゲート14を介したワード線との容量結合によりチャネ
ル電位は持ち上げられるが、ドレイン側選択ゲートSGD
はビット線BL側とともにVccであるためカットオフし、
チャネル電位は８V程度まで持ち上げられるので、メモ
リセルに電子は注入されず、しきい値は同じままであ
る。ところで、メモリセルの微細化が進み、ビット線間
隔が狭くなってくると、製造加工上、隣接ビット線間の
ショートに起因する不良が多発する。そこで不良を検出
するために、ビット線リークテスト回路が通常は用意さ
れている。

【００１３】図８は、ビット線リークテストの動作波形
図である。

【００１４】テストは以下のように行う。全てのドレイ
ン側の選択ゲートSGDをオフし、メモリセルへの電流経
路を無くした状態で、上述した読出し動作を行う。

【００１５】読出し動作は、ビット線をプリチャージし
た後にビット線電位を検出することである。正常なビッ
ト線はプリチャージ電位が保持されているのに対し（図
８の実線を参照）、リークがあるビット線はビット線電
位が下がるため（図８の点線を参照）、異常の有無を発
見できる。

【００１６】

【発明が解決しようとする課題】従来のビット線リーク
テストは、ビット線１８自体（図６参照）のリークの検
出には有効であるが、メモリセル部におけるリークまで
は検出できなかった。

【００１７】これは、テストシーケンス、及びロウデコ
ーダ２の構成に起因している。以下、その理由を説明す
る。

【００１８】上述したように、ビット線のリークを検出
するには、メモリセルへの電流経路を無くす必要があ
る。つまり同原理を利用してメモリセル部のリークを検
出するには、対象のメモリセルユニットの接続されたビ
ット線をフローティングにしなければいかない。これ
は、ドレイン側の選択ゲートSGDを選択し、ソース側の
選択ゲートSGSを非選択することである。

【００１９】そこで、その動作がロウデコーダ２により
可能か否かがポイントとなる。

【００２０】図９はロウデコーダ２の概略構成図であ
る。

【００２１】ブロックごとにワード線ドライバ２１が設
けられ、各ワード線ドライバ２１にはデコーダ２２Ａが
接続されている。ワード線ドライバ２１は、ブロックデ
コーダ２２Ｂの出力により電圧レベル制御が行われる電
圧変換回路２３と、その出力によりON、OFFされるトラ
ンスファーゲート２４で構成されている。また、チップ
面積を有効に使うため、隣接ブロックにおいてドレイン
側の選択ゲート線SGDLは共有されている。

【００２２】この構成より、１８個のトランスファーゲ
ート２４のうち、特定のものだけON/OFF状態は変えられ
ないことがわかる。つまり、選択ゲート線SGSL,SGDL及
び16本のワード線WL0〜WL15のうち、一部を選択し、残
りを非選択することはできない。

【００２３】以上より、従来の不揮発性半導体記憶装置
においてはビット線のリークテストに加えて、メモリセ
ル部におけるリークを検出することができなかった。

【００２４】そこで本発明は、メモリセル部のリークを
検知可能できるＮＡＮＤ型フラッシュメモリを提供する
ことを目的とする。

【００２５】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数の不揮発性メモリセルを接続し、一端
側を第１の選択ゲートを介してビット線に接続すると共
に他端側を第２の選択ゲートに接続することによりメモ
リセルユニットを構成し、かつ、該メモリセルユニット
の複数個を同一行に配置し、この同一行の不揮発性メモ
リセルそれぞれにワード線を接続することによりブロッ
クを構成するとともに、第１の選択ゲートに接続される
第1の選択ゲート線を共有するように複数のブロックを
隣接して配置した不揮発性半導体記憶装置において、同
一ブロック内に属する前記第２の選択ゲートを、同一ブ
ロック内に属する前記第1の選択ゲート線およびワード
線とは独立にドライブできるデコーダを有することを特
徴とする。

【００２６】この構成により、テスト時にはソース側選
択ゲート線SGSLのみ非選択にして読出しを行えるため、
ビット線電位を見ることによりメモリセルに異常リーク
が存在するか否かを検出することができる。

【００２７】

【発明の実施の形態】図１は本発明による、不揮発性半
導体記憶装置の主要部を示すブロック図である。

【００２８】外部端子から入力されたアドレスは、アド
レスバッファ４を介しデコードされる。そのデコード値
に対応するメモリセルは、カラムデコーダ５およびロウ
デコーダ２により選択され、制御信号に従って読出／書
込／消去などが行われる。そして読出されたデータは、
I/Oバッファ３を介し出力される。各動作に必要な主な
電位は、電位制御回路７によって生成され、メモリセル
や諸制御を行う回路へ与えられる。

【００２９】例えば、読出の際には、電位制御回路７で
発生された読出電位Vred(例えば3.5V)を利用し、対象の
メモリセルアレイ１からのデータが判別され、ビット線
制御回路６およびI/Oバッファ３を介して、データ出力
線に出力される。また、書込み時には、電位制御回路７
で発生された書込電位Vpgm(例えば18V)を利用し、対象
のメモリセルアレイ１へ書込みが行われる。

【００３０】またリークテストは、テスト回路８により
制御される。ビット線、或いは、メモリセルにリークを
発見した場合には、冗長制御回路９０により、リークの
あるメモリセルは、冗長メモリセルアレイにあるメモリ
セルと置換えられる。メモリセルアレイ１は複数のブロ
ックからなり、各ブロックはワード線方向に配列された
複数のユニットからなる。１ユニットは１６個の直列接
続されたNANDメモリセルと、そのソース側に接続された
選択ゲートSGSおよびドレイン側に接続された選択ゲー
トSGDで構成されている。従来と同じ構成である。図２
は本発明にかかるロウデコーダ２の概略構成図である。

【００３１】ソース側選択ゲート線SGSLの選択／非選択
を行うSGSドライバ２５と、１６本のワード線およびド
レイン側選択ゲート線SGDLの選択 ／非選択するための
制御信号を与えるデコーダ２２Aと、これらの信号を受
ける複数のワード線ドライバ２１から構成される。ワー
ド線ドライバ２１は、各ブロックへ１対１に接続され
る。

【００３２】SGSドライバ２５は、ブロックアドレス信
号BLK#ADDLSBとテスト信号を受けるORゲート、相補的な
ブロックアドレス信号〜BLK#ADDLSBとテスト信号を受け
るORゲートと、各ORゲートに接続される電圧変換回路２
６で構成される。

【００３３】そして、SGSドライバ２５からの２出力の
一方は、ドレイン側選択ゲート線SGDLを共有する２つの
ブロックの片方に対応するワード線ドライバ２１に接続
され、残りの一方は、２つのブロックの残りに対応する
ワード線ドライバ２１に接続される。以下、便宜上、ド
レイン側選択ゲート線SGDLを共有する２つのブロックの
一方を偶数ブロック、残りを奇数ブロックと称する。

【００３４】ワード線ドライバ２１は、ブロックデコー
ダ２２Bの出力および制御信号により電圧レベル制御が
行われる電圧変換回路２３と、その出力によりON,OFFさ
れるトランスファーゲート２４で構成されている。トラ
ンスファーゲート２４は全部で１７個あり、一端はデコ
ーダ２２に接続され、他端はソース側選択ゲート線SGSL
以外の線（ワード線WL１６本、ドレイン側選択ゲート線
SGDL）に１対１に接続されている。

【００３５】つまり、ソース側選択ゲート線SGSLのみ
を、ワード線WLおよびドレイン側の選択ゲート線SGDLと
は別に独立してデコードできるよう、ロウデコーダ２は
構成されている。

【００３６】図３は電圧変換回路の一例を示した図であ
る。

【００３７】入力は、クロック信号CLOCK、ブロックア
ドレス信号RDEC、電位Vpgm/Vddである。（電位Vpgm/Vdd
というのは、図示せぬ回路により制御信号に基づいて、
どちらか一方が与えられることを表す。）CLOCKは、図
示せぬリングオシレータで発生したクロックで、例えば
数10n秒程度の周期を有している。

【００３８】CLOCKとRDECを受けたNANDゲートに、キャ
パシタが２つ並列接続される。一方のキャパシタは、入
力が逆相となるようNOT回路を介しての接続となってい
る。他端側の２つのキャパシタ間には、ドレインとゲー
トが接続されている転送ゲートQ1が接続される。転送ゲ
ートQ1のソースには、ドレインにVpgm/Vddが接続された
トランジスタQ2,Q3のゲート及びトランジスタQ3のソー
スが接続され、これらは出力端子に接続される。また転
送ゲートQ1のドレインには、トランジスタQ2のソースが
接続される。

【００３９】また、出力端子とブロック信号RDECを受け
るノードの間には、ゲートに制御信号BOOSTを受けるDタ
イプMOSと、ゲートにVddを受けるDタイプMOSが直列接続
されている。

【００４０】電圧制御回路２３の電圧レベルは次のよう
に生成される。

【００４１】書込み時は、BOOSTを"0"にする。その他の
動作では、BOOSTを"1"にする。

【００４２】ブロックを非選択する場合、ブロックアド
レスRDECは"0"なので、DMOSトランジスタを介して出力
端子に"0"を出力することができ、ブロック非選択を行
える。またブロック選択する場合、RDECは"1"なので、C
LOCKによりキャパシタをチャージアップし、確実にトラ
ンジスタQ1,Q2をＯＮできる。このQ1,Q2を介しVpgm/Vdd
を出力端子に出力できる。

【００４３】尚、BOOST信号を変えることで、NANDゲー
トおよびRDECを出力する回路部に、出力端子に与えられ
た電位から保護できるようＤタイプＭＯＳの状態を変え
ている。

【００４４】次に動作の説明を行う。

【００４５】読出し、消去、書込みは、SGSドライバ２
５の入力、テスト信号TESTを“０”にして行う。SGSド
ライバ２５を構成する２つのORゲートのうち、ブロック
アドレス信号BLK#ADDLSBにより、片方はONし、もう片方
はOFFするため、偶数ブロックおよび奇数ブロックのう
ち一方を選択できる。このため本発明は、１つのブロッ
クを選択し、通常どおり読出し、消去、書込みが行え
る。

【００４６】ビット線のリークテストは、全てのドレイ
ン側選択ゲート線SGDLを非選択して行うため、テスト信
号を“０”、“１”どちらにしても、通常のシーケンス
で行うことができる。

【００４７】メモリセルのリークテストは、テスト信号
TESTを"1"にして行う。SGSドライバ２５を構成する２つ
のORゲートは、ブロックアドレス信号BLK#ADDLSBによら
ず全てがOFFするため、全てのソース側選択ゲート線SGS
Lを非選択できる。この状態で読出しを行えば、ドレイ
ン側の選択ゲートSGDはオンしてもNANDセルユニット全
体に電流が通ることはないので、つまりビット線はフロ
ーティングにあるので、ビット線電位を見ることでリー
クの有無を検出できる。

【００４８】正常なメモリセルであれば、当然ソース側
選択ゲートがOFFし電流経路が遮断されているため電流
は流れないが、メモリセル部にリーク源がある場合は異
常な電流が流れるため、不良を検出できる。

【００４９】リークテストの順番は、特に限定されない
が、最初にビット線リークテストを行った後、メモリセ
ルのリークテストをドレイン側選択ゲートSGDに近い方
から行っていくと、メモリセルに不良がある場合の場所
特定を効率良く行える。

【００５０】また、メモリセルのリークテストをドレイ
ン側選択ゲートSGDに遠い方から行っていくと、不良が
あった場合、冗長メモリセルとの置換えに早く入ること
ができる。

【００５１】次に、上述したロウデコーダ２の具体的な
レイアウトを説明する。

【００５２】図４は、ロウデコーダのレイアウト図であ
る。レイアウトが見やすいよう、配線細部の記載を省略
した。

【００５３】複数のブロックを中央に、ワード線ドライ
バ２１は左、左、右、右の順番にBL方向に配置される。
デコーダ２２、ＳＧＳドライバ２５はＢＬ方向の両端に
配置される。

【００５４】尚、別のレイアウトも可能である。例え
ば、デコーダ２２、ＳＧＳドライバ２５は、ＢＬ方向の
両端ではなく、一端に配置されても良い。ワード線ドラ
イバ２１は、ブロックを中央に、右、左、左、右の順番
にＢＬ方向に配置されても良い。ＳＧＳドライバ２５
は、デコーダ２２に対して、左右どちらにも配置されて
も良い。

【００５５】また、ロウデコーダ２はソース側選択ゲー
ト線SGSLのみを、ワード線WLおよびドレイン側の選択ゲ
ート線SGDLとは別に独立してデコードできれば、回路を
適宜変更して良い。ワード線ドライバ２１、ＳＧＳドラ
イバ２５という区切り以外の構成にしても良い。ブロッ
クごとにＳＧＳドライバ２５を設ける構成にしても良
い。図２のロウデコーダ２は、従来と比較してローデコ
ーダ内の素子数の増加はないため、面積ペナルティーは
ない。

【００５６】その他、上記実施例に限定されるものでは
ない。例えば、ビット線制御回路６等を変更して、プリ
チャージ方式ではなく、抵抗分割を利用した読出し方式
でも良い。多値メモリにも適用可能である。このほか、
発明の要旨を逸脱しない範囲で、種々変形可能である。

【００５７】

【発明の効果】本発明は、上述のように構成されている
ので、メモリセル内のショートなどの異常なリーク源を
検出することができる。

【図面の簡単な説明】

【図１】本発明による不揮発性半導体記憶装置の主要部
を示すブロック図である。

【図２】本発明にかかるロウデコーダ２の概略構成図で
ある。

【図３】電圧変換回路の一例を示した図である。

【図４】ロウデコーダのレイアウト図である。

【図５】NAND型フラッシュメモリのメモリセル部の等価
回路図である。

【図６】(a)及び(b)はNANDセルの１ユニットの構造を示
した平面図及び断面図である。

【図７】しきい値分布図である。

【図８】ビット線リークテストの動作波形図である。

【図９】ロウデコーダ２の概略構成図である。

【符号の説明】

１ メモリセルアレイ ２ ロウデコーダ ３ Ｉ／Ｏバッファ ４ アドレスバッファ ５ カラムデコーダ ６ ビット線制御回路 ７ 電位制御回路 ８ テスト回路 14 浮遊ゲート 16 制御ゲート 18 ビット線 19 ソース／ドレイン 21ワード線ドライバ 22A デコーダ 22B ブロックデコーダ 23 電圧変換回路 24 トランスファーゲート 25 SGSドライバ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA08 AB02 AG02 AH04 AK14 AL00 5B025 AA03 AB01 AC01 AD02 AD03 AD05 AD06 AD09 AD11 AD16 AE09 5L106 AA10 DD00 EE02 FF05

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の不揮発性メモリセルを接続し、一端
   側を第１の選択ゲートを介してビット線に接続すると共
   に他端側を第２の選択ゲートに接続することによりメモ
   リセルユニットを構成し、かつ、該メモリセルユニット
   の複数個を同一行に配置し、この同一行の不揮発性メモ
   リセルそれぞれにワード線を接続することによりブロッ
   クを構成するとともに、第１の選択ゲートに接続される
   第1の選択ゲート線を共有するように複数のブロックを
   隣接して配置した不揮発性半導体記憶装置において、 同一ブロック内に属する前記第２の選択ゲートを、同一
   ブロック内に属する前記第1の選択ゲート線およびワー
   ド線とは独立にドライブできるデコーダを有することを
   特徴とする不揮発性半導体記憶装置。
2. 【請求項２】前記デコーダは、テスト信号を受けて所定
   の第２の選択ゲートを選択する第１のドライバと、複数
   の不揮発性メモリセルおよび第１の選択ゲートを選択す
   る第２のドライバとを有することを特徴とする請求項第
   １記載の不揮発性半導体記憶装置。
3. 【請求項３】前記第２のドライバは、ブロックごとに設
   けられていることを特徴とする請求項２記載の不揮発性
   半導体記憶装置。
4. 【請求項４】ビット線にある異常なリーク源を検知する
   テストモードを有する不揮発性半導体記憶装置におい
   て、リーク源がビット線にあるのか、ビット線に接続さ
   れた不揮発性メモリセルにあるのかを選別できる手段を
   有することを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】複数の不揮発性メモリセルを接続し、一端
   側を第１の選択ゲートを介してビット線に接続すると共
   に他端側を第２の選択ゲートに接続することによりメモ
   リセルユニットを構成し、かつ、該メモリセルユニット
   の複数個を同一行に配置し、この同一行の不揮発性メモ
   リセルそれぞれにワード線を接続することによりブロッ
   クを構成するとともに、第１の選択ゲートに接続される
   第1の選択ゲート線を共有するように複数のブロックを
   隣接して配置した不揮発性半導体記憶装置において、 前記隣接ブロックのうち、奇数側ブロックの第２の選択
   ゲートを選択する第１のデコード線と、前記隣接ブロッ
   クのうち、偶数側ブロックの第２の選択ゲートを選択す
   る第２のデコード線と、前記第１および第２のデコード
   線をドライブするデコーダとを有することを特徴とする
   不揮発性半導体記憶装置。